JPH0774553A - 増幅装置 - Google Patents
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- JPH0774553A JPH0774553A JP5242139A JP24213993A JPH0774553A JP H0774553 A JPH0774553 A JP H0774553A JP 5242139 A JP5242139 A JP 5242139A JP 24213993 A JP24213993 A JP 24213993A JP H0774553 A JPH0774553 A JP H0774553A
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- 230000003321 amplification Effects 0.000 claims description 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 8
- 230000005685 electric field effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 トランジスタのしきい電圧が変動しても増幅
装置の線形入力範囲の下限値が変わらないようにする。 【構成】 増幅装置の入力を受ける電界効果トランジス
タ17のソース電極に印加される電源電圧を、電界効果
トランジスタで構成されたソースフォロワ21,22の
出力で供給した。増幅装置の入力を受けるバイポーラト
ランジスタのエミッタ電極に印加される電源電圧を、バ
イポーラトランジスタで構成されたエミッタフォロワの
出力で供給した。
装置の線形入力範囲の下限値が変わらないようにする。 【構成】 増幅装置の入力を受ける電界効果トランジス
タ17のソース電極に印加される電源電圧を、電界効果
トランジスタで構成されたソースフォロワ21,22の
出力で供給した。増幅装置の入力を受けるバイポーラト
ランジスタのエミッタ電極に印加される電源電圧を、バ
イポーラトランジスタで構成されたエミッタフォロワの
出力で供給した。
Description
【0001】
【産業上の利用分野】本発明は増幅装置、特にトランジ
スタで構成される増幅装置に関する。本発明は、例えば
センサ信号等を増幅する前置増幅装置に好適に用いられ
るものである。
スタで構成される増幅装置に関する。本発明は、例えば
センサ信号等を増幅する前置増幅装置に好適に用いられ
るものである。
【0002】
【従来の技術】図3は従来の前置増幅装置(プリアン
プ)が使われている2次元センサの等価回路を表わして
いる。同図において、1はベースに光エネルギーを受け
ることにより生成されたキャリアが蓄積されるセンサを
構成するバイポーラトランジスタ、2はバイポーラトラ
ンジスタ1のベース電位を制御するための容量、3はバ
イポーラトランジスタ1のベース電位をリセットするた
めのP型MOSトランジスタで、バイポーラトランジス
タ1,容量2,P型MOSトランジスタ3で1つの光電
変換セルが構成されている。4はセルを駆動するための
駆動線、5はバイポーラトランジスタ1のエミッタに接
続する垂直出力線、6は垂直シフトレジスタに選択され
て駆動する行の駆動線4にパルスを送るバッファ用MO
Sトランジスタ、7は駆動パルスを印加するためのパル
ス入力端子、8はセルの出力信号電圧を蓄積するための
容量、9は垂直出力線5と容量8との間をスイッチング
するためのMOSトランジスタ、10は水平出力線、1
1は水平シフトレジスタの出力に選択されて、容量8の
信号電圧を水平出力線10に転送するためのMOSトラ
ンジスタ、12は水平出力線10をリセットするための
MOSトランジスタ、13はセンサセル,垂直出力線
5,容量8をリセットするためのMOSトランジスタ、
14は本センサ系の基準となるリセット電圧を与える電
源端子、15はMOSトランジスタ9のゲートにパルス
を印加するための端子、16はMOSトランジスタ13
のゲートにパルスを印加するための端子、17はそのゲ
ートが水平出力線10と接続されるアンプ用MOSトラ
ンジスタ、18はそのウェルとソースがアンプ用MOS
トランジスタ17のドレインと接続され、ゲート,ドレ
インが電源電圧に接続されるアンプ用の負荷MOSトラ
ンジスタ、19はMOSトランジスタ12のゲートにパ
ルスを印加するための端子、20はアンプ用MOSトラ
ンジスタ17と負荷MOSトランジスタ18とで形成さ
れたプリアンプの出力端子である。
プ)が使われている2次元センサの等価回路を表わして
いる。同図において、1はベースに光エネルギーを受け
ることにより生成されたキャリアが蓄積されるセンサを
構成するバイポーラトランジスタ、2はバイポーラトラ
ンジスタ1のベース電位を制御するための容量、3はバ
イポーラトランジスタ1のベース電位をリセットするた
めのP型MOSトランジスタで、バイポーラトランジス
タ1,容量2,P型MOSトランジスタ3で1つの光電
変換セルが構成されている。4はセルを駆動するための
駆動線、5はバイポーラトランジスタ1のエミッタに接
続する垂直出力線、6は垂直シフトレジスタに選択され
て駆動する行の駆動線4にパルスを送るバッファ用MO
Sトランジスタ、7は駆動パルスを印加するためのパル
ス入力端子、8はセルの出力信号電圧を蓄積するための
容量、9は垂直出力線5と容量8との間をスイッチング
するためのMOSトランジスタ、10は水平出力線、1
1は水平シフトレジスタの出力に選択されて、容量8の
信号電圧を水平出力線10に転送するためのMOSトラ
ンジスタ、12は水平出力線10をリセットするための
MOSトランジスタ、13はセンサセル,垂直出力線
5,容量8をリセットするためのMOSトランジスタ、
14は本センサ系の基準となるリセット電圧を与える電
源端子、15はMOSトランジスタ9のゲートにパルス
を印加するための端子、16はMOSトランジスタ13
のゲートにパルスを印加するための端子、17はそのゲ
ートが水平出力線10と接続されるアンプ用MOSトラ
ンジスタ、18はそのウェルとソースがアンプ用MOS
トランジスタ17のドレインと接続され、ゲート,ドレ
インが電源電圧に接続されるアンプ用の負荷MOSトラ
ンジスタ、19はMOSトランジスタ12のゲートにパ
ルスを印加するための端子、20はアンプ用MOSトラ
ンジスタ17と負荷MOSトランジスタ18とで形成さ
れたプリアンプの出力端子である。
【0003】図3においては、簡単のためセル数2×2
のもので表示しているが、この従来の2次元センサの動
作は、特開昭63−186466号公報に記載されてい
る。
のもので表示しているが、この従来の2次元センサの動
作は、特開昭63−186466号公報に記載されてい
る。
【0004】次にMOSトランジスタ17,18で形成
されるプリアンプの特性について図4を用いて説明す
る。
されるプリアンプの特性について図4を用いて説明す
る。
【0005】入力電位の変化分ΔVinに対し、出力電位
の変化分ΔVOUT の比ΔVOUT /ΔVin、すなわち増幅
率(ゲイン)は、MOSトランジスタ17,18の相互
コンタクタンスをそれぞれgm1,gm2とすると、
の変化分ΔVOUT の比ΔVOUT /ΔVin、すなわち増幅
率(ゲイン)は、MOSトランジスタ17,18の相互
コンタクタンスをそれぞれgm1,gm2とすると、
【0006】
【数1】 で表わされる。MOSトランジスタ17,18とも飽和
動作領域において、gm1,gm2は一定値であり、入力に
対し、出力は線形となる。この線形入力範囲をV1 〜V
2 とすると、MOSトランジスタ17,18のしきい値
をVth、電源電圧をVDD、ゲインを−gとして、理論上
V1 =Vth,V2 =VDD/(1+g)+g/(1+g)
・Vthとなる。このアンプへの入力電圧は、センサの基
準リセット電位をVVCとし、センサの飽和電圧をVSAT
とすると、VVC〜(VVC+VSAT )であり、図4に示す
ように、V1 <VVC,(VVC+VSAT )<V2 となるよ
うにアンプを設定することにより、センサの出力を線形
性よく増幅することができる。
動作領域において、gm1,gm2は一定値であり、入力に
対し、出力は線形となる。この線形入力範囲をV1 〜V
2 とすると、MOSトランジスタ17,18のしきい値
をVth、電源電圧をVDD、ゲインを−gとして、理論上
V1 =Vth,V2 =VDD/(1+g)+g/(1+g)
・Vthとなる。このアンプへの入力電圧は、センサの基
準リセット電位をVVCとし、センサの飽和電圧をVSAT
とすると、VVC〜(VVC+VSAT )であり、図4に示す
ように、V1 <VVC,(VVC+VSAT )<V2 となるよ
うにアンプを設定することにより、センサの出力を線形
性よく増幅することができる。
【0007】
【発明が解決しようとする課題】しかしながら、上記従
来例ではプリアンプの線形入力範囲を決めるMOSトラ
ンジスタのしきい電圧Vthは素子形成工程上のばらつ
き、または動作温度によって変動するため、アンプの線
形入力範囲(V1 〜V2 )が、センサ出力で決まるアン
プ入力範囲(VVC〜VVC+VSAT )から脱してしまうと
いう可能性があった。また、しきい電圧Vthが変動して
もVth(=V1 )<VVCを満足するようにVVCを高めに
設定し、なおかつ(VVC+VSAT )<V2 となるよう
に、アンプの線形入力範囲を拡げようとすると、アンプ
のゲインgを小さくしなければならないという課題があ
った。
来例ではプリアンプの線形入力範囲を決めるMOSトラ
ンジスタのしきい電圧Vthは素子形成工程上のばらつ
き、または動作温度によって変動するため、アンプの線
形入力範囲(V1 〜V2 )が、センサ出力で決まるアン
プ入力範囲(VVC〜VVC+VSAT )から脱してしまうと
いう可能性があった。また、しきい電圧Vthが変動して
もVth(=V1 )<VVCを満足するようにVVCを高めに
設定し、なおかつ(VVC+VSAT )<V2 となるよう
に、アンプの線形入力範囲を拡げようとすると、アンプ
のゲインgを小さくしなければならないという課題があ
った。
【0008】
【課題を解決するための手段】本発明の増幅装置は、電
界効果トランジスタで構成される増幅装置において、入
力を受ける電界効果トランジスタのソース電極に印加さ
れる電源電圧を、電界効果トランジスタで構成されたソ
ースフォロワの出力で供給したことを特徴とする。
界効果トランジスタで構成される増幅装置において、入
力を受ける電界効果トランジスタのソース電極に印加さ
れる電源電圧を、電界効果トランジスタで構成されたソ
ースフォロワの出力で供給したことを特徴とする。
【0009】また本発明の増幅装置は、バイポーラトラ
ンジスタで構成される増幅装置において、入力を受ける
バイポーラトランジスタのエミッタ電極に印加される電
源電圧を、バイポーラトランジスタで構成されたエミッ
タフォロワの出力で供給したことを特徴とする。
ンジスタで構成される増幅装置において、入力を受ける
バイポーラトランジスタのエミッタ電極に印加される電
源電圧を、バイポーラトランジスタで構成されたエミッ
タフォロワの出力で供給したことを特徴とする。
【0010】
【作用】本発明は、増幅装置の入力を受ける電界効果ト
ランジスタのソース電極に印加される電源電圧を、電界
効果トランジスタで構成されるソースフォロワの出力で
供給することで、電界効果トランジスタのしきい電圧の
変動等によらず、増幅装置の線形入力範囲の下限又は上
限が入力電圧範囲の下限又は上限を超えた値となるよう
にしたものである。
ランジスタのソース電極に印加される電源電圧を、電界
効果トランジスタで構成されるソースフォロワの出力で
供給することで、電界効果トランジスタのしきい電圧の
変動等によらず、増幅装置の線形入力範囲の下限又は上
限が入力電圧範囲の下限又は上限を超えた値となるよう
にしたものである。
【0011】本発明は、増幅装置の入力を受けるバイポ
ーラトランジスタのエミッタ電極に印加される電源電圧
を、バイポーラトランジスタで構成されるエミッタフォ
ロワの出力で供給することで、バイポーラトランジスタ
のしきい電圧の変動等によらず、増幅装置の線形入力範
囲の下限又は上限が入力電圧範囲の下限又は上限を超え
た値となるようにしたものである。
ーラトランジスタのエミッタ電極に印加される電源電圧
を、バイポーラトランジスタで構成されるエミッタフォ
ロワの出力で供給することで、バイポーラトランジスタ
のしきい電圧の変動等によらず、増幅装置の線形入力範
囲の下限又は上限が入力電圧範囲の下限又は上限を超え
た値となるようにしたものである。
【0012】例えば、入力信号を光電変換装置における
光センサからのセンサ信号出力とした場合、センサのリ
セット電位から電界効果トランジスタのしきい電圧分だ
け低い電圧をソースフォロワを用いて形成し、この電圧
を増幅装置の入力を受けるトランジスタのソース電極に
供給することにより、電界効果トランジスタのしきい電
圧が変動しても増幅装置の線形入力範囲の下限値が変わ
らないようにしてやることができ、高ゲイン、Vth変動
依存の小さい増幅装置の入出力特性を実現することがで
きる。
光センサからのセンサ信号出力とした場合、センサのリ
セット電位から電界効果トランジスタのしきい電圧分だ
け低い電圧をソースフォロワを用いて形成し、この電圧
を増幅装置の入力を受けるトランジスタのソース電極に
供給することにより、電界効果トランジスタのしきい電
圧が変動しても増幅装置の線形入力範囲の下限値が変わ
らないようにしてやることができ、高ゲイン、Vth変動
依存の小さい増幅装置の入出力特性を実現することがで
きる。
【0013】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。なお、以下に説明する実施例は2次元
センサに用いられるプリアンプに本発明を用いた場合に
ついて説明するが、本発明はかかる用途に限定されるも
のではない。
詳細に説明する。なお、以下に説明する実施例は2次元
センサに用いられるプリアンプに本発明を用いた場合に
ついて説明するが、本発明はかかる用途に限定されるも
のではない。
【0014】図1は本発明の増幅装置の第1の実施例を
示す図である。なお、図1において、図3と同じ構成部
材については同一符号を付して説明を省略する。図1に
おいて、21はMOSトランジスタ、22は抵抗であ
り、MOSトランジスタ21のゲートとドレインとに端
子14からアンプ入力のリセット電源レベルの電圧(V
VC)が印加されている。
示す図である。なお、図1において、図3と同じ構成部
材については同一符号を付して説明を省略する。図1に
おいて、21はMOSトランジスタ、22は抵抗であ
り、MOSトランジスタ21のゲートとドレインとに端
子14からアンプ入力のリセット電源レベルの電圧(V
VC)が印加されている。
【0015】MOSトランジスタ21と抵抗22とは合
わせてソースフォロワを形成しており、その出力、すな
わち、MOSトランジスタ21のソースはアンプの低電
圧電源となっている。MOSトランジスタ21のしきい
値レベルをVthとすると、このソースフォロワ出力レベ
ルは(VVC−Vth−Δ)となる。Δはソースフォロワの
設計値で決まる小さな電圧である。
わせてソースフォロワを形成しており、その出力、すな
わち、MOSトランジスタ21のソースはアンプの低電
圧電源となっている。MOSトランジスタ21のしきい
値レベルをVthとすると、このソースフォロワ出力レベ
ルは(VVC−Vth−Δ)となる。Δはソースフォロワの
設計値で決まる小さな電圧である。
【0016】このようにアンプの低電位を定めることに
より、アンプの線形入力レンジの下限は(VVC−Δ)と
なり、アンプの入力の最小値VVCから、常にΔの余裕を
もっていることになる。MOSトランジスタ17とMO
Sトランジスタ21とを同一チップの近い場所に形成さ
れるようにすれば、両者のしきい値の製造ばらつきによ
る変動及び温度による変動はほぼ同じ量になり、従来の
ようにしきい電圧値の変動を考えて、線形入力レンジの
下限値と電圧VVCとに大きなマージンを持たせなくてよ
くなり、大きなゲインでもって広範囲の入力レンジのア
ンプを設計することができる。
より、アンプの線形入力レンジの下限は(VVC−Δ)と
なり、アンプの入力の最小値VVCから、常にΔの余裕を
もっていることになる。MOSトランジスタ17とMO
Sトランジスタ21とを同一チップの近い場所に形成さ
れるようにすれば、両者のしきい値の製造ばらつきによ
る変動及び温度による変動はほぼ同じ量になり、従来の
ようにしきい電圧値の変動を考えて、線形入力レンジの
下限値と電圧VVCとに大きなマージンを持たせなくてよ
くなり、大きなゲインでもって広範囲の入力レンジのア
ンプを設計することができる。
【0017】図2は本発明の増幅装置の第2の実施例を
示し、同図において、MOSトランジスタ17の基板側
電極とソース電極とが接続され、MOSトランジスタ2
1の基板側電極とソース電極とが接続されている。第1
の実施例においては、MOSトランジスタ18はソース
電極と基板側電極とが接続されているのに対し、MOS
トランジスタ17はソース電位と基板電位が異なり、バ
ックゲートバイアスがかかった状態になっていたため、
MOSトランジスタ17とMOSトランジスタ18との
チャンネル移動度が異なってくるために、アンプのゲイ
ンが下がってくるという問題の出る可能性があったが、
図2のような構成にすることで、MOSトランジスタ1
7,18のチャンネル移動度はつねに同じであるため、
アンプゲインの設計が正確になる。アンプの入力レンジ
がMOSトランジスタのしきい電圧変動に対して、一定
となるのは、第1の実施例と同じである。
示し、同図において、MOSトランジスタ17の基板側
電極とソース電極とが接続され、MOSトランジスタ2
1の基板側電極とソース電極とが接続されている。第1
の実施例においては、MOSトランジスタ18はソース
電極と基板側電極とが接続されているのに対し、MOS
トランジスタ17はソース電位と基板電位が異なり、バ
ックゲートバイアスがかかった状態になっていたため、
MOSトランジスタ17とMOSトランジスタ18との
チャンネル移動度が異なってくるために、アンプのゲイ
ンが下がってくるという問題の出る可能性があったが、
図2のような構成にすることで、MOSトランジスタ1
7,18のチャンネル移動度はつねに同じであるため、
アンプゲインの設計が正確になる。アンプの入力レンジ
がMOSトランジスタのしきい電圧変動に対して、一定
となるのは、第1の実施例と同じである。
【0018】なお、以上説明した実施例は入力電圧の下
限を所定のリセット電位で設定する場合についてであっ
たが、入力電圧の上限を所定のリセット電位で設定する
場合にも本発明を適用できることは勿論である。たとえ
ば、図1において、構成要素であるN型MOSトランジ
スタをP型MOSトランジスタ構成とする時には、GN
Dは高電位VDDに、トランジスタ18のドレイン電源は
GNDにおきかわる。この時、PMOSトランジスタ構
成アンプの入力電圧の上限がリセット電位で設定され
る。
限を所定のリセット電位で設定する場合についてであっ
たが、入力電圧の上限を所定のリセット電位で設定する
場合にも本発明を適用できることは勿論である。たとえ
ば、図1において、構成要素であるN型MOSトランジ
スタをP型MOSトランジスタ構成とする時には、GN
Dは高電位VDDに、トランジスタ18のドレイン電源は
GNDにおきかわる。この時、PMOSトランジスタ構
成アンプの入力電圧の上限がリセット電位で設定され
る。
【0019】また、本発明は電界効果トランジスタで構
成される増幅装置に限定されず、バイポーラトランジス
タで構成される増幅装置にも適用することができる。こ
の場合は入力を受けるバイポーラトランジスタのエミッ
タ電極に印加される電源電圧を、バイポーラトランジス
タで構成されたエミッタフォロワの出力で供給すればよ
い。
成される増幅装置に限定されず、バイポーラトランジス
タで構成される増幅装置にも適用することができる。こ
の場合は入力を受けるバイポーラトランジスタのエミッ
タ電極に印加される電源電圧を、バイポーラトランジス
タで構成されたエミッタフォロワの出力で供給すればよ
い。
【0020】
【発明の効果】以上説明したように、本発明によれば、
増幅装置の入力を受ける電界効果トランジスタのソース
電極に印加される電源電圧を電界効果トランジスタで構
成されるソースフォロワの出力で供給するか、又は増幅
装置の入力を受けるバイポーラトランジスタのエミッタ
電極に印加される電源電圧をバイポーラトランジスタで
構成されるエミッタフォロワの出力で供給することによ
り、増幅装置を構成するトランジスタのしきい電圧値が
製造条件,温度変動によって設計値からずれても、増幅
装置の線形入力レンジは変わらないようにできるため、
高ゲインで広い入力レンジの増幅装置を提供することが
できる。
増幅装置の入力を受ける電界効果トランジスタのソース
電極に印加される電源電圧を電界効果トランジスタで構
成されるソースフォロワの出力で供給するか、又は増幅
装置の入力を受けるバイポーラトランジスタのエミッタ
電極に印加される電源電圧をバイポーラトランジスタで
構成されるエミッタフォロワの出力で供給することによ
り、増幅装置を構成するトランジスタのしきい電圧値が
製造条件,温度変動によって設計値からずれても、増幅
装置の線形入力レンジは変わらないようにできるため、
高ゲインで広い入力レンジの増幅装置を提供することが
できる。
【図1】本発明の増幅装置の第1の実施例を示す回路図
である。
である。
【図2】本発明の増幅装置の第2の実施例を示す回路図
である。
である。
【図3】従来のアンプを使ったセンサの回路図である。
【図4】アンプの入出力特性を示す図である。
12 MOSトランジスタ 14 電源端子 17 MOSトランジスタ 18 MOSトランジスタ 19 パルス入力端子 21 MOSトランジスタ 22 抵抗
Claims (4)
- 【請求項1】 電界効果トランジスタで構成される増幅
装置において、入力を受ける電界効果トランジスタのソ
ース電極に印加される電源電圧を、電界効果トランジス
タで構成されたソースフォロワの出力で供給したことを
特徴とする増幅装置。 - 【請求項2】 入力電圧の下限又は上限が所定のリセッ
ト電位で設定される増幅装置であって、該リセット電位
を設定するための電圧源が、前記ソースフォロワの電圧
源及び入力電圧供給源となっている請求項1記載の増幅
装置。 - 【請求項3】 バイポーラトランジスタで構成される増
幅装置において、入力を受けるバイポーラトランジスタ
のエミッタ電極に印加される電源電圧を、バイポーラト
ランジスタで構成されたエミッタフォロワの出力で供給
したことを特徴とする増幅装置。 - 【請求項4】 入力電圧の下限又は上限が所定のリセッ
ト電位で設定される増幅装置であって、該リセット電位
を設定するための電圧源が、前記エミッタフォロワの電
圧源及び入力電圧供給源となっている請求項1記載の増
幅装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24213993A JP3293699B2 (ja) | 1993-09-03 | 1993-09-03 | 増幅装置 |
EP94113697A EP0642219B1 (en) | 1993-09-03 | 1994-09-01 | Amplifier |
DE69416474T DE69416474T2 (de) | 1993-09-03 | 1994-09-01 | Verstärker |
KR1019940022048A KR100187777B1 (ko) | 1993-09-03 | 1994-09-02 | 증폭 장치 |
US08/713,369 US5654673A (en) | 1993-09-03 | 1996-09-13 | Amplifier having field effect or bipolar transistors and a power supply voltage supplied by a source or emitter following respectively |
Applications Claiming Priority (1)
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