JPH0767132B2 - ファクシミリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、唯一のマイクロコンピュータを用いているフ
ァクシミリ装置に係り、特に、唯一のマイクロコンピュ
ータによりファクシミリ装置内のデータ処理及びデータ
の入出力処理を効率的に行うようにしたファクシミリ装
置に関する。

最近のマイクロコンピュータは集積回路技術の進歩によ
り、その発達はめざましく、小型な割に大きな記憶容量
を持ち、高度の演算処理の可能なものが非常に安価に得
られるようになった。

このため、マイクロコンピュータはあらゆる分野に浸透
し、ファクシミリ装置においても従来専用のハードウエ
アで構成されていた部分がマイクロコンピュータで置き
換えられるようになった。

しかし、マイクロコンピュータは、現在のところその演
算処理速度に限界があり、高速処理を行うハードウエア
部分には取って代ることの出来ない難点があった。

一方、ファクシミリ装置における符号化処理にはビット
毎の処理が必要となるため高い処理速度が要求される。

従って、これ迄開発されて来たマイクロコンピュータを
用いたファクシミリ装置においては、いずれも高速処理
が必要な部分は専用のハードウエアで構成し、マイクロ
コンピュータは専らそのハードウエアの補助的手段とし
て用いられているに過ぎず、マイクロコンピュータの持
つ機能を充分に活用する迄には至らなかった。

例えば、第１図の（ａ）、（ｂ）はマイクロコンピュー
タを用いた従来のファクシミリ装置のブロック構成図を
示したものであるが、データは専用のハードウエアで処
理するように構成し、そのときマイクロコンピュータμ
−COM（以下、単にμ−COMと略記する）は各インタフェ
ース回路I/Fを介してそれらのハードウエアをシーケン
ス制御するために用いられているに過ぎなかった。

従って、送信側と受信側で共通に使用できるものは共通
にしてファクシミリ装置を構成したしても、シフトレジ
スタあるいはランダムアクセスメモリ等のメモリ、カウ
ンタ、多数のゲート回路及びタイミング制御用のフリッ
プフロップ等から成るバッファ装置BUFが必要となる。

プロトコルを行う際、HDLCのフォーマットを作成した
り、受信時そのフォーマットのデータを解読したりする
ためのデイレー回路、フラグ、誤りチェックコードの発
生器及び検出器、多数のカウンタ、フリップフロップ、
シフトレジスタ、ゲート回路等から成る通信制御装置CC
Uが必要となる。

送信時、ランレングスを計数するためのカウンタ、ラン
の切れ目を発見するための変化点検出用フリップフロッ
プ及び排他的論理和回路、ランレングスに応じた符号化
コードを選択するめのリードオンリメモリ、リードオン
リメモリからの出力を一時的貯え回路レートとの速度調
整を行うためのFIFOバッファメモリ、符号化コードをFI
FOバッファメモリに転送するためのカウンタ、圧縮率が
高い場合の最小伝送時間補正用のFILL（補充）ビット発
生用カウンタ及びそのとき必要なクロックを制御するた
めの多数のフリップフロップ及びゲート回路から成るコ
ーダ装置DCRIが必要となる。

受信時、通信制御装置CCUから入力する受信画データの
速度変換を行うためのFIFOバッファメモリ、受信画デー
タからFOL（同期）コード、FILLビット等を取り除くた
め、それらを検出する検出用回路符号化コードを取り出
すためのシフトレジスタやビットカウンタ、その符号化
コードに応じたランレングスバイナリ数値を選択するた
めのリードオンリメモリ、そのランレングスバイナリ数
値に応じたビット数のランレングスを次段バッファ装置
に転送するためのランレングスカウンタ、１ライン分の
ビット数を計数して誤り検出を行うための累計カウン
タ、そのとき必要なクロックを制御するための多数のフ
リップフロップ、ゲート回路から成るデコーダ装置DCR
IIが必要となる。尚、第１図（ａ）、（ｂ）において、
SCNはスキャナ、MDMはモデム、PLはプロッタ、COはコピ
ー、CPU、ROM、RAMはμ−COMを構成するマイクロプロセ
ッサ、リードオンリメモリ、ランダムアクセスメモリ、
BUSはバスラインである。

このように、従来のファクシミリ装置においては、シス
テムコントローラ等の極く限られた部分をμ−COMに置
き換えているに過ぎず、装置の大半はランダムロジッ
ク、ハードワイヤードに頼らざるを得なかったため、フ
ァクシミリ装置全体が大型で、高価になってしまうとい
う欠点がある。また、このような欠点を除くために、仮
に、唯一のマイクロコンピュータ（μ−COM）の使用ま
で考えられたとしても、単に、唯一のマイクロコンピュ
ータに置き換えただけでは、ファクシミリ装置におて、
異なる副走査線密度の受信画データを受信した際に、そ
の副走査線密度に対応した処理を行うことができないと
いう問題もある。

本発明は、これらの問題点を除去するものであって、そ
の目的は、唯一のマイクロコンピュータで効率的にデー
タ処理や動作制御を行い、かつ、異なる副走査線密度の
受信画データを受信した際に、その副走査線密度に適合
するデータ処理や動作制御を行うファクシミリ装置を提
供することにある。

この目的を達成させるために、本発明は、原稿を走査し
て送信画データを読み取る画情報読取部と、記録紙上に
受信画データを記録する画情報記録部と、マイクロプロ
セッサとランダムアクセスメモリと前記マイクロプロセ
ッサの唯一のアドレスバスに接続されたリードオンリメ
モリとからなり、前記リードオンリメモリに格納されて
いるデータ処理手順に基づいて、前記ランダムアクセス
メモリにデータを入出力させることにより、送信時には
前記送信画データの符号化処理を行って所定の送信符号
化画データを出力させるとともに、受信時には入力され
た受信符号化画データの復号化処理を行って所定の前記
受信画データを出力させる唯一のマイクロコンピュータ
と、前記受信画データを前記マイクロコンピュータから
バスラインを介して受取り、前記画情報記録部に出力す
る受信画出力部とによって構成され、前記唯一のマイク
ロコンピュータは、画データの伝送速度に応じた頻度で
発生する第１優先順位の割込信号に基づき、前記受信符
号化画データを前記ランダムアクセスメモリに格納する
第１の仕事と、一定周期で発生する第２優先順位の割込
信号に基づき、前記受信画データを前記ランダムアクセ
スメモリから読み出して前記受信画出力部に出力すると
ともに、前記画情報記録部における記録動作を制御する
第２の仕事と、前記第１の仕事または第２の仕事が実行
されていない期間に前記受信符号化画データの復号化処
理を行う第３の仕事とを時分割で処理し、かつ、前記第
２優先順位の割込信号に基づく記録動作を前記受信画デ
ータの副走査線密度に応じて変化させるファクシミリ装
置を構成させたものである。

以下、本発明の実施例について説明するが、その前に、
本実施例における特徴点を列挙しておく。即ち、その特
徴点は下記の通りである。

（１）読取装置による画情報の読取後、ランレングスの
計数から符号化、データの伝送フォーマット形成に至る
までをμ−COMで行なうようにした点。

（２）受信符号化画データをバスを介してμ−COMに転
送し、その後の受信符号化画データの復号から画データ
への変換、記録装置へのデータの転送に至るまでをμ−
COMで行なうようにした点。

（３）読取装置における原稿照明用光源の点滅、原稿走
査機構の駆動停止、モデムおよび／または網制御装置の
起動、停止をμ−COMで行なうようにした点。

（４）相手装置とのハンドシェークのためのプロトコ
ル、自己装置のモード設定をμ−COMで行なうようにし
た点。

（５）相手装置への自己装置の具備する機能の通知およ
び／または相手装置のモード設定をμ−COMで行なうよ
うにした点。

（６）受信した画データの誤り検出、誤りを発生したラ
インの画情報の処置をμ−COMで行なうようにした点。

（７）記録装置における記録紙の搬送装置の駆動、停
止、記録タイミングの制御をμ−COMで行なうようにし
た点。

（８）操作部における表示ランプの点滅、操作信号の受
入れをμ−COMで行なうようにした点。

（９）μ−COMで以上の動作を行う際の使用時間をうま
く割り振ることにより１台のμ−COMでも上記全ての動
作を行えるようにした点。

（10）読取装置からのデータ転送に際して、イメージセ
ンサの画像積分時間よりも短時間にデータ転送を終了す
るようにし、μ−COMの最高速度に追従できるようにし
た点。

（11）画データの前処理を複数ビット同時に行なうよう
にした点。

（12）画データの符号化を短時間で行うため、複数ビッ
トの一括変化点検出を先ず始めに行なうようにした点。

（13）続いて上記変化点が検出されたとき、１ビットづ
つの検出に切り換えるようにした点。

（14）操作時、操作スイッチのチャタリングを防止して
操作信号を確実にμ−COMに取り込むようにした点であ
る。

尚、本実施例における、インターフェース、マイクロプ
ロセツシングユニット、リードオンリメモリ、ランダム
アクセスメモリとしては、インテル社の8212、8085、83
16、8101A4等を用いて構成しているが無論これに限定す
る必要のないことは言う迄もない。

以下、本発明の実施例を第２図以下の図面を参照して詳
細に説明する。

第２図は本発明によるファクシミリ装置全体のシステム
ブロック構成図を示したもので、Ｉは送信時原稿を読み
取り画データを出力する原稿読取部、IIはその画データ
をμ−COMで符号化処理するとき、高速化処理を可能に
するため、原稿読取部Ｉから出力されたシリアルデータ
を８ビット毎のパラレルデータに変換してμ−COMに入
力する画情報入力部であり、原稿読取部Ｉと画情報入力
部IIとによって画情報読取部が構成される。IIIは受信
時μ−COMで復号化された画データを受信画記録部へ出
力する受信画出力部、IVは原稿のコピーを得る受信画記
録部であり、受信画出力部IIIと受信画記録部IVとによ
って画情報記録部が構成される。

μ−COMはマイクロプロセツシングユニット部Ｖ、タイ
ミング信号発生部VI、制御プログラム記憶部VII、情報
記憶部VIIIから成り、画信号の符号化、復号化、各部の
制御等後述する仕事を行う。IXは送信時μ−COMで符号
化された８ビット毎のパラレルデータをシリアル変換し
てモデムMDMに出力する一方、受信時モデムMDMから入力
する符号化されたシリアルデータを８ビット毎のパラレ
ルデータに変換してμ−COMに入力する送受信情報入出
力部である。この送受信情報入出力部IXは画データの入
出力の他プロトコル等を行なう際、必要なデータの入出
力を行なうことは勿論である。

ＸおよびXIは制御信号入力部および出力部であり、原稿
読取部Ｉ、受信画記録部IV、モデムMDM、網制御部NCU、
操作表示部IOPからの信号をμ−COMに入力する一方、μ
−COMから所定の制御信号を各部に出力する部分であ
る。

本実施例のファクシミリ装置は概略化上のように構成さ
れているものであるが、次に、上述各部の具体的構成お
よび作用を第３図以下の図面を参照して順次説明してい
く。尚、モデムMDM、網制御部NCU、操作表示部IOPは従
来公知のものを用いれば良く、また、本発明に直接関係
がないので、その説明は省略する。また、以下の説明に
おいては、原則として、バス、信号線は大文字で、ま
た、そこに現れる信号は小文字で表わす。

原稿読取部Ｉ（第３図参照） 第３図の１点鎖線部分が原稿読取部Ｉで、PMは原稿の副
走査送りを行なうためのパルスモータ、Ｒはそのパルス
モータPMにより駆動される原稿搬送ローラ、L₁は原稿検
出用光源、L₂は原稿照明用光源、SL₁、SL₂は原稿検出器
である。

オペレータが、手動或は原稿給紙装置により、原稿を矢
印方向から原稿受付口に挿入すると、原稿検出器SL₁が
作動する。

μ−COMは定期的に検出器SL₁の状態を監視しているので
検出器SL₁が作動すると、後述する制御信号出力部XIを
介して、点灯指令を原稿照明用光源駆動装置OLDに出力
して光源L₂を点灯すると共に、パルスモータ駆動回路PM
Dに駆動信号を出力してパルスモータPMを回転させる。

パルスモータPMが回転すると、搬送ローラＲが回り出
し、原稿を矢印方向に搬送する。

原稿先端が検出器SL₂位置に達すると検出器SL₂は、後述
する制御信号入力部Ｘを介して、それをμ−COMに知ら
せる。

μ−COMは、そこでパルスモータPMを一旦停止させたの
ち、以後読み取り走査時における副走査送りに切り換え
る。

原稿画像はコンタクトガラスCG、ミラーＭ、レンズ１を
介してイメージセンサIS上に結像される。イメージセン
サISには、μ−COMの制御の下に画情報入力部IIからエ
レメントクロックelck及び行同期パルスssが入力し、そ
のクロックに同期して出力するビデオ信号は増幅器Ａ、
２値化回路Ｂを経て１ビットづつシリアルに画情報入力
部IIに入力する。

画情報入力部II（第４図（ａ）、（ｂ）参照） 画情報入力部IIは第４図（ａ）の１点鎖線部分に示すよ
うに、カウンタCT₁、シフトレジスタSR₁、トライステー
トバッファTBから構成され、２値化回路Ｂから出力され
るシリアル画データを８ビット毎のパラレル画データに
変換し、後述するデータバスD₀〜D₇上に出力する。

一般にシリアルデータをパラレルに変換する場合、シフ
トレジスタを２本用い、その一方にシリアルデータを入
力中、他方からパラレルデータを取り出す方法もある
が、本実施例ではμ−COMがパラレルデータを処理する
時間内に次のデータをシフトレジスタ内に満すようにク
ロック速度を設定しているため、図示のようにシフトレ
ジスタは１本だけで構成している。

カウンタCT₁はμ−COMから出力される後述するリードス
トローブrs₀が入力したとき、続いてエレメントクロッ
クelckを８個出力するため、プリセット可能な同期式の
４ビットバイナリカウンタで構成されている。

カウンタCT₁は、そのＬ端子に論理「１」が入力してい
るときはCP端子に入力するクロックの立ち上がりでカウ
ントアップする。また、Ｌ端子入力が論理「０」のとき
はα、β、γ、δ端子に入力される論理に出力端子Ｑ
α、Ｑβ、Ｑγ、Ｑδがセットされる。またＲ端子に
「０」が入力すると、クロック入力とは非同期でリセッ
トされる。

C₀端子からはＱα〜Ｑδ出力が全て「１」、即ち、16進
数Ｆとなったとき「１」が出力される。

C₀出力及び▲▼出力はNORゲートを介してカウンタC
T₁のＬ端子に入力する。従って、カウンタCT₁の値が０
〜７及び16進数Ｆとなったとき、Ｌ端子入力は「０」と
なる。またセット端子α、βには常に「０」、γ端子に
はＱγ出力、δ端子には▲▼出力が入力する。従っ
て、カウンタCT₁の値が４〜７又は16進数Ｃ〜Ｆの時、
γ端子入力は「１」、δ端子入力は「０」、カウンタCT
₁の値が０〜３又は８〜13の時、γ端子入力は「０」、
δ端子入力は「１」となる。これらのことから結局カウ
ンタCT₁の値が４〜７及びＦの時は４に、また、カウン
タCT₁の値が０〜３の時は８に夫々CP端子に入力する次
のクロックの立ち上がりでセットされる。

このカウンタCT₁のＱδ出力は、ANDゲートに入力し、エ
レメントクロックelckの発生、停止を制御する。

シフトレジスタSR₁は、８ビットのシリアル入力パラレ
ル出力シフトレジスタで構成されている。

トライステートバッファTBはリードストローブrs₀がア
クテイブな期間シフトレジスタSR₁にシフトインされた
データ８ビットをμ−COMの夫々８本のデータバスD₀〜D
₇上に出力する。

次に、その動作を第４図（ｂ）のタイムチャートを参照
して説明する。

μ−COMからリードストローブrs₀（負パルス）が出力さ
れると、このパルスは後述する信号線rs₀を介して画信
号入力部IIのトライステートバッファTBのＧ端子に入力
し、シフトレジスタSR₁の内容をパラレルに８本のデー
タバスD₀〜D₇上に出力する。同時にカウンタCT₁のＲ端
子にも入力し、リードストローブrs₀の立ち下がりでカ
ウンタCT₁をリセットする。

データバス上に出力されたパラレルデータはμ−COMの
アキュームレータ内に取り込まれる。

ところで、このときのリードストローブrs₀の発生タイ
ミングは自由であり、そのパルス幅も任意でよい。ま
た、クロックclkの周期は、μ−COMがリードストローブ
rs₀を出力することによりデータを取り込んでから、次
のデータを取り込むためにリードストローブrs₀を出力
する間に、少なくとも９クロック発生しないとシフトレ
ジスタSR₁内に８ビットのデータが満されないので正常
な動作が行われなくなるが、その間９クロック以上発生
すれば、その周期は任意で良い。

カウンタCT₁がリセットされることにより、そのＱα〜
Ｑδ出力は「0000」となる。

この結果、Ｌ入力は「０」、α〜δ入力は「0001」とな
り、次にクロックclkがカウンタCT₁に入力したとき、そ
の立ち下がりでＱα〜Ｑδ出力は「0001」即ち８にセッ
トされる。

カウンタCT₁が８にセットされ、Ｑδ出力が「１」とな
ってANDゲートが開かれると、ANDゲートからクロックが
出力され、このクロックがエレメントクロックelckとし
てイメージセンサISに入力する。これと同時にシフトク
ロックsfckとしてシフトレジスタSR₁にも入力する。

イメージセンサISは、例えば、CCDで構成され、エレメ
ントクロックelckの入力に同期して、ビデオ信号をシリ
アルに出力する。このビデオ信号は、前述した通り増幅
器Ａ、２値化回路Ｂを経て、シフトレジスタSR₁に加わ
り、そこに入力するシフトクロックsfckに同期して１ビ
ットづつ入力する。

Ｑδ出力が「１」となったことにより、Ｌ入力が「１」
となり、以後カウンタCT₁はクロックclkに同期してその
値を１つづつインクリメントしていく。

更にクロックclkが７個入力して、カウンタCT₁の値がＦ
即ち「1111」となったとき、C₀出力が「１」で、Ｌ入力
は再び「０」となる。また、このときα〜δ入力は「00
10」となる。従って、次のクロックclkが入力すると、
その立ち下がりで、カウンタCT₁は４にセットされANDゲ
ートを閉じる。

この間、ANDゲートからは合計８個のクロックが出力さ
れ、このクロックに基づいて、シフトレジスタSR₁には
８ビットのシリアルデータD₀〜D₇が入力されたことにな
る。

以後、カウンタCT₁はクロックclkの入力に同期して４の
セットを繰り返す。また、シフトレジスタSR₁は８ビッ
トのデータd₀〜d₇を保持する。

次に再びμ−COMからリードストローブrs₀が出力される
と、シフトレジスタSR₁に保持されていたデータは８本
のデータバスD₀〜D₇上に出力されると共に、カウンタCT
₁はリセットされ、再び上記一連の動作を繰り返す。

このようにして、μ−COMは主走査１ライン分のデータ
を取り込んで行く。例えばB4サイズの原稿から１ライン
2048ビット分の画データを取り込む場合、８ビットづつ
256回上記動作を繰り返す。

μ−COMは取り込んだ画データを１ライン分づつ後述す
る符号化を行ったのち、送受信情報入出力部Ｖ、モデム
MDM、網制御部NCUを介して相手側装置に送信符号化画デ
ータを伝送する訳であるが、これらの動作説明を行なう
前に、相手側装置から送られてきた受信符号化画データ
をμ−COMで復号化したのち、その受信画を記録するた
めの受信画出力部III、受信画記録部IVについて説明し
ておく。

尚、本実施例では感熱記録方式を採用しているため、受
信画出力部III及び受信画記録部IVの構成も、それに適
した回路構成になっているが、若干の変更を加えるだけ
で種々の記録方式に適用可能であり、その基本構成は、
感熱記録方式だけに限定されるものでないことは言う迄
もない。

受信画出力部III（第５図（ａ）、（ｂ）参照） 受信画出力部IIIは、第５図（ａ）に示すように、33ビ
ットシフトレジスタSFR₁〜SFR₈、ナンドゲートNAND₁〜N
AND₈、電源スイッチングトランジスタTr₁〜Tr₈、モノマ
ルチＭ、反転回路Ｎが図示のように結線されて構成され
ている。

各シフトレジスタSFR₁〜SFR₈の入力端子INにはデータバ
スD₀〜D₈が接続されており、また各シフトレジスタSFR₁
〜SFR₈の出力端子O₁は、各ナンドゲートNAND₁〜NAND
₈に、出力端子O₂〜O₇は、後述する受信画記録部IVのサ
ーマルエレメントの信号入力線B₁〜B₂₅₆に接続されてい
る。

各電源スイッチングトランジスタTr₁〜Tr₈の各出力端子
は後述するサーマルエレメントの各セグメント選択入力
線EG₁〜EG₈に接続されている。

次にその動作を第５図（ｂ）のタイムチャートを参照し
て説明する。

受信時、μ−COMは受信符号化画データの後述する復号
化処理を行ない、復号化された画データを８ビットづつ
パラレルにデータバスD₀〜D₇上に出力する。また、この
ときμ−COMは各８ビットパラレルデータに同期してラ
イトストローブws₀を信号線WS₀上に出力する。

各８ビット毎のデータはライトストローブws₀によって
各シフトレジスタSFR₁〜SFR₈に順次入力し、書き込まれ
て行く。

このようにして、各シフトレジスタSFR₁〜FSR₈に32ビッ
ト分のデータ転送が完了したとき、即ち、合計256ビッ
トの画素データが画情報出力部IIIに転送されたとき、
μ−COMはデータの転送をひとまず停止して最後にサー
マルエレメントの各セグメントを選択するデータssdを
ライトストローブws₀と共に出力する。

これがデータバスD₀〜D₇を介して各シフトレジスタSFR₁
〜SFR₈の33ビット目にシフトインされる。

このセグメント選択データは各256ビットの画データ毎
に付加され、その結果、後述するようにシフトレジスタ
SFR₁〜SFR₈内のデータが更新される毎に、シフトレジス
タSFR₁〜SFR₈のO₁出力を順番に１にしていく。

μ−COMから所定のデータが出力され、これが画情報出
力部IIIのシフトレジスタSFR₁〜SFR₈に記憶されると、
続いてμ−COMからはリードストローブrs₂が出力され、
これが画情報出力部IIIのモノマルチＭに入力する。

この結果、モノマルチＭからは所定時間τだけパワーイ
ネーブルが発生し、ゲートNAND₁〜NAND₈に入力する。一
方、このときゲートNAND₁〜NAND₈にはシフトレジスタSF
R₁〜SFR₈の出力端子O₁〜O₈から信号線G₁〜G₈を介してセ
グメント選択データssdが入力しているので、所定のゲ
ート、例えば１ラインの最初のセグメントを記録する場
合にはゲートNAND₁の出力が「０」となり、トランジス
タTr₁がオンして受信画記録部IVのサーマルエレメントS
Eの信号線EG₁を電源に接続する。

受信画記録部IV（第６図（ａ）、（ｂ）参照） 受信画記録部IVは第６図（ａ）に示すように感熱記録紙
の副走査送りを行なうパルスモータPM、パルスモータPM
により駆動され、記録紙を搬送する搬送ローラＲ、押え
ローラRO、サーマルエレメントSE、記録紙ロールPR、記
録紙検出器SPから構成されている。

サーマルエレメントSEは、第６図（ｂ）に示すように、
B4サイズの記録紙に記録するため、１ライン分2048ビッ
トの発熱抵抗素子R₁〜R₂₀₄₈が配列されて構成されてい
る。各素子は256ビットづつ８つのセグメント分割さ
れ、各セグメントの各素子の一端は共通に各セグメント
選択信号EG₁〜EG₈に接続されている。また、各素子の他
端側は各セグメントにおける配列順に共通のサーマルエ
レメント入力線B₁〜B₂₅₆に接続されている。尚、各素子
に接続されている、ダイオードＤは電流の回り込みを防
止するために設けられているものである。

次にその動作を説明する。

前述したように、μ−COMから出力された最初の１セグ
メントが256ビットの画データとセグメント選択データ
が第５図（ａ）の受信画出力部IIIに入力し、更にライ
トストローブws₂が入力すると、受信画出力部IIIから、
セグメント選択信号線EG₁を介して電源電愛が、また信
号線B₁〜B₂₅₆を介して、画データがサーマルエレメント
SEの各発熱抵抗素子R₁〜R₂₅₆に印加する。この結果、感
熱記録紙上には、最初のセグメントの画データが記録さ
れる。この記録時間は前述したようにモノマルチＭの出
力持続時間τにより決定される。

１セグメント分の記録が終ると、μ−COMからは次のセ
グメントの画データ及びセグメント選択データが出力さ
れ、これが受信画出力部IIIに入力する。更にライトス
トローブws₂が入力すると、上述同様にして今度は発熱
抵抗素子R₂₅₇〜R₅₁₂が駆動され、２番目のセグメントの
画データが記録される。

このような動作を８回繰り返すことにより、１ライン分
2048ビットの画データが記録紙上に記録される。

この間、μ−COMからは制御信号出力部XIに後述するパ
ルスモータ駆動データが出力され、それに基づいて、パ
ルスモータPMが回転し、記録の副走査が行なわれる。

また、μ−COMは定期的に検出器SPの状態をチェック
し、もし記録紙がなくなった場合にはしかるべき処置を
取る。

先にも述べた通り、本実施例におけるμ−COMはマイク
ロプロセッシングユニット部Ｖ、タイミング信号発生部
VI、制御プログラム記憶部VII、情報記憶部VIIIから構
成されている。以下、これらの構成を順に説明してい
く。

マイクロプロセッシングユニット部Ｖ（第７図参照） マイクロプロセッシングユニット部Ｖ（以下、単にCPU
と略記する）は、第７図に示すように、本実施例ではイ
ンテル社の8085CPUを用いて構成している。

この8085CPUには、アドレス及びデータを出力するため
の16個の端子があり、この16個の端子上に、第１のタイ
ミングでは上位８ビット、下位８ビット計16ビットのア
ドレス信号a₀〜a₁₅が、また第２のタイミングでは上位
８ビットのアドレス信号a₈〜a₁₅及び８ビットのデータ
信号d₀〜d₇が出力されるように構成されている。従っ
て、第２のタイミングで８ビットのデータ信号d₀〜d₇が
出力されたとき、上位、下位16ビットのアドレス信号a₀
〜a₇を出力するため、第１のタイミングで出力された下
位８ビットのアドレス信号a₀〜a₇をラッチしておく必要
がある。このため、ラッチ回路RCH₁を設け、下位８ビッ
トのアドレス信号a₀〜a₇およびタイミング的にずれて８
ビットのデータ信号d₀〜d₇が出力される8085CPU8個の出
力端子を、そのラッチ回路RCH₁に接続している。

即ち、8085CPUからは、第１のタイミングでアドレス信
号a₀〜a₇が出力されるとき、それと同期してale信号も
出力される。従って、そのale信号をラッチストローブ
として、ラッチ回路RCH₁に入力することにより、上記下
位８ビットのアドレス信号a₀〜a₇のラッチを行なう。

とろで、8085CPUに信号を入出力するための端子の数は
極く限られている。しかし、ファクシミリ装置の構成を
簡単にし、しかも装置を都合良く作動させるためには、
もっと多くの信号線をCPUとメモリ、入出力装置間に設
け、より多くの信号を入出力する必要がある。

このため、本実施例ではデコーダDCD₁〜DCD₃を設け、そ
の信号線の数を増している。

即ち、デコーダDCD₁には、上位のアドレスの14ビット目
から16ビット目（a₁₃〜a₁₅）の３ビットを入力すること
により８本、デコーダDCD₂には、下位のアドレスの５ビ
ット目から８ビット目（a₄〜a₇）の４ビットを入力する
ことにより16本、デコーダDCD₃には下位のアドレスの２
ビット目から４ビット目（a₁〜a₃）の３ビットを入力す
ることにより８本信号線を増している。しかし、本実施
例の場合、それらの信号線を全部使用する必要もないの
で、デコードDCD₁ではそのうちの２本、デコーダDCD₂で
はそのうちの６本のみを使用している。

8085CPUからは、アドレス信号、データ信号等をCPU内に
取り込む入力モードのとき▲▼信号が、また出力モ
ードのとき▲▼信号が出力されるので、これらの信
号をゲートＧを介してデコーダDCD₁およびデコーダDCD₂
に入力するように構成している。また、8085CPUからは
データバス上にメモリデータを出力するか、入出力装置
のデータを出力するかを弁別するio/信号も出力され
るので、この信号もデコードDCD₁（のNOT端子）およびD
CD₂に入力している。

この結果、データバス上にメモリデータを出力する際に
は、デコーダDCD₁が選択されて、そのときそこ入力する
アドレス信号a₁₃〜a₁₅に応じたメモリセレクト信号線MS
₄あるいはMS₀のいずれかに信号ms₄あるいはms₀が出力さ
れる。また、データバス上に入出力装置のデータを出力
する際には、デコーダDCD₂が選択されて、そのときそこ
に入力するアドレス信号a₄〜a₇に応じたIOセレクト線IO
S₀〜IOS₄およびIOS₇のいずれかに信号ios₀〜ios₄あるい
はios₇が出力される。このうち、IOセレクト線IOS₄に信
号ios₄が出力されたときは、更にデコーダDCD₃が選択さ
れ、そのとき、そこに入力するアドレス信号a₁〜a₃に応
じて信号線RS₀〜RS₂および信号線WS₀〜WS₄のいずれかに
リードストローブ信号rs₀〜rs₂あるいはライトストロー
ブ信号ws₀〜ws₄が出力される。

また、8085CPUには、信号線INTが接続され、後述する各
割込信号int_a〜int_dを受け付けるようになっている。

本実施例のCPUVは以上のように構成されており、従っ
て、そこには８本の上位アドレスバスA₈〜A₁₅、データ
バスD₀〜D₇、ライトストローブ信号線WS、８本の下位ア
ドレスバスA₀〜A₇、２本のメモリセレクト信号線MS₄、M
S₀、５本のIOセレクト信号線IOS₇、IOS₀〜IOS₃、３本の
リーストローブ信号線RS₀〜RS₂、５本のライトストロー
ブ信号線WS₀〜WS₄および割込要求信号線INTが接続され
ている。勿論これはあくまでも本発明の一実施例に過ぎ
ず、使用するマイクロプロセッサが異なれば、その回路
構成も自ずと異なって来ることは言う迄もない。

上記各信号線のうち、例えばリードストローブ線号線RS
₀は既に説明した第４図（ａ）の画情報入力部IIに、ラ
イトストローブ信号線WS₀、WS₂は第５図（ａ）の画情報
出力部IIIに接続されており、また、その他のバス、信
号線も以下に説明する各部に接続される。

タイミング信号発生部VI（第８図参照） タイミング信号発生部は、第８図に示すように、水晶振
動子QCOを有する水晶発振回路と、そこから得られるク
ロックを分周して出力する分周回路DIVとから構成さ
れ、前述した第４図（ａ）の画情報入力部IIに入力する
クロックclk、行同期信号ss、後述するタイミング信号S
₁〜S₄等を発生する。

制御プログラム記憶部VII（第９図参照） 制御プログラム記憶部は前述した動作及び後述する動作
を行なわせるための動作手順および後述するコード変換
テーブルが記憶されている部分で、第９図に示すよう
に、4Kバイトのリードオンリメモリ（以下、単にROMと
略記する）２個ROM₁、ROM₂を用いて構成される。

このROM₁、ROM₂には、13本のアドレスバスA₀〜A₁₂、メ
モリセレクト信号線MS₀およびデータバスD₀〜D₇が接続
されている。

従って、前述したように、CPUから信号線MS₀上にメモリ
セレクト信号ms₀が出力されたとき、データバスD₀〜D₇
にメモリデータの出力が可能となり、CPUから出力され
るアドレスバスA₁₂上のアドレス信号a₁₂によってROM₁あ
るいはROM₂が選択され、且つ、アドレスバスA₀〜A₁₁上
のアドレス信号12ビットa₀〜a₁₁によって所定のアドレ
ス内のメモリデータ８ビットd₀〜d₇がデータバスD₀〜D₇
上に出力される。

情報記憶部VIII（第10図参照） 情報記憶部はCPUが所定のプログラムを実行する際、実
行中に必要となるデータを一時記憶する部分で、1K×４
ビットのランダムアクセスメモリ（以下、単にRAMと略
記する）２個RAM₁、RAM₂を用いて構成される。

このRAM₁、RAM₂には10本のアドレスバスA₀〜A₉、メモリ
セレクト信号線MS₄、ライトストローブ信号線WSおよび
データバスD₀〜D₇が接続されている。更にデータバスは
４本づつ分割されてデータバスD₀〜D₃はRAM₁に、データ
バスD₄〜D₇はRAM₂に接続されている。

従って、CPUから出力される信号線MS₄上のメモリセレク
ト信号ms₄によってRAM₁あるいはRAM₂が選択され、CPUか
ら出力される信号線WS上のライトストローブ信号wsに応
じて書き込みあるいは読み出し状態にされ、且つ、バス
A₀〜A₉上のアドレス信号10ビットa₀〜a₉によって、RAM₁
およびRAM₂内の所定のアドレスが選択され、そこにバス
D₀〜D₇上のデータd₀〜d₇が４ビットづつ分割されて入
力、あるいは、そこから４ビットづつデータバスD₀〜D₇
に出力される。

送受信情報入出力部IX（第11図（ａ）〜（ｃ）参照） 送受信情報入出力部は、送信時μ−COMから出力される
８ビット毎の符号化パラレルデータ、あるいはプロトコ
ル時μ−COMから出力される８ビット毎のパラレルデー
タを相手装置に送出するため、μ−COMから出力される
８ビット毎のパラレルデータをシリアルにモデムに出力
する一方、受信時、相手装置から送られてくるシリアル
データをμ−COMに入力するため、８ビット毎のパラレ
ルデータに変換して出力する部分で、ラッチ回路RCH₂〜
RCH₄、シフトレジスタSR₂、８進カウンタCT₂、フリップ
フロップFF、ゲート回路GT₂〜GT₆から構成されている。

ラッチ回路RCH₂には、８本のデータバスD₀〜D₇およびラ
イトストローブ信号線WS₁が接続されており、CPUから信
号線WS₁上にライトストローブ信号wsが出力されたと
き、データバスD₀〜D₇上のデータd₀〜d₇をラッチし、シ
フトレジスタSR₂の８個の入力端子P₀〜P₇に出力する。

シフトレジスタSR₂には、モデムから出力される受信デ
ータrxdを受け入れるための信号線RXDモデムから出力さ
れる転送クロックclkmを受け入れるための信号線CLKMお
よびゲートGT₃から出力されるパラレルロード信号plを
入力する信号線が接続されている。また、そのパラレル
データ出力端子Q₇からはモデムに、送信データtxdを出
力するための信号線TXDが接続されており、送信時パラ
レルロード信号plが入力されたとき、転送クロックclkm
の立ち上がりでラッチ回路RCH₂のデータd₀〜d₇をシフト
レジスタSR₂内に取り込むと同時に、転送クロックに同
期してQ₇端子からモデムに、シリアルにそのデータを出
力する。

ラッチ回路RCH₃は、トライステート出力付きラッチ回路
で構成されており、そこにはリードストローブ信号線RS
₁、データバスD₀〜D₇およびゲートGT₂から出力されるラ
ッチストローブrcを入力する信号線が接続されており、
受信時、ラッチストローブrcが入力したとき、その立ち
上がりでシフトレジスタSR₂に入力した８ビットのデー
タd₀〜d₇をラッチ回路RCH₃に取り込み、リードストロー
ブrs₁が入力したとき、そのデータd₀〜d₇をデータバスD
₀〜D₇上に出力する。

ラッチ回路RCH₄はライトストローブws₂の入力に応じ
て、そのときCPUからデータバスD₀、D₁上に出力される
信号d₀、d₁をセットし、夫々ゲートGT₃、GT₄に出力す
る。

カウンタCT₂は転送クロックclkmを８個計数する毎にキ
ャリｃをゲートGT₂、GT₃およびフリップフロップFFに出
力する。フリップフロップFFはカウンタCT₂がキャリｃ
を発生したとき、次の転送クロックclkmの立ち上がりで
セットされ、後述する割込要求信号int_cあるいはint_gを
発生するためｒ信号を発生する。ゲートGT₄はラッチ回
路RCH₄が割込許可信号ｉを発生しているとき、信号ｒの
発生に基づき割込要求信号int_cあるいはint_gをCPUに出
力する。

CPUには１本の信号線INTを介して他の入出力装置からも
割込要求信号が入力するので、それらの割込要因と区別
するためのゲートGT₆が設けられている。即ち、CPUは周
期的にリードストローブrs₂を発生し、信号ｒをデータ
バスD₀からCPUに取り込むことにより、そのとき発生す
る割込要求が、送受信情報入出力部IXからの割込要求で
あることを弁別している。従って、各割込要求に対して
各信号線を用意した場合にはこのゲートGT₆は不要とな
る。

次に、その動作を送信モードおよび受信モードの場合に
ついて夫々う第11図（ｂ）および第11図（ｃ）のタイミ
ングチャートを参照して説明する。

〔送信モード〕

送信時、第11図（ｂ）に示すように、CPUからデータバ
スD₀、D₁上に出力される信号d₀、d₁がライトストローブ
ws₂により、ラッチ回路RCH₄にラッチされる。この結
果、ラッチ回路RCH₄からは送信モード信号tx/▲▼
＝論理「１」および割込許可信号ｉ＝論理「１」が出力
される。

カウンタCT₂は転送クロックclkmを８個計数し、その値
が７になったとき、キャリｃを発生する。

このキャリｃの発生により、フリップフロップFFは次の
転送クロックclkmの立ち上がりでセットされ、信号ｒを
アンドゲートGT₄に出力する。従って、ゲートGT₄からCP
Uには割込要求信号int_cが出力される。またこのキャリ
ｃは、ゲートGT₃からパラレルロード信号plとしてシフ
トレジスタSR₂に入力する。

シフトレジスタSR₂はパラレルロード信号plの入力によ
り、次の転送クロックclkmの立ち上がりでラッチ回路RC
H₂のデータd₀〜d₇を取り込む。このデータd₀〜d₇は転送
クロックclkmにより、シフトされ、Q₇端子からシリアル
に１ビットづつモデムに出力される。

CPUはゲートGT₄から出力される割込要求信号int_cを受け
付けると、次の８ビットのデータd₀〜d₇をデータバスD₀
〜D₇上に出力すると共に信号線WS₁上にライトストロー
ブws₁を出力する。

この結果、ラッチ回路RCH₂はライトストローブws₁の立
ち上がりでデータd₀〜d₇をラッチする。これと同時に、
フリップフロップFFはリセットされる。

転送クロックclkmが８個入力したとき、シフトレジスタ
SR₂内のデータd₀〜d₇は、全てのモデムに出力されると
共に、再びカウンタCT₂からのキャリｃによりパラレル
ロード信号plが発生し、ラッチ回路RCH₂のデータをシフ
トレジスタSR₂に取り込むと同時に、前述同様１ビット
づつモデムに出力する。

このようにして送受信情報入出力部IXは、CPUから出力
される８ビット毎のパラレルデータをシリアルデータに
変換して連続的にモデムに出力する。

ところで、CPUは割込要求信号int_cを受け入れてから、
カウンタCT₂が次のキャリｃを出力する迄に、データバ
スD₀〜D₇上に８ビットのデータおよびライトストローブ
ws₁を出力すれば良い訳であるが、もし、CPUの処理速度
が非常に速く、割込要求信号int_cを受け入れてから転送
クロックclkm1ビット以内にデータd₀〜d₇、およびライ
トストローブws₁を出力するこができれば、ラッチ回路R
CH₂を省略することができる。従って、この例は転送ク
ロックclkmが極めて速い場合あるいはCPUの処理速度が
非常に遅い場合に有効である。

〔受信モード〕

受信時には、第11図（ｃ）に示すように、CPUから出力
される信号d₀、d₁およびライトストローブws₂により、
ラッチ回路RCH₄は受信モード信号tx/▲▼＝論理
「０」および割込許可信号ｉ＝論理「１」を出力する。

カウンタCT₂は前述同様転送クロックclkmを８個計数
し、計数値が７になったときキャリｃを出力する。

このキャリｃはゲートGT₂およびフリップフロップFFに
入力する。

従って、ゲートGT₂からは、図示のタイミングで、ラッ
チストローブrcが発生し、その立上りで、そのときシフ
トレジスタSR₂にシフトインされたデータをラッチ回路R
CH₃にラッチする。

シフトレジスタSR₂には転送クロックclkmに同期して常
時モデムからデータが連続的に１ビットづつ入力してい
る。

従って、シフトレジスタSR₂内のデータがラッチ回路RCH
₃にラッチされた後、シフトレジスタSR₂には転送クロッ
クclkmに同期して次のデータd₀〜d₇が順次シフトインさ
れる。

シフトレジスタSR₂にデータd₇がシフトインされ、その
出力端子Q₀〜Q₇にデータd₀〜d₇が現われるタイミング
で、カウンタCT₂からキャリｃが出力する。これにより
ゲートGT₂はラッチストローブrcを発生し、そのデータd
₀〜d₇をラッチ回路RCH₃にラッチする。また、このとき
フリップフロップFFがセットされ、割込要求信号int_gを
CPUに出力する。

CPUはこの割込要求信号int_gを受けて、再びリードスト
ローブrs₁を出力し、ラッチ回路RCH₃から出力されるデ
ータd₀〜d₇を取り込む。

このようにして、送受信情報入出力部IXでは、モデムか
ら出力されるシリアルデータを８ビットのパラレルデー
タに変換してCPUに出力する。

このとき発生するリードストローブrs₁も送信モードに
おけるライトストローブws₁と同様、次のラッチストロ
ーブrcが発生するまでの期間内であればどこで発生して
も良い。また、もしCPUの処理速度が速く、割込要求信
号int_gを受け付けてから転送クロック１ビット内にリー
ドストローブrs₁を出力することができれば、ラッチ回
路RCH₃は不要となる。従って、この例は転送クロックが
極めて速い場合あるいはCPUの処理速度が非常に遅い場
合に有効であると言える。

制御信号入力部Ｘ（第12図参照） 制御信号入力部は、原稿読取部Ｉ、受信画記録部IV、モ
デムMDM、網制御部NCU、操作表示部IOP等の入出力装置
から出力される検出信号あるいは状態信号等の信号をCP
Uに取り込む部分で、マルチプレクサMLPで構成されてお
り、CPUとはデータバスD₀、D₁、アドレスバスA₀、A₁、
信号線IOS₇を介して接続されている。

CPUからは定期的に入出力セレクト信号ios₇およびアド
レス信号a₀、a₁が出力され、それらの信号に基づいて選
択されるマルチプレクサMLPの端子に入力している信号
をデータバスD₀あるいはD₁上に出力する。

制御信号出力部XI（第13図参照） 制御信号出力部は、原稿読取部Ｉあるいは受信画記録部
IVの副走査用パルスモータに相励磁信号を出力するため
のラッチ回路RCH₅、RCH₆と、原稿読取部Ｉ、受信画記録
部IV、モデムMDM、網制御部NCU、操作表示部IOP等の入
出力装置に操作信号あるいは表示信号等を出力するため
のアドレサブルラッチ回路ARCHとから構成されており、
CPUとはアドレスバスA₀〜A₄、A₆、信号線WS₃、WS₄、IOS
₀を介して接続されている。

CPUからライトストローブws₃が出力されたとき、ラッチ
回路RCH₅はアドレスバス上の信号a₀、a₂、a₄、a₆をラッ
チし、その信号を原稿読取部Ｉに出力して後述するよう
にパルスモータの相励磁を行う。また、CPUからライト
ストローブws₄が出力されたときは、ラッチ回路６がそ
のときアドレスバス上に出力されている信号a₀、a₂、
a₄、a₆をラッチし、受信画記録部IVのパルスモータの相
励磁を行う。

CPUから入出力セレクト信号ios₀が出力されたとき、ア
ドレサブルラッチ回路ARCHはアドレスバスA₀上の信号a₀
をラッチし、アドレスバス上の信号a₁〜a₃に基づいて選
択される出力端子から所定の入出力装置にそのラッチ信
号a₀を出力する。

本実施例のファクシミリ装置は大略以上のように構成さ
れ、送信モードにおいては第14図の包括動作フローで示
す処理が、また、受信モードにおいては第15図の包括動
作フローで示す処理がCPUにより実行される。

次に、その処理の詳細を送信モードおよび受信モードの
場合について以下説明する。

送信モード CPUが第14図に示した処理を実行するためには、以下に
述べる仕事Ａ〜Ｅの時間割振りを考慮する必要がある。
このため、CPUは各割込要求に応じて各仕事Ａ〜Ｅを時
分割で実行している。

即ち、送信時CPUには、前述した送受信情報入出力部IX
から発生する割込要求信号int_cの他にタイミング信号発
生部VIから発生する同期信号s₁による割込要求信号in
t_a、同期信号s₂による割込要求信号int_b、同期信号s₃に
よる割込要求信号int_dが信号線INTを介して入力する。
その割込要求信号int_a〜int_dに応じて仕事Ａ〜Ｄを行な
うときの優先順位はＡ＞Ｂ＞Ｃ＞Ｄの順であり、常時は
仕事Ｅを実行している。

以下、CPUが行なう仕事Ａ〜Ｅの概略を第16図の画デー
タ処理経路図を参照して説明する。

〔仕事Ａ〕

割込要求信号int_aによる割込要求がかかると、CPUは仕
事Ａを実行する。

その仕事内容は、情報記憶部VIII RAMの後述する画デー
タを記憶するラインバッファエリア（RBFエリア）Ｉあ
るいはIIが空状態であることを表すメモリ空フラグMEF
IあるいはIIがワーキングエリア（WKエリア）にセット
されていれば、そのフラグMEF IあるいはIIをリセット
すると共にデータ取込フラグDRF IあるいはIIをセット
する。また、メモリ空フラグMEF IあるいはIIがリセッ
トされていれば、データ取込フラグDRF IあるいはIIを
リセットすることである。

このデータ取込フラグDRF IあるいはIIは以下に述べる
仕事Ｂ、Ｄを行なう際に参照される。

〔仕事Ｂ〕

割込要求信号int_bによる割込要求がかかると、CPUは、
上記データ取込フラグDRF IあるいはIIがセットされて
いた場合にのみ、その割込要求を受け付け、原稿読取部
Ｉの副走査用パルスモータを１ステップ進める仕事Ｂを
実行する。

但し、副走査線密度によって、その仕事を行うタイミン
グが多少異なり、副走査線密度7.7本/mmの場合は、フラ
グDRFがセットされているとき、割込要求信号int_bの１
つ置きに割込要求を受け付け、１ライン８ステップの副
走査を行なう。副走査線密度3.85本/mmの場合は、フラ
グDRFがセットされているとき、信号int_bの発生毎に割
込要求を受け付け、１ライン16ステップの副走査を行な
う。

その仕事内容の詳細については後述する。

次に、仕事Ｃについて説明する前に、先に仕事Ｄおよび
Ｅについて説明する。

〔仕事Ｄ〕

割込要求信号int_dによる割込要求がかかると、CPUは仕
事Ｄを実行する。

その仕事の内容は第16図に示すように、データ取込フラ
グDRF IあるいはIIがセットされている場合に、原稿読
取部Ｉで読み取られた画データを画情報入力部IIから８
ビット単位でCPUを経由して情報記憶部VIII RAMのライ
ンバッファエリア（RBFエリア）ＩあるいはIIに貯える
ことである。但し、以上は副走査線密度7.7本/mmの場合
であって、副走査線密度3.85本/mmの場合はCPUは信号in
t_dによる割込要求も受け付け、信号int_dによる割込みに
よって１ライン分のデータを取り込み、前ラインとの論
理処理を行なってラインバッファエリア（RBFエリア）
ＩあるいはIIに貯える。

データの取り込み終了後はメモリフルフラグMFF Iある
いはIIをセットする。

〔仕事Ｅ〕

これは通常CPUが実行している仕事で、上記メモリフル
フラグMFF IあるいはIIがセットされていれば、それを
リセットし、第16図に示すように、ラインバッファエリ
ア（RBFエリア）から仕事Ｄによって貯えられたデータ
を８ビット単位で取り込み、コード化したのち、情報記
憶部VIIIの後述するFIFOエリアに貯える。１ライン分の
コード化処理が終了したときメモリ空フラグMEF Iある
いはIIをセットする。

〔仕事Ｃ〕

割込要求信号int_cによる割込要求がかかると、CPUは仕
事Ｃを実行する。

その仕事内容はFIFOエリアに貯えられたコード化データ
を８ビットづつ順次送受信情報入出力部IXに出力するこ
とである。

第17図は、副走査線密度3.85本/mmの場合における各仕
事Ａ〜Ｅのタイムチャートの一例を示したもので、CPU
がラインバッファエリア（RBFエリア）から８ビットづ
つデータを取り込み、コード化を行なう仕事Ｅを実行し
ている間に同期信号s₁およびs₃に基づく割込要求信号in
t_aおよびint_bがかかると、先ずデータ取込フラグDRF I
あるいはIIをセットあるいはリセットする仕事Ａを実行
し、そのあと原稿副走査用パルスモータを１ステップ進
める仕事Ｂを実行し、仕事Ａ、Ｂ完了後再び仕事Ｅに戻
る。その間、送受信情報入出力部IXではコード化データ
をシリアルにモデムに出力しており、前述したように８
ビットのデータをモデムに出力する毎に割込要求信号in
t_cを発生する。

この割込要求信号int_cがCPUに入力すると、CPUは仕事Ｅ
を中断してFIFOエリアのコード化８ビットデータを送受
信情報入出力部IXにセットする仕事Ｃを実行し、再び仕
事Ｅに戻る。

同期信号s₂に基づく割込要求信号int_dがかかると、原稿
読取部Ｉで読み取った画データを８ビットづつラインバ
ッファエリア（RBFエリア）に貯える仕事Ｄを実行し、
１ライン分の画データを全てラインバッファエリア（RB
Fエリア）に貯えるまで仕事Ｅを中断する。

勿論、この間もコード化データを送受信情報入出力部IX
に出力する仕事Ｃは絶えまなく実行されており、従っ
て、モデムMDMにはデータが途切れることなく出力され
る。

即ち、FIFOエリア容量はコード化処理スピード、スキャ
ナスピード、モデムレイトにより決まり、データをモデ
ムに途切れることなく送出するため最小伝送時間を維持
するに必要なビット数以上にとってあり、本実施例の場
合多少の余裕をもたせて256ビットにしている。

仕事Ｄがひとまず完了すると、CPUは再び仕事Ｅに戻
る。次に同期信号s₂に基づく割込要求信号int_dがかかる
と、原稿読取部Ｉで読み取った画データをラインバッフ
ァエリア（RBFエリア）に貯える際、先に貯えた画デー
タも同時に取り出し、その論理和を取りラインバッファ
エリア（RBFエリア）に貯えている仕事Ｄを行なう。

次に、以上に説明した仕事の更に詳細な動作手順を第18
図以下に説明する。

第18図（ａ）は、原稿読取部Ｉの副走査用パルスモータ
を１ステップ進める仕事Ｂの動作手順を示したものであ
る。

この仕事Ｂは前述した通り、ラインバッファエリア（RB
Fエリア）にデータの取り込みが可能になったとき、一
定周期で発生する同期信号s₂に基づいて行われる。

CPUが割込要求信号int_bを受け付けると、それまで実行
していた仕事ＤあるいはＥを中断し、それまでにCPU内
の各カウンタ、レジスタ等に入っていたデータをRAMの
ワーキングエリア（WKエリア）に退避させる。

次に、パルスモータ励磁パターンをワーキングエリア
（WKエリア）からCPU内にもってきてセットする。

本実施例の場合、パルスモータの相励磁は１−２層励磁
方式を採用しており、前述第13図の制御信号出力部XIで
説明した通り、アドレス信号a₀、a₂、a₄、a₆をパルスモ
ータの相励磁信号として用いている。

従って、システムスタート時にはパルスモータ相励磁パ
ターン、例えば「11100000」をワーキングエリア（WKエ
リア）にセットしておき、この仕事Ｂを実行する毎にそ
のパターンをCPU内に取り込み、１ビット循環したの
ち、アドレスバスA₀、A₂、A₄、A₆を介して制御信号出力
部XIに出力すると共にそのパターンを再びワーキングエ
リア（WKエリア）に戻す。

この結果、第18図（ｂ）に示すように、仕事Ｂを実行す
る毎に、パルスモータ相励磁パターンは１ビットづつ循
環し、その出力a₀、a₂、a₄、a₆は第18図（ｃ）に示す如
く変化し、パルスモータを１ステップづつ駆動すること
ができる。

この仕事Ｂを実行したあとは再び以前に行なっていた仕
事に戻る。

第19図（ａ）は仕事Ｄにおける原稿読取部Ｉで読み取っ
た画データを画情報入力部IIから情報記憶部VIIIのライ
ンバッファエリア（RBFエリア）に転送するためのフロ
ーで、前述した２ラインOR処理を行なわない場合のフロ
ーチャートである。

本実施例においては、B4サイズを対象としたので、１ラ
イン2048ビットの画素データを取り扱う場合について説
明しているが、１ラインのビット数はこれに限定される
ものではない。

2048ビットは８ビット／バイトなので256バイトで表現
できる。

ラインバッファエリア（RBFエリア）としては、第10図
で説明した1K×４ビット２個、即ち1K×８ビットのRAM
の16384番地から16896番地までを使用する。即ち、これ
をヘキサデシマルコードで表現して、第19図（ｂ）に示
すように、ラインバッファ（以下、単にRBFと略記す
る）エリアＩは4000番地から40FF番地、RBFエリアIIは4
100番地から41FF番地までを使用する。

また、FIFOエリアとしては、RAMの4200番地から42FF番
地、ワーキングエリア（以下、単にWKエリアと略記す
る）としては、RAMの4300番地から43FF番地までを割当
てている。

WKエリア内には各種フラグ、書込、読出時のアドレス等
がストアされ、以下のフローチャートを説明するに当っ
ては、その各種初期設定が既になされ、WKエリアにスト
アされているものとする。

第19図（ａ）のプログラムがCPUにより実行されると、C
PUはRBFエリアＩあるいはIIにデータの入力が可能か否
かWKエリア内にストアされているフラグを調べ、RBFエ
リアの１つが空になってデータ入力が可能な場合には、
WKエリア内にストアされている、RBFエリアにデータを
書込むべきアドレスをCPU内のアドレスレジスタADRにセ
ットする。

次に画情報入力部IIより８ビット毎のデータをCPUからR
BFエリアのそのアドレスに転送し、アドレスレジスタAD
Rに１を加える。この動作を１ラインにつき256回行う
と、16ビットのアドレスレジスタの下位８ビットが０に
なる。つまり、このときRBFエリアには１ライン分の画
データが記憶されることになるので、そのRBFエリアが
フル（満杯）になったことを示すメモリフルフラグMFF
をWKエリアにセットする。

副走査線密度7.7本/mmの場合は、以上のようにして１ラ
イン分の画データを所定のRBFエリア内に格納する。

副走査線密度3.85本/mmの場合は第20図（ａ）、（ｂ）
のプログラムに基づいて２ライン分の画データの論理和
を取り１ライン分の画データとして所定のRBFエリアに
格納する。

即ち、奇数ラインの画データの場合は第20図（ａ）のフ
ローチャートで示すように、前述第19図（ａ）の場合と
全く同様にして、１ライン分の画データを、例えばRBF
エリアＩに格納する。

次に、偶数ラインの画データを８ビットづつ取り込むと
きに、第20図（ｂ）のフローチャートで示すように、先
にRBFエリアＩに格納した奇数ラインの画データも８ビ
ットづつ取り出し、CPU内で論理和を取り改めてRBFエリ
アＩ内に入力していくことにより、OR処理した１ライン
分の画データをRBFエリアＩに格納する。

次に、このようにして、RBFエリア内に格納された画デ
ータを取り出し、ランレングスコード化して、FIFOエリ
アに貯える仕事Ｅのフローを第21図乃至第25図を参照し
て説明する。

本実施例では、ランレングスコード化をモデファイドホ
フマン方式（Modified Huffman Coding Method）により
行っている。勿論他のコード化方式を採用しても良いこ
とは言う迄もない。

モデファイドホフマン方式の場合には、そのコードはラ
ンレングスに応じてメイクアップコードとターミネーシ
ョンコードに分かれている。

即ち、ターミネーションコードは下記の表１に示すよう
に０〜63までのランレングスに応じたコードであり、メ
イクアップコードは表２に示すように64の整数倍のラン
レングスに応じたコードである。また、同期コードEOL
は表３に示すように11個の「０」と最後に「１」が付加
されたコードである。

また、上記表からも分るように、各ランレングスコード
は更に「白」を表現するWHITEコードと、「黒」を表現
するBLACKコードに分れている。

ところで、ターミネーションコードを作成するため０〜
63までのランレングスをＴ、メイクアップコードを作成
するためのランレングスを64×Ｍ（Ｍ＝０、１、２、３
… …）と表現すれば、全てのランレングスRLは、RL＝
64×Ｍ＋Ｔで表現することができる。

従って、１ライン分の画データから順次このＴ、Ｍを見
つけて取り出し、そのＴ、Ｍに基づいてROMに記憶され
ているテーブルから所定のコード化データを取り出し、
これをFIFOエリアに順次貯えて行くことにより、１ライ
ン毎のランレングスコード化を行なうことができる。

ROM内のテーブルは、１つのコード化データを取り出す
ためのデータブロックが、３バイトで構成され、その第
１バイト目には、その４ビット分を使用してコードレン
グスが、その第２及び第３バイト目にはランレングスコ
ード化データが記憶されている。

即ち、前記表からも明らかなように、各コードレングス
は夫々異なるので、あるＴ、Ｍに応じてテーブルから所
定のランレングスコードを取り出すとき、第２、第３バ
イトのうちどこまでが有効データかを第１バイト目のコ
ードレングスにより識別して取り出すようにしている。

勿論、テーブルの構成法としてはこれに限定されるもの
ではなく、例えば、前記表からも明らかなようにコード
レングスが８ビット以上のランレングスコードもその９
ビット目以上は「０」となっているから、１つのデータ
ブロックを２バイトで構成し第１バイト目にはコード化
データを、第２バイト目にはランレングスコードを入れ
ておくことにより、Ｔ、Ｍに応じて所定のランレングス
コードを取り出すようにすることもできる。

ところで、ライン毎のコード化を行なう際、同期コード
の後には必ずWHITEコードを出す約束になっている。即
ち、ラインの最初の参照カラーは「白」と決めてある。
従って「黒」画素のコード化から始まる場合には、ラン
レングス０のWHITEコードを伝送する。

第21図は、CPUが通常行っている仕事Ｅのうち、RAMのRB
Fエリアから画データを取り出し、ランレングスを得る
ためのフローを示したものである。

先に述べた通り、この仕事Ｅも時分割で行なわれるの
で、この仕事に入る時、CPUは、先ず、RBFエリアから８
ビットの画データを取り出すべきアドレスをWKエリアか
らもってきて、CPU内のアドレスレジスタADRにセットす
る。

続いて、トータルコードレングスカウンタTCLCに96の補
数、ビットカウンタBTC Iに８、Ｔカウンタに64の補
数、Ｍカウンタに０をセットする。BTC IはRBFエリアか
ら取り出した８ビットの画データ内に変化点が存在する
場合、その変化点を見つけ出すため、ビット処理を行う
とき用いられる８進カウンタである。Ｔカウンタは、タ
ーミネーションコードテーブルを引くときの０〜63まで
のランレングスＴを得るための８ビット構成のカウンタ
で最初に64の補数即ち256−64がセットされる。Ｍカウ
ンタはメイクアップコードテーブルを引く際の前述Ｍを
計数するための８ビット構成のカウンタである。尚、ト
ータルコードレングスカウンタTCLCについては後述す
る。

次に、CPUのアキュームレータACCに取り込んだ８ビット
の画データが全て「０」即ち「白」画素データであるか
否かをプログラムステップJST1で判断する。

ステップJST1における判断結果がNOであればビット処理
に移る。即ち、アキュームレータACCに取り出した８ビ
ット画データに「黒」画素情報が含まれていれば、ACC
にACCの内容を加えることにより８ビット画データを１
ビットシフトする。

その結果キャリが発生したか否か、即ち、「白」画素デ
ータから「黒」画素データに移る変化点をステップJST2
で調べ、その判断結果がYESであれば「白」のランレン
グス計数を終了して、後述する第22図に示す、テーブル
から所定のコード化データを取り出すためのフローに移
行する。

例えば、１ラインの最初の「黒」画素データが存在する
場合はＴカウンタは０のまま、ステップJST1からステッ
プJST2を経て第22図のコード化データを取り出すフロー
に移行する。

アキュームレータACCに取り出された８ビット画デー
タ、即ち、１バイトのデータの最初が「０」であれば、
JST2での判断結果はNOとなり、Ｔカウンタに１を加え
る。即ち、１バイトデータの「白」のランレングスを計
数する。

その結果、Ｔカウンタからキャリが発生したか否か、即
ち、Ｔカウンタに１ビットを加えたとき合計加算数が64
ビットに達したか否かをステップJST3で判断する。

このステップJST3はラインの最初の「白」ランレングス
を計数する場合には関係ないが、次に「黒」のランレン
グスコード化処理を実行し、再びこのフローで「白」の
ランレングス計数を行う際、関係して来る。

即ち、以下の説明から次第に明らかとなることである
が、アキュームレータACCに取り込まれた８ビット画デ
ータの途中に変化点がある場合、当然次のランレングス
計数はその残りの分の計数処理を先ず行ったのち、次の
１バイトをRBFエリアからもって来て計数処理を行なう
ようになる。従って、Ｔカウンタには８ビット以下の端
数が入って来るので、ビット処理を行っている最中、Ｔ
カウンタに１を加えたとき、Ｔカウンタに入力した合計
ビット数が64を超えキャリが発生する場合が生じる。

ステップJST3で、そのキャリが発生すれば、メイクアッ
プコード作成のためのＭカウンタに１を加え、Ｔカウン
タを初期値、即ち、256−64にセットしたのち、BTC Iに
１ビット計数処理が終了したことを記憶しておくため、
BTC Iから１を引く。

Ｔカウンタに１を加えてもキャリが発生しなければ、直
ちにビットカウンタBTC Iから１を引き、BTC Iが「０」
になったか否かをステップJST4で判断する。

このステップJST4もステップJST3の場合と同様、８ビッ
ト以下の端数処理を行なう場合に関係して来る。

端数処理が終らないうちは上記動作を繰り返し、変化点
が存在すればコード化データを取り出すフローに移行
し、Ｔカウンタに合計64ビット入れば、Ｍカウンタに１
を加えＴカウンタに初期値、即ち、64の補数をセットす
る。

ステップJST4の判断結果がYES、即ち、ビットカウンタB
TC Iが０となれば端数分のビット処理が終了したのでバ
イト処理に入る。

バイト処理は、ステップJST1の判断結果がYESの場合に
行なわれる。

即ち、１バイトデータが全て０であれば、Ｔカウンタに
８を加え、Ｔカウンタからのキャリの発生を調べる。

その結果、キャリの発生があれば、Ｔカウンタにおける
端数分を考慮した初期設定を行なう。即ち、Ｔカウンタ
の下３桁はそのままにして、上の桁に64の補数をセット
し、Ｍカウンタに１を加える。

Ｔカウンタにおけるキャリの発生がなければ、次の１バ
イトデータをRFBエリアからアキュームレータACCに取り
込むため、RFBエリアのリードアドレスをインクリメン
トする。

前述した通り、１ライン分の画データはRAMの4000〜40F
F番地、あるいは4100〜41FFのRFBエリアに記憶されてい
るので、上記１バイトデータをそのRFBエリアから取り
出したとき、そこで１ライン分が終る場合がある。これ
を調べるため、RFBエリアのリードアドレスをインクリ
メントしたとき、そのアドレスレジスタからキャリが発
生したか否かをステップJST6で判断する。

判断結果がNOであれば、以上の動作を繰り返す。YESで
あれば、RFBエリアから１ライン分の画データが全て取
り出され、そのランレングス計数処理が終了したことに
なるので、テーブルからWHITEコードを取り出すフロー
に移行する。

第22図（ａ）、（ｂ）は、そのランレングス計数結果に
基づいてテーブルからWHITEコードを取り出すためのフ
ローチャートである。

先ず、メイクアップコードの要否を調べる。即ち、Ｍカ
ウンタの内容を調べステップJST7でＭ＝０か否かを判断
する。

その判断結果がYESであれば、メイクアップコードの作
成は不要なので、直ちにターミネーションコード作成に
入る。

即ち、第21図のフローでＴカウンタにストアされた値Ｔ
を基に、テーブルを引き所定のブロックデータを取り出
す。

前述したように、このとき取り出されるブロックデータ
は、３バイト構成で、第１バイトにはそのコードレング
ス、第２、第３バイトにはWHITEターミネーションコー
ドが入っている。

そこで先ず、このコードレングスをコードレングスレジ
スタCLRに入れ、これをトータルコードレングスカウン
タTCLCに加える。

このトータルコードレングスカウンタTCLCはフイルビッ
ト発生の要否を判断するために必要となる。即ち、前述
したように、１ライン分のコード化データを伝送すると
き、最小伝送時間を保証するため、１ラインを所定ビッ
ト数例えば、96ビット以上にして伝送しなければならな
い。このため、１ライン分の画データのコード化圧縮率
が高い場合には、ワイルビットを付加する必要がある。

そこで、ランレングスに応じてコード化データを作成す
る毎に、そのコードレングスを累計し、１ライン分のコ
ードレングスを監視している。

このトータルコードレングスカウンタTCLCには、第21図
のフローを実行する際、96の補数がセットされる。

ステップJST8での判断結果がYESであればフイルビット
発生は必要ないので、ノンフイルフラグNFFを立てる。

テーブルから取り出したコード化データは１ビットづつ
RAMのFIFOエリアに転送される一方、そのデータが８ビ
ット転送される毎にFIFOエリアから送受信情報入出力部
IXへの出力が可能となる。

前述したように、FIFOエリアとしては、RAMの4200番地
以下32バイトが使用され、FIFOが機能するためには更
に、そこに１バイトデータを書き込む際のアドレスを記
憶するライトアドレスレジスタWAR、１バイトデータを
読み出す際のアドレスを記憶するリードアドレスレジス
タRAR、コード化データを１ビットづつ書き込む際１バ
イトのデータのうち何ビット目までが書き込まれたかを
記憶するビットカウンタBTC IIが必要となる。

これらの構成要素の共同作業によって、コード化データ
はFIFOエリアの所定のライトアドレスに順次書き込まれ
て行き、また、FIFOエリアに書き込まれたデータは所定
のリードアドレスから送受信情報入出力部IXに１バイト
づつ読み出されて行く。

ライトアドレス及びリードアドレスは０〜32を絶えず循
環し、FIFOエリアにはエンドレスにデータの書き込み及
び読み出しが行なわれる。

但し、このときの条件として、FIFOエリアに書き込まれ
たデータを破壊しないため、（１）ライトアドレスがリ
ードアドレスを追い越してはならない。また、FIFOエリ
アを空にしないため、（２）ライトアドレスはリードア
ドレスに追い越されてはならないと云う２つの条件があ
り、この２つの条件が満足されなくなると本実施例は意
味をなさなくなる。言い換えれば、本実施例において
は、上記２つの条件が必ず満足されるように構成されて
いる点に重要なポイントがある。

さて、ステップJST9ではFIFOエリアの所定のアドレスに
コード化データが現在書き込まれつつあるか否かを判断
し、書き込み中の場合にはテーブルから取り出したコー
ド化データの次の１ビットをFIFOエリアに書き込む。

ステップJST9での判断結果がYES、即ち、そのアドレス
にはまだ１ビットも書き込まれていない場合はステップ
JST10でリードアドレスとライトアドレスが一致してい
るか否か判断する。

その判断結果がYES、即ち、リードアドレスがライトア
ドレスに一致していれば、そのアドレスからデータが読
み出されるまでデータの書き込みを禁止してデータの破
壊を防ぐ。

FIFOエリアへの書き込みが可能になると、コード化デー
タを１ビット転送し、ビットカウンタBTC IIから１を引
く。

ステップJST11でビットカウンタBTC IIが０になったか
否か、即ち、FIFOエリアの所定のアドレスにデータ８ビ
ットが入ったか否かを判断する。

その判断結果がNOならば転送したビット数を監視するた
めにコードレングスレジスタCLRから１を引く。

ステップJST12で、そのコードレングスが０になったか
否か、即ち、コード化データが全てFIFOに転送されたか
否かを判断する。

その判断結果がNO、即ち、テーブルから取り出したコー
ド化データが未だ全てFIFOエリアに転送されていなけれ
ば、再びそのコード化データを１ビットFIFOエリアに転
送する上記処理を繰り返す。

このとき、ステップJST11の判断結果がYES、即ち、FIFO
の所定のアドレスにデータが８ビット入った場合には、
ビットカウンタBTC IIを８にセットし、ライトアドレス
レジスタWARに１を加えて、ライトアドレスを更新す
る。

前述したように、FIFOエリアにはエンドレスにデータの
書き込み、読み出しが行なわれるので、FIFOエリアの最
終アドレスにデータの書き込みを行なったならば、次の
データはFIFOエリアの先頭アドレスに書き込まなければ
ならない。

このため、ライトアドレス更新の際、ステップJST13で
ライトアドレスレジスタWARのオーバーフローを判断
し、もし判断結果がYES、即ち、オーバーフローがあれ
ば、ライトアドレスレジスタWARに先頭アドレスをセッ
トする。判断結果がNOならば、そのままコードレングス
レジスタCLRから１を引く。

次に、ステップJST14で、コードレングスレジスタCLRが
０になったか否か、即ち、コード化データの転送が全て
終了したか否かを判断する。

その判断結果がNO、即ち、まだ終了していない場合は、
次のデータの書き込みが可能か否かをステップJST10で
判断し、上記処理を繰り返す。テーブルから取り出した
コード化データの転送が全て終了した場合は、Ｔカウン
タに初期値をセットする。

次に、ステップJST15でメモリ空フラグMEFがセットされ
ているか否かを判断する。

このフラグMEFは、前述第21図に示した、RBFエリアから
「白」の画データを取り出し、ランレングスを計数する
フローで、丁度その画データ１バイトを取り出した時点
で、１ライン分の画データの取り出しが終了したとき、
セットされる。

従って、１ライン最後のコード化データがFIFOエリアに
転送されれば、ステップJST15における判断結果がYESと
なり、同期コードEOL発生のフローに移行する。

一方、ステップJST15における判断結果がNOであれば、
次は「黒」の画データをRBFエリアから取り出し、ラン
レングス計数するフローに移行する。

以上は、Ｍカウンタが０の場合の動作説明であるが、Ｍ
カウンタが０でない場合、即ち、メイクアップコードを
作成する必要がある場合は、Ｍカウンタの内容Ｍをアド
レスとしてテーブルを引く第22図（ｂ）に示すフローに
移行する。

それ以降の動作はターミネーションコード作成の場合と
同様で、そのコードレングスをコードレングスレジスタ
CLRにセットし、更にそのコードレングスをトータルコ
ードレングスカウンタTCLCに加え、キャリの発生を見
て、発生した場合にはフラグNFFを１にセットし、発生
しなければそのままビットカウンタBTC IIが０か否かを
チェックする。

その結果、ビットカウンタBTC IIが０でFIFOエリアのそ
のアドレスに初めてコード化データを転送する場合に
は、そのアドレスにデータの書き込みが可能か否かをチ
ェックし、書き込みが可能になるまで待機する。また、
そのアドレスは既にコード化データの転送が行なわれて
いる場合には、直ちに、次の１ビットをFIFOエリアに転
送する。

その間、ビットカウンタBTC IIを用いてFIFOエリアに８
ビット転送されたか否かをチェックし、またコードレン
グスレジスタCLRを用いて、そのときのコード化データ
が全てFIFOエリアに転送されたか否かをチェックしてい
る。

FIFOエリアにコード化データが８ビット転送された場
合、即ち、FIFOエリアの所定アドレスが所定の１バイト
データで満された場合は、次のアドレスにコード化デー
タを転送するため、ライトアドレスの更新を行なう。

このとき、先に転送したデータがFIFOエリアの最終アド
レスの場合には、次のデータをFIFOエリアの先頭アドレ
スに転送しなければならないので、ライトアドレスレジ
スタに再び先頭アドレスをセットし直す。

Ｍカウンタの内容Ｍに基づいて、テーブルから取り出さ
れたメイクアップコード化データのFIFOエリアへの転送
処理が終わらないうちは以上の処理を繰り返し、終了し
た場合は、前述第22図（ａ）に示したターミネーション
コード化データの転送処理を実行する。

このようにして、「白」の画データの圧縮化処理が終了
すれば、今後は「黒」の画データの圧縮処理に入る。

第23図は、そのために、「黒」ランレングスを計数し
て、Ｔ、Ｍを取り出すためのフローである。

このフローに入る場合は必ず前述した第21図のフローを
実行した後なので、各レジスタ、カウンタにはそれまで
に実行したフローに基づく所定の値が入っている。

即ち、Ｔカウンタには初期値、Ｍカウンタには０、ビッ
トカウンタBTC Iには、第21図のフローを実行したとき
の残りの端数ビット、CPUのアキュームレータACCには、
それに対応する「黒」の画データが入っている。

更に正確には、第21図のフローで「白」のランレングス
の計数を終了したとき、RBFエリアからアキュームレー
タACCに転送された８ビットの画データのうちの「黒」
の画データは１ビットだけシフトアウトされ、残りはそ
のままの状態でアキュームレータACC内に保持されてい
る。また、８ビットの画データから「白」画素データを
取り除いた残り、即ち、「黒」画素データのビット数
は、ビットカウンタBTC I内に記憶されている。

従って、第22図のフローを実行して、このフローに移行
したときには、先ず、Ｔカウンタに１を加え、ビットカ
ウンタBTC Iから１を引き、その結果、ビットカウンタB
TC Iが０になったか否か、即ち、端数分のランレングス
計数処理が終了したか否かをステップJST16で判断す
る。

その判断結果がNO、即ち、未だ端数分が残っていれば、
アキュームレータACCにアキュームレータACCの内容を加
えることにより、１ビットシフトする。

この場合には、「黒」のランレングスを計数処理してい
るので、変化点があれば、そのときにはACCから「０」
がシフトアウトされる。

従って、ステップJST17で、今後はキャリ「０」の発生
を判断して、もし、キャリ「０」の発生があれば、ラン
レングス計数を終了してコード化データをFIFOエリアに
取り出す処理に移行する。

ステップJST17での判断結果がNOであれば、Ｔカウンタ
に１を加え、その値Ｔが64を越えたか否かをステップJS
T18で判断する。

その判断結果がYES、即ち、64を越えた場合にはＭカウ
ンタに１を加え、Ｔカウンタに初期値をセットしたの
ち、ビットカウンタBTC Iから１を引く。

未だ、64を越えていなければ、直ちにビットカウンタBT
C Iから１引く。

その結果、ビットカウンタBTC Iが０か否か、即ち、端
数分の処理が終ったか否かをステップJST19で判断す
る。

ステップJST19の判断結果がNO、即ち、端数分の処理が
終っていなければ、アキュームレータACCの内容をシフ
トする上記動作を繰り返し実行する。

ステップJST19の判断結果がYES、即ち、端数分の処理が
終っていれば、ビットカウンタBTC Iに８をセットし、
リードアドレスレジスタRARに１を加え、RBFエリアのリ
ードアドレスを更新する。

その結果、リードアドレスレジスタRARからキャリが発
生したか否かをステップJST20で判断する。

その判断結果がYESであれば、１ライン分の画素データ
は全て取り出されたことになるので、メモリ空フラグME
Fをセットし、そのときのＴ、Ｍを基に、コード化デー
タの作成に取りかかる。

ステップJST20での判断結果がNOであれば、RBFエリアか
ら１バイトデータをCPUのアキュームレータACC内に取り
込み、その画素データが全て「１」であるか否かを調べ
る。

ステップJST20での判断結果がYESであれば、バイト毎の
処理に移る。また、NOであれば、その１バイトデータ内
に変化点が存在するので、前述したアキュームレータAC
CにACCの内容を加えるビット毎の処理を再び繰り返す。

バイト処理に移った場合には、Ｔカウンタに８を加えス
テップJST22でキャリが発生したか否か、即ち、64を越
えたか否かを判断する。

Ｔカウンタに８を加えることにより、64を越えた場合、
その越えた分はこのフローの最初の段階で処理した端数
分に等しく、その値はそのままＴカウンタにセットされ
る。

従って、その端数分を残すため、Ｔカウンタの下３桁を
そのままにして上の桁に初期値、即ち、64の補数をセッ
トすれば、Ｔカウンタには処理した端数分の計数値が記
憶される。

次に、Ｍカウンタに１を加えたのち、再び次の１バイト
データをCPU内に取り込むため、リードアドレスレジス
タRARに１を加え、リードアドレスを更新する。

このようにして、「黒」のランレングスを計数した結果
がＴカウンタおよびＭカウンタに得られたのちは、その
値Ｔ、Ｍをアドレスとしてテーブルを引き、「黒」のコ
ード化データをFIFOエリアに転送する第24図（ａ）、
（ｂ）に示すフローに移行する。

この第24図（ａ）、（ｂ）に示すフローは、テーブルか
ら取り出すデータが「黒」のコード化データに代っただ
けで、第22図（ａ）、（ｂ）に示したフローと処理手順
には全く換わりがないので、その詳細な説明は省略す
る。

第24図（ａ）、（ｂ）のフローを実行した際、１ライン
分のコード化処理が全て終った場合には、第25図に示す
同期コードEOL作成のフローに移行し、未だ１ライン分
の処理が終っていなければ、次は再び「白」のコード化
処理になるので、前述した第21図のフローに戻る。

第25図は同期コードEOL作成のフローを示したもので、
前述した通り同期コードEOLは11個の０と１から成るの
で、この11個の０を計数するために11進カウンタを用意
し、そこに初期値11をセットする。

次に、１ライン分のコード化データが所定数以下の場合
には同期コードEOLの前にフイルビットを付加する必要
があるので、ノンフイルフラグNFFがセットされている
か否かを調べる。

このフラグNFFは、第22図あるいは第24図のフローを実
行した際、コード化データが所定数以上になれば、セッ
トされるので、ステップJST30での判断結果がYESであれ
ば、直ちに同期コードEOLの作成にとりかかる。

即ち、「０」を１ビットFIFOエリアに転送し、11進カウ
ンタから１を引き、ステップJST31でFIFOエリアに転送
した「０」が11個になったか否かを判断する。

その判断結果がNOであれば、ビットカウンタBTC IIから
１を引くことにより、FIFOエリアに１バイト転送された
か否か、ステップJST32で判断し、その判断結果がNO、
即ち、未だ１バイト転送されていなければ、再び「０」
を１ビットFIFOエリアに転送する動作を繰り返す。

FIFOエリアに１バイト転送されれば、ビットカウンタBT
C IIに８をセットし、ライトアドレスレジスタWARに１
を加算してFIFOライトアドレスを更新する。

その際、レジスタWARからキャリが発生したか否かをス
テップJST33で判断し、その判断結果がYESの場合には、
レジスタWARに初期値をセットする。

そのあと、ステップJST34でライトアドレスとリードア
ドレスの一致を見ることにより、FIFOエリアへの書き込
みが可能か否かを判断し、書き込み可能になれば、再び
「０」を１ビットFIFOエリアに転送する処理を繰り返
す。

ところで、ステップJST30での判断結果がNO、即ち、フ
イルビットの付加が必要な場合には、次のステップJST3
5で新しいFIFOライトアドレスにフイルビット、即ち、
「０」を入れるのか、既に途中までデータの入っている
アドレスにフイルビットを入れていくのか判断し、新し
いアドレスに入れる場合には、ステップJST36で、その
新しいアドレスへの書き込みが可能なのか否かを判断
し、可能であれば、「０」をFIFOエリアに転送する。

このとき、トータルコードレングスカウンタTCLCに１を
加え、その結果が所定ビット数に達したか否かをステッ
プJST37で判断する。

その判断結果がNO、即ち、未だ所定ビット数に達してい
なければ、ビットカウンタBTC IIから１を引き、ステッ
プJST38で、FIFOエリアの所定のアドレスにデータが１
バイトに入ったか否かを判断し、入っていなければ、そ
のアドレスに「０」を転送する動作を繰り返す。

そのアドレスに１バイト転送されれば、ビットカウンタ
BTC IIを８にセットし、ライトアドレスレジスタWARに
１を加える。

ステップJST39で、そのときレジスタWARからキャリが発
生したか否かを判断し、キャリが発生した場合にはFIFO
エリアの最終アドレスにデータの転送が行なわれたこと
により、次の１バイトデータは先頭アドレスに転送しな
ければならないので、ライトアドレスレジスタWARに初
期値即ち先頭アドレスをセットする。

このようにして、フイルビット即ち「０」をFIFOエリア
に１ビットづつ転送し、そのトータルコードレングスが
所定数に達すれば、ステップJST37での判断結果がYESと
なり、そのあとに同期コードEOLを付加するため、上述
したように11個の０をFIFOエリアに転送する。

その結果、ステップJST31での判断結果がYESとなるの
で、ビットカウンタBTC IIから１を引く。

このときもまた、FIFOエリアの所定のアドレスに１バイ
ト転送されたか否か、転送された場合にはアドレス更新
の際、そのアドレスを先頭アドレスに戻す必要があるか
否か、次のデータがFIFOエリアの更新したライトアドレ
スに書き込むことが可能か否かをステップJST40〜JST42
で判断し、その判断結果に基づいた処理を施したのち、
同期コードEOLの最後の１をFIFOエリアに転送する。

転送後は、ビットカウンタBTC IIから１を引くと共に、
上述同様にしてステップJST43で、カウンタBCT IIに８
をセットする必要があるのか否か、ステップJST44でラ
イトアドレスをFIFOエリアの先頭アドレスに戻す必要が
あるのか否かを判断し、その判断結果に基づいた処理を
施したのち、次の１ラインのコード化処理を行なうため
に、第21図のフローに戻る。

以上のようにして、RBFエリアに記憶された画データは
１バイトづつCPU内に取り出されデータ圧縮されたの
ち、FIFOエリアに貯えられて行く。

第26図は、このようにしてFIFOエリアに貯えられたコー
ド化データを１バイトづつ送受信情報入出力部IXに転送
するための仕事Ｃの動作手順を示したものである。

この仕事Ｃは前述した通り、送受信情報入出力部IXに転
送された８ビットのデータをシリアルにモデムに出力す
る毎に送受信情報入出力部IXから発生する割込要求信号
int_cにより実行される。

この割込要求信号、int_cは、例えば、伝送速度を4800bp
sとした場合、8/4800（sec）＝1.6（msec）毎に発生す
る。

割込要求信号int_cが発生すると、CPUはそれまで実行し
ていた仕事ＤあるいはＥを中断し、それまでにCPU内の
各カウンタ、レジスタ等に入っていたデータをRAMのWK
エリアに退避させる。

次に、FIFOエリアのリードアドレスをWKエリアからもっ
てきて、CPUのリードアドレスレジスタRARにセットし、
FIFOエリアのそのアドレスからデータ１バイトを送受信
情報入出力部IXに転送し、リードアドレスを更新するた
め、レジスタRARに１を加える。

その結果、前述したFIFOエリアにデータを書き込む場合
と同様、レジスタRARからキャリが発生して、FIFOエリ
アの最終アドレスを越えた場合には、レジスタRARに初
期値をセットしたのち、また、レジスタRARからキャリ
が発生しない場合には、そのアドレスをWKエリアに格納
する。

そのあと、先に退避したデータを再びCPU内に戻して割
込前の仕事ＤあるいはＥに戻る。

受信モード 受信時においてCPUが行なう包括動作フローは既に第15
図に示したが、この処理を実行するためにCPUは以下に
述べる各割込要求に応じて各仕事Ｆ〜Ｉを時分割で実行
する。

即ち、受信時、CPUには前述第11図で説明した送受信情
報入出力部IXから発生する割込要求信号int_gの他にタイ
ミング信号発生部VIから発生する同期信号s₁による割込
要求信号int_f、同期信号s₂による割込要求信号int_hが信
号線INTを介して入力する。その割込要求信号int_f〜int
_hに応じて仕事を行なうときの優先順位は、Ｆ＞Ｇ＞Ｈ
の順であり、常時は仕事Ｉを実行している。

次に、これらの仕事Ｆ〜Ｉの概要を第27図の画データ処
理経路図を参照して説明する。

〔仕事Ｆ〕

割込要求信号int_fによる割込要求がかかると、CPUは仕
事Ｆを実行する。

その仕事内容は、前述したRAMのRBFエリアＩあるいはII
に１ライン分の復号化された画素データがストアされた
ことを示すメモリフルフラグMFF IあるいはIIがセット
されていれば、そのフラグMFFをリセットすると共に、
データ読み出しフラグDRF IあるいはIIをセットし、メ
モリフルフラグMFF IあるいはIIがリセットされていれ
ば、そのデータ読み出しフラグDRFをリセットすること
である。

このデータ読み出しフラグDRF IあるいはIIは、以下に
述べる仕事Ｈを行なう際に参照される。

〔仕事Ｇ〕

割込要求信号（第１優先順位の割込要求信号）int_gによ
り割込要求がかかると、CPUは仕事（第１の仕事）Ｇを
実行する。

その仕事内容は、第27図の画データ処理経路図に示すよ
うに、モデムMDMから送受信情報入出力部IXに受信画デ
ータが８ビット入力したとき発生する割込要求信号int_g
により、その８ビットデータ、即ち、１バイトデータを
前述したFIFOエリアに転送し、その所定アドレスに書き
込むことである。

FIFOエリアに転送された受信画データは、次の仕事（第
３の仕事）Ｉで画素データに復号化されRBFエリアに転
送されて貯えられる。

〔仕事Ｉ〕

これは通常CPUが実行している仕事で、RBFエリアＩある
いはIIが空で、メモリ空フラグMEF IあるいはIIがセッ
トされていれば、それをリセットしたのち、FIFOエリア
から画データをCPU内に取り込み、復号化を行ない、そ
の復号化した画データを順次RBFエリアに転送し貯えて
行く。１ライン分の復号化が終了した時点で、受信画デ
ータの誤りの有無をチェックし、誤りがなければメモリ
フルフラグMFF IあるいはIIをセットする。

〔仕事Ｈ〕

割込要求信号（第２優先順位の割込要求信号）int_hによ
る割込要求がかかると、CPUは前記データ読み出しフラ
グDRF IあるいはIIがセットされている場合にのみ、そ
の割込要求を受け付け仕事（第２の仕事）Ｈを実行す
る。

その仕事内容は、受信画記録部IVの副走査用パルスモー
タを１ステップ進めること、及びRBFエリアから８ビッ
ト単位で復号化された画データを256ビット受信画出力
部IIIに出力することである。

但し、副走査線密度によって、その仕事を行なうタイミ
ングが多少異なり、副走査線密度7.7本/mmの場合は、フ
ラグDRFがセットされているとき、信号int_hの割込要求
毎にパルスモータを１ステップ進め、８回の割込みで１
ライン分の画データを受信画出力部IIIに出力し終る。
副走査線密度3.85本/mmの場合は、フラグDRFがセットさ
れているとき、信号int_hの一つ置きに割込要求を受け付
け、パルスモータを１ステップ進める一方、信号int_hの
16回の発生で１ライン分の画データを続けて２回受信画
出力部IIIへ出力する。

第28図は副走査線密度3.85本/mmの場合における各仕事
Ｆ〜Ｉのタイムチャートの一例を示したもので、CPUがF
IFOエリアから画データを８ビットづつ取り込み、復号
化を行なってラインバッファRBFエリアに順次転送する
仕事Ｉを実行している間に、例えば、同期信号s₁および
s₂による信号int_fおよびint_hの割込要求がかかると、先
ず、データ読み出しフラグDRFをセットあるいはリセッ
トする仕事Ｆを実行し、そのあと副走査用パルスモータ
を１ステップ進めると共に、RBFエリアから復号化され
た画データを受信画出力部IIIへ出力する仕事Ｈを実行
する。その間、モデムMDMからはシリアルに受信画デー
タが送受信情報入出力部IXに入力し、前述したように、
そこに８ビットのデータが入力する毎に、送受信情報入
出力部IXは割込要求信号int_gを発生する。

この割込要求信号int_gがCPUに入力すると、CPUは仕事Ｈ
あるいはＩを中断して送受信情報入出力部IXに入力した
８ビットのデータをFIFOエリアに転送する仕事Ｇを実行
する。

この仕事Ｇを終えたあとは再び仕事ＨあるいはＩに戻
る。

割込要求信号int_hによる８回の割込要求によって、RBF
エリアから１ライン分の画データを受信画出力部IIIへ
出力すると、再び信号int_hの割込要求毎に同じ１ライン
分の画データを受信画出力部IIIに出力し、受信画記録
部IVでは画データの２度書きを行なう。

次に、以上に説明した仕事の更に詳細な処理手順を第29
図以下に説明する。

第29図は、モデムMDMから送受信情報入出力部IXに入力
した８ビットのデータをFIFOエリアに転送する仕事Ｇの
フローチャートである。

前述したようにモデムMDMから送受信情報入出力部IXに
データが８ビット入力すると、割込要求信号int_gが発生
する。

この割込要求信号int_gも送信モードの場合と同様、例え
ば、伝送速度を4800bpsとした場合、8/4800（sec）＝1.
6（msec）毎に発生する。

この割込要求信号int_gを受け付けると、CPUはそれまで
行なっていた仕事ＨあるいはＩを中断してこの仕事に入
る。

即ち、CPUは、それまで実行していたプログラムで使っ
ていた各カウンタ、レジスタ等内の内容を、再びそのプ
ログラムに戻った際に使用できるようにするため、RAM
のWKエリアに退避させる。

また、WKエリアからFIFOエリアのライトアドレスをもっ
てきて、CPU内のアドレスレジスタADRをセットする。

次に、送受信情報入出力部IXに入力したデータ８ビット
を取り込み、FIFOエリアに転送し、そのアドレス内に書
き込む。

転送後、アドレスレジスタADRに１を加え、キャリの発
生を調べる。

キャリが発生した場合には、FIFOエリアの最終アドレス
に上記１バイトデータを書き込んだことになり、次のデ
ータは、FIFOエリアの先頭アドレスに書き込まなければ
ならないので、アドレスレジスタADRに初期値をセット
してこれをWKエリアに格納する。

また、キャリの発生がなければ、そのままライトアドレ
スをWKエリアに格納する。

そのあと、前の仕事に戻るため、先に退避させた内容を
再びCPU内にセットする。

このようにして、FIFOエリア内に貯えられたコード化デ
ータは、次に仕事Ｉで復号化される。

第30図は、その仕事Ｉにおける、受信したコード化デー
タを基にテーブルを引いてランレングス（２進数）を取
り出すためのフローを示したものである。

このフローに入ると、CPUは先ずレジスタ類の初期設定
を行なった後、FIFOエリアからコード化データの取り出
しが可能か否かチェックし、FIFOエリアにデータがスト
アされて取り出すことが可能になれば、そのデータを８
ビットCPU内のデータレジスタDR₁に取り込む。

コード化データに基づいてテーブルを引き、そのコード
化データに対応したランレングスを取り出すとき、本実
施例では、後述するようにコード化データの先頭ビット
が１で始まる場合、先頭ビットは０で２ビット目に１が
来る場合、２ビット目まで０で３ビット目に１が来る場
合、… …に前記表１、２に示したWHITEコード及びBLA
CKコードをグループ分けして、そのコードに対応したラ
ンレングスを取り出すためのテーブルを構成している。

従って、今、FIFOエリアからデータレジスタDR₁に取り
込んだコード化データの先頭部分に０が何ビット付加さ
れているか調べる必要があるので、このため０カウンタ
を用意する。

前記表からも明らかなように、コード化データの先頭部
分に付加される０は最大７ビットであり、０が８ビット
以上付加されれば、そのコードは同期コードである。

従って、その０カウンタには最初８をセットしておく。

次に、データレジスタDR₁内のコード化データの先頭部
分に何ビットの０が付加されているか調べるため、デー
タレジスタDR₁のコード化データをアキュームレータACC
に転送し、１ビットシフトする。

シフトして取り出されたキャリを１ビットメモリに記憶
する。

また、１ビットシフトされたコード化データは、後に順
次取り出して調べていく必要があるので、再びデータレ
ジスタDR₁に戻してストアしておく。

このとき、コード化データの何ビットまで取り出された
かを記憶しておく必要があるので、初期設定で８にセッ
トされたビットカウンタBTC IIから１を引く。

データレジスタDR₁に取り込んだコード化データの８ビ
ット分全てが取り出された場合には、データレジスタDR
₁に次の８ビット分を取り込む必要があるので、その場
合には、第31図に示すサブルーチンFIFO READを実行す
る。

そのあと、先にコード化データを１ビットシフトして取
り出したキャリが「０」か「１」かをチェックし、
「１」の場合には、テーブルを引いてランレングスを取
り出すためのフローに移る。

キャリが「０」であれば、０カウンタから１を引き、そ
の計数値が７以下の場合、再びコード化データをシフト
して「０」の数を計数するフローを繰り返し実行する。

この場合、コード化データ先頭部分に「０」が８ビット
続けば、０カウンタから１引いた結果が０となり、その
コード化データは、同期コードであることが判るので、
受信データの誤りチェック、 この場合、コード化データ先頭部分に「０」が８ビット
続けば、０カウンタから１引いた結果が０となり、その
コード化データは、同期コードであることが判るので、
受信データの誤りチェック、およびリターン符号の検出
動作を行なう。

コード化データのシフトを行なうことにより、キャリ
「１」が発生した場合は、０カウンタの内容をアドレス
として第１テーブルT₁を引くプログラムステップST50を
実行する。

テーブルは「白」のコード化データに対応するランレン
グスを取り出すためのテーブルと「黒」のコード化デー
タに対応するものとの２つに分かれており、両者はほぼ
同様に構成され、「白」の場合のテーブルの構成は、第
30図（ｂ）に示す通りである。即ち、ROMの所定エリア
に設けられた第１テーブルT₁および第２テーブルT₂から
成り、第１テーブルT₁には、アドレス１〜８に第２テー
ブルT₂の先頭アドレスを示すWH₇〜WH₀がストアされてい
る。

第２テーブルT₂は、コード化データの先頭部分に付加さ
れる０のビット数毎のブロックに分けられ、各ブロック
には、そのコード化データに対応したランレングスを取
り出すために必要なデータが入っている。

第30図（ｃ）は、その第２テーブルT₂のうち、コード化
データの先頭１ビットのみが０の場合、即ち、アドレス
WH₁からWH₂に至るまでのテーブルを示したものである。

以下、第30図（ａ）のプログラムステップST50以下のフ
ローを説明するに当っては、先頭１ビットのみが０のコ
ード化データのランレングスを取り出す場合を例にとっ
て、第30図（ｂ）、（ｃ）のテーブルを参照しながら説
明して行く。

ステップST50に入るまでのフローで、コード化データは
２ビット「０、１」がシフトされ、０カウンタの内容は
７、ビットカウンタBTC IIの内容は６になっている。

従って、ステップST50で第１テーブルT₁のアドレス７か
らデータWH₁を取り出すことができる。

次に、ステップST51、ST52でそのデータを基に第２テー
ブルT₂のアドレスWH₁からデータ２を取り出し、そのデ
ータ２をデータレジスタDR₃にセットする。

第２テーブルT₂のアドレスWH₁に２が入っているいる理
由は、以下の説明から明らかになることであるが、前記
表１、２を見て判る通り、コード化データの先頭部分に
「０、１」が来た場合、次に続くデータビット数は必ず
２ビット以上である。つまり、「０、１」で始まるコー
ド化データは４ビット以上であるためである。

ステップST53では、以下のステップで所定のデータを入
れるため、データレジスタDR₂をクリアする。

次いで、ステップST54でデータレジスタDR₁の内容をア
キュームレータACCに移してシフトし、ステップST55
で、そのシフトしたデータを再びデータレジスタDR₁に
戻すと共に、ステップST56で先にクリアされたデータレ
ジスタDR₂に、そのシフトされた１ビットのデータを入
力する。

この結果、データレジスタDR₁内のコード化データは、
３ビットまでシフトされているので、それを記憶してお
くため、ステップST57で、ビットカウンタBTC IIから１
を引く。

判断ステップST58の判断結果はNOで、ステップST59に移
り、再度ステップST54〜ST59を繰り返し実行する。

従って、２度目にステップST59を実行した段階では、デ
ータレジスタDR₁にはコード化データの残り４ビット分
のデータが、データレジスタDR₂にはコード化データの
３、４ビット目のデータが入っており、また、ビットカ
ウンタBTC IIの内容は４、データレジスタDR₃は０にな
っている。

この結果、ステップST60での判断結果がYESで、ステッ
プST61に移る。

ステップST61で、第２テーブルアドレスWH₁にデータレ
ジスタDR₂の内容を加算し、ステップST62、ST63で、更
にその加算結果に１を加えて第２テーブルを引く。

例えば、コード化データの第３、４ビット目が、「０、
０」即ち０であれば、WH₁₊₀₊₁、「０、１」であれば、W
H₁₊₁₊₁、「１、０」であれば、WH₁₊₂₊₁のアドレスから
夫々データａ、ｂ、ｃを取り出す。

また、第３、４ビット目が「１、１」であれば、WH
₁₊₃₊₁のアドレスからデータを取り出す。

このときのコード化データは「０、１、１、１」でこれ
は前記表から明らかなように、ランレングスが２のコー
ド化データである。

従って、WH₁₊₃₊₁のアドレスには、そのランレングス
「２」、そのランレングスがターミネーションコードの
ランレングスを示す符号Ｔ＝「０」及びランレングスが
見つかったのでテーブル参照終了を示す符号「１」がス
トアされている。

即ち、第２テーブルの所定アドレスには、第30図（ｄ）
で示すように、コード化データに対応するランレングス
（２進数）RUN（但し、コード化データがメークアップ
コードの場合には、それに対応するランレングスを64で
割った数）ターミネーションコードに対するランレング
スであるかメークアップコードに対するランレングスで
あるかを示す符号T/Mおよびテーブル参照終了を示す符
号「１」がストアされており、これらの符号は後のプロ
グラムステップで利用される。

ステップST64では、テーブル参照終了か否かをチェック
するため、この取り出されたデータを１ビットシフト
し、ステップST65で、そのキャリ「１」が発生したか否
かを判断する。

この結果、例えば、第３、４ビット目が「１、１」でア
ドレスWH₁₊₃₊₁からデータを取り出した場合にはキャリ
「１」が発生するので、そのランレングスに基づいて１
ビットづつの画素データをRBFエリアに転送するサブル
ーチンRUN LENGTH STOREを実行する。

また、例えば、第３、４ビット目が「０、０」でアドレ
スWH₁₊₀₊₁からデータａをレジスタADRに取り出した場合
には、キャリは「０」であるから、ステップST52に戻
る。

ステップST52に戻れば、今度はレジスタADRの内容ａで
第２テーブルを引く結果、１がデータレジスタDR₃にセ
ットされる。

従って、ステップST56で、コード化データの５ビット目
をデータレジスタDR₂に取り出して、その内容に応じ
て、ステップST63でアドレスａ＋０＋１あるいはａ＋１
＋１のデータをレジスタADRに取り出す。

以下、同様の動作を繰り返し、その間にデータレジスタ
DR₁にストアされたデータ８ビットが全てシフトアウト
されれば、ステップJST58での判断結果がYESになるの
で、次のデータをFIFOエリアからデータレジスタDR₁に
転送するサブルーチンFIFO READを実行する。

第31図は、サブルーチンFIFO READのフローを示したも
ので、このフローに入ると、先ず、それまでCPU内に貯
えられていた各種データを退避させる。

次に、FIFOエリアからデータの読み出しを行なう訳であ
るが、この場合にも、前述送信モードで説明した場合と
同様、FIFOエリアにデータを出し入れするための条件と
して、FIFOエリアに書き込まれたデータを破壊しないた
め、（１）リードアドレスがライトアドレスを追い越し
てはならない。またFIFOエリアのデータを空にしないた
め、（２）リードアドレスはライトアドレスに追い越さ
れてはならないと云う２つの条件がある。

このため、FIFOエリアのリードアドレスとライトアドレ
スが等しいのか否かをチェックし、送受信情報入出力部
IXからFIFOエリアにデータが転送され、ステップJST66
での判断結果がNOとなるまで、データの読み出しを禁止
している。

ステップJST66での判断結果がNOとなれば、前述第30図
（ａ）のフローに戻ったときのために、ビットカウンタ
BTC IIに初期値８をセットする。

次いで、FIFOエリアからコード化データ１バイトを取り
出し、データレジスタDR₁にストアし、FIFOエリアのリ
ードアドレスを更新する。

このとき、そのリードアドレスを先頭アドレスに設定し
直す必要があるか否かをステップJST67で判断し、その
必要がなければそのまま、もし必要があれば、リードア
ドレスレジスタに初期値をセットしたのち、先に退避さ
せたCPU内のデータを再び元の状態に戻して、前述第30
図（ａ）のフローに戻る。

第32図は、サブルーチンRUN LENGTH STOREのフローを
示したものである。

まず、CPU内の各種データを退避させる一方、WKエリア
からこのフローを実行するに必要なデータを取り出すこ
とにより、各種データの初期値設定を行なう。

次に、前述第30図（ａ）のフローを実行した際、ステッ
プST64で１ビットシフトされレジスタADRにストアされ
ているランレングスがターミネーションコードに対応す
るものか、メークアップコードに対応するものかを調べ
るため再び１ビットシフトする。

この結果、Ｔ＝「０」がシフトされたキャリ「０」即ち
キャリ「１」の発生がなければ、ステップJST68の判断
結果がNOとなり、レジスタADRにストアされているラン
レングスはターミネーションコードに対応するものなの
で、その画素データを発生させ、RBFエリアに転送する
フローに移行する。

ステップJST68の判断結果がYESであれば、レジスタADR
には、前述した通り、メークアップコードに対応するラ
ンレングスを64で割った数値コード、即ち、メークアッ
プランレングスＭがストアされているので、その数値の
64倍の画素データを発生させ、RBFエリアに転送するフ
ローに入る。

即ち、レジスタADRのメークアップランレングスをＭカ
ウンタにセットする。

次に、バイト処理が可能かビット処理を行なわなければ
ならないかをステップJST69で判断する。

即ち、このフローを実行するとき、それ以前にRBFエリ
アに転送した画素データが８ビット以下で終っていれ
ば、その端数ビット分を先ず転送して、そのアドレスを
８ビットのデータで満たさなければならない。

その端数ビット数はビットカウンタBTC Iに貯えられて
いる。

従って、ステップJST69でビットカウンタBTC Iが８か否
かを判断し、その判断結果がYESであればバイト処理、N
Oであればビット処理を行なう。

バイト処理の場合には、ステップJST70で処理すべきデ
ータが「白」か「黒」か判断し、「白」の場合には後述
するフローを行ない、また「黒」の場合には「黒」の画
素データを８ビットづつ発生させ、これをRBFエリアに
転送するフローを実行するが、そのフローは以下に述べ
る「白」の場合と、発生させる画素データが異なるのみ
で、同様の動作を行なうので、その詳細な説明は省略す
る。

ビット処理に入った場合には、ステップJST71で処理す
べきデータが「白」か「黒」か判断する。

前述した通り、送信側からデータが送られてくるとき、
同期コードEOLの次に必ず「白」のコード化データが送
られてくるので、第30図（ａ）のフローを実行してこの
コード化データを基にテーブルを引き、それに対応する
ランレングスを取り出したとき最初のランレングスは
「白」で、そのあと、メークアップランレングスの場合
には色の変化はないが、ターミネーションランレングス
が取り出される毎に色の変化が生じる。従って、ステッ
プJST68でキャリ「１」の発生を判断するためレジスタA
DRの内容をシフトしたとき、キャリ「０」の発生毎に生
じる色変化を記憶することにより、ステップJST71でそ
のランレングスが「白」か「黒」を判断することができ
る。

ステップJST70の判断結果が「黒」の場合には、「黒」
の画素データを発生させ、それをRBFエリアに転送する
フローを実行するが、そのフローは、以下に述べる
「白」の場合とほぼ同様に行なわれるので、その詳細な
説明は省略する。

ステップJST71の判断結果が「白」の場合には、RBFエリ
アのこれから画素データ端数ビットを書き込むべきアド
レスの８ビットのデータを一旦、CPUのアキュームレー
タACC内に取り込む。

次に、そのアキュームレータACCの内容にACCの内容を加
えることにより１ビットシフトする。この結果、アキュ
ームレータACCには先に入っていた８ビット以下の画素
データの後に続いて端数分の白画素データ「０」が１ビ
ット入る。

これにより、端数分の１ビットが処理されたのでビット
カウンタBTC Iから１を引き、端数分の処理が終ったか
否かをステップJST72で判断する。

ステップJST72の判断結果がNOで、まだ端数分の処理が
終っていなければ再びアキュームレータACCの内容をシ
フトして「０」を入れる動作を、繰り返す。

ビットカウンタが０となって端数分に全て「０」が入れ
ば、そのアキュームレータACCの内容をRBFエリアに転送
すると共に、RBFエリアのライトアドレスを更新する。

これにより、ビット処理が終了し、次のアドレスからは
バイト処理を行なうことができるので、先ずＴカウンタ
に初期値８をセットする。

そのあと、アキュームレータACCの内容をオール「０」
にしたのち、これをRBFエリアに転送し、そのライトア
ドレスを更新し、Ｔカウンタから１を引く動作を８回繰
り返す。

ステップJST73の判断結果がYES、即ち、64ビット分の画
素データがRBFエリアに転送されたとき、Ｍカウンタか
ら１を引く。

この結果、Ｍカウンタの内容が０になったか否かをステ
ップJST74で判断して、その判断結果がNOであれば、再
びＴカウンタに８をセットし、64ビット分の「白」画素
データの転送を行なう。

ステップJST74の判断結果がYES、即ち、メークアップコ
ードに対応するランレングスだけの「白」画素データが
全てRBFエリアに転送されれば、ビットカウンタBTC Iの
補正を行なう。

即ち、メークアップコードに対応するランレングスは８
の倍数であるから、そのランレングスの画素データを発
生させ、これをRBFエリアにストアしたとき、その最後
のアドレスに書き込まれた画素データは、その８ビット
から最初のアドレスにビット処理を行なって書き込んだ
端数分を引いたビット分が有効画素データである。従っ
て、次にターミネーションランレングスの画素データ
を、RBFエリアに転送するとき、そのアドレスにあと何
ビットの画素データを入れたらよいか記憶しておくた
め、ビットカウンタBTC Iの内容を最初の端数に戻す。

それをWKエリアに格納したのち、先に退避させたCPUの
各種データを再び元の状態にセットして第30図（ａ）の
フローに戻る。

第30図（ａ）のフローに戻って、前述したようにテーブ
ルからランレングスを取り出す処理を行なうと、メーク
アップランレングスの次にはターミネーションランレン
グスがレジスタADRに取り出されるので、ステップJST68
での判断結果がNOとなり、そのターミネーションランレ
ングスの画素データを発生させ、RBFエリアに転送する
フローに移行する。

第33図は、そのフローを示したもので、レジスタADRに
入っているランレングスが０か否かを調べる。

ステップJST75の判断結果がYES、即ち、ランレングス０
で画素データをRBFエリアに転送する必要のない場合
は、先に退避したCPU内の各種データを元の状態に戻し
たのち、第30図（ａ）のフローに戻る。

ステップJST75の判断結果がNOならば、RBFエリアのこれ
からデータを転送すべきアドレス内データの端数チェッ
クを行なう。

このため、ビットカウンタBTC Iが８か否かを調べ、ス
テップJST76での判断結果がYES、即ち、端数０で、その
ライトアドレスに８ビットのデータを書き込むことが可
能な場合には、発生すべき画素データは「黒」か「白」
かを調べ、バイト処理フローに移る。

「黒」の場合のバイト処理は以下に説明するが、「白」
の場合は「黒」の場合とほぼ同様の処理が行なわれるの
で、その詳細は省略する。

ステップJST76での判断結果がNO、即ち、先に転送した
データが８ビット以下ならば、先ず、そのアドレスに端
数ビットを転送して、８ビットにするビット処理を行な
う。

このため、先ず、そのとき発生すべき画素データが
「白」か「黒」かを調べ、その結果、ステップJST77で
の判断結果が「白」であれば、「白」の画素データを発
生させ、それをRBFエリアに転送するフローに移る。こ
のフローは、以下に述べる「黒」の場合とほぼ同様に行
なわれるので、その詳細は省略する。

ステップJST77での判断結果がNOであれば、画素データ
のうちこれから転送すべきアドレス内のデータをアキュ
ームレータACCに取り込む。

次に１ビットメモリに１をセットし、その１ビットメモ
リを介してアキュームレータACC内のデータを１ビット
シフトする。

この結果、アキュームレータACC内には、先に書き込ま
れた８ビットの画素データのうち、１ビットが今回書き
込むべき「黒」画素データ「１」に書き換えられて貯え
られる。

端数１ビットの画素データ発生の処理が終わったので、
ビットカウンタBTC Iから１を引く。

この結果、ビットカウンタが０になったか否かをステッ
プJST78で判断し、その判断結果がNO、即ち、未だ処理
すべき端数ビットが残っていれば、レジスタADRに入っ
ているランレングスから１を引き、ターミネーションラ
ンレングスの処理が全て終わったか否かをステップJST7
9で判断する。

ステップJST79での判断結果がNOであれば、再びアキュ
ームレータACCをシフトして「黒」画素データ１ビット
を入れる処理を繰り返し実行する。

ステップJST79の判断結果がYES、即ち、端数処理が終ら
ないうちにターミネーションランレングスの画素データ
発生処理が終った場合には、そのアキュームレータACC
の内容を先のRBFエリアのライトアドレスに転送する。

そのあと、そのライトアドレスおよびビットカウンタBT
C Iの内容をWKエリアに格納し、再びCPU内の内部状態を
元に戻して、第30図（ａ）のフローに戻る。

もし、ターミネーションランレングスの処理が終らない
うちに、端数処理が終わり、アキュームレータACCに取
り出した画素データに端数ビット分の「黒」画素データ
が入り、アキュームレータACCが所定のデータで満たさ
れる場合には、ステップJST78の判断結果がYESとなり、
そのアキュームレータACCの内容をRBFエリアに転送し、
ターミネーションランレングスから１を引く。

次に、ステップJST80での判断結果がNO、即ち、未だタ
ーミネーションランレングスの処理が終っていなけれ
ば、RBFエリアのライトアドレスを１つ更新してバイト
処理に移る。

ステップJST80の判断結果がYESであれば、ビットカウン
タBTC Iに８をセットし、RBFエリアのライトアドレスを
１つ更新したのち、それらをWKエリアに格納する。

そのあと、CPU内の内部状態を元に戻して第30図（ａ）
のフローに戻る。

バイト処理に入った場合には、アキュームレータACCに
８ビットオール「１」をセットし、RBFエリアに転送す
る。

次に、ターミネーションランレングスから８を引き、そ
の結果が０になったか否かをステップJST81で判断す
る。

ステップJST81の判断結果がYESであれば、RBFエリアの
ライトアドレスに丁度８ビットの画素データが書き込ま
れた状態でターミネーションランレングスの処理を終了
したことになるので、ビットカウンタBTC Iに８をセッ
トし、ライトアドレスを１つ更新する。そのあとは、前
述同様それらのデータをWKエリアに格納し、CPUの内部
状態を元に戻して第30図（ａ）のフローに戻る。

ステップJST81での判断結果がNOであれば、ステップJST
82で、先にランレングスから８を引いたその結果が正か
負か、即ち、その符号が「０」か「１」かを判断する。

ステップJST82での判断結果がNO、即ち、未だランレン
グスが残っていれば、ライトアドレスの更新を行なった
のち、再び「黒」画素データを１バイトRBFエリアに転
送する処理を繰り返す。

ステップJST82での判断結果がYES、即ち、ターミネーシ
ョンランレングス以上の画素データを、RBFエリアに転
送した場合には、次に画素データをRBFエリアのそのア
ドレスに転送する際、何ビット入れたらよいか、その端
数分を記憶しておくため、ビットカウンタBTC Iにその
端数分をセットする。

このとき、RBFエリアのそのライトアドレスには余分の
「黒」画素データが書き込まれたことになるが、その分
は、以上の説明からも明らかなように、次の画素データ
により置き換えられるので何ら不都合は生じない。

ビットカウンタBTC Iの補正を行なったあとは、ライト
アドレスの更新を行ない、それらのデータをWKエリアに
格納し、CPUの内部状態を復元したのち第30図（ａ）の
フローに戻る。

CPUが以上に説明した仕事Ｉを実行することにより、FIF
Oエリアに貯えられたデータは、１バイトづつCPUに取り
込まれ、復号化が行なわれてRBFエリアに貯えられる。

RBFエリアに貯えられた画素データは、次に、CPUが前述
した割込要求信号int_hにより仕事Ｈを実行する際、受信
画出力部IIIに取り出され、更に受信画記録部IVに移さ
れ、記録紙に記録される。

第34図は、その仕事Ｈにおける画素データを受信画出力
部IIIに転送するフローを示したものである。

このフローに入ると、CPUは先ず、前述第５図（ａ）、
（ｂ）を参照して説明したサーマルエレメントのセグメ
ント選択データをWKエリアから取り出し、レジスタＲに
セットする。

セグメント選択データは、前述したように、サーマルエ
レメントの８セグメントを順番に選択していくデータで
あるから、ラインの最初のセグメントを選択する時点で
は、WKエリアには「０、０、０、０、０、０、０、１」
がストアされている。

次に、バイトカウンタBYCに初期値32をセットする。

これは、前述した通り１セグメント分のデータが256ビ
ット、即ち、32バイトから成り、受信画出力部IIIに画
データをセットするには、８ビットづつ32回の処理を施
す必要があるためである。

また、WKエリアからRBFエリアのリードアドレスを取り
出し、CPU内にセットする。

次に、そのリードアドレスから１バイトデータをアキュ
ームレータACCに取り込み、これを受信画出力部IIIに出
力すると共に、RBFエリアのリードアドレスを更新し、
１バイトの転送処理が終了したので、バイトカウンタBY
Cから１を引く。

CPUがこの転送処理を32回繰り返すことにより受信画出
力部IIIには１セグメント分のデータがセットされる。

このとき、バイトカウンタBYCは０となるので、次には
セグメント選択データをレジスタＲからアキュームレー
タACCに転送し、更に受信画出力部IIIに転送する。

これで、受信画出力部IIIには１セグメント分の画素デ
ータとセグメント選択データがあセットされたことにな
るので、次に、CPUは、前述したパワーイネーブル発生
のためのライトストローブws₂を受信画出力部IIIに出力
する。

この結果、前述したようにサーマルエレメントが動作
し、受信画記録部IVで１セグメント分の記録が行なわれ
る。

CPUは、再び次に仕事Ｈを行なうときに備えて、セグメ
ント選択データを１ビットシフトしたのち、そのデータ
および、RBFエリアのリードアドレスをWKエリア内に退
避させたのち、割込み前の仕事に戻る。

CPUが割込要求信号int_hを受け付けて行なうときの仕事
Ｈとしては、上記データ転送処理の他に受信画記録部IV
の副走査用パルスモータに相励磁信号を出力する処理が
あるが、これは前述第18図（ａ）〜（ｃ）を参照して説
明した送信モードにおける場合と同様であるから、その
詳細な説明は省略する。

送信モードにおいては、CPUが以上の仕事Ｆ〜Ｉを実行
することにより、受信画データを復号化し、記録するこ
とにより原稿のコピーを得ることができる。

尚、上記実施例においては、CPUが各仕事を行なうため
に必要とする各種のレジスタ、カウンタ等をCPU内に設
けた場合について説明したが、これらレジスタ、カウン
タ等をCPU外部に設けても良いことは言う迄もない。

また、上記実施例においては、モデムを用いた公衆回線
を利用した場合について説明したが、デイジタル回線を
利用した場合にも適用できることは明らかである。

更に、上記実施例においては、８ビットCPUでデータ処
理を行なう場合について説明したが、本発明はこれに限
定されることなく、例えば、16ビット、14ビット、32ビ
ットあるいはビットスライス等のCPUでも同様に処理で
きることは勿論のことである。

更にまた、本実施例における原稿読取部Ｉ、受信画記録
部IVの構成は任意に設計できる。例えば原稿読取部Ｉ
は、マグネットテープ、メモリ等の画像リースから画デ
ータを取り出すものであっても良いし、また、受信画記
録部IVはコンピュータであっても良い。

また、相手側受信装置あるいは送信装置自体がコンピュ
ータや蓄積交換装置であっても良い。

以上の説明の通り、本発明によれば、従来装置における
バッファ装置、コーダ、デコーダ装置、通信制御装置等
のハード部分でマイクロコンピュータに置き換えたの
で、構成が極めてコンパクトになり、非常に安価なファ
クシミリ装置が得られるという効果がある。

また、本発明によれば、異なる副走査線密度、即ち、高
密度あるいは低密度の受信画データを受信しても、デー
タ処理及び動作制御を支障なく、効率的に行うことがで
きるので、不特定多数の相手からのデータの受信が可能
になるという効果があり、また、送信原稿に忠実な記録
出力が得られるため、画像伝達の際に品質劣化を生じる
ことがないという効果もある。

【図面の簡単な説明】

第１図は従来のファクシミリ装置を説明するための図
で、（ａ）はその送信側のブロック構成図、（ｂ）はそ
の受信側のブロック構成図、第２図は本発明の一実施例
に係るファクシミリ装置のシステムブロック構成図、第
３図は第２図における原稿読取部Ｉの具体的構成図、第
４図（ａ）は第２図における画情報入力部IIの具体的構
成図、第４図（ｂ）はその動作を説明するためのタイム
チャート、第５図（ａ）は第２図における受信画出力部
IIIの具体的構成図、第５図（ｂ）はその動作を説明す
るためのタイムチャート、第６図（ａ）は第２図におけ
る受信画記録部IVの具体的構成図、第６図（ｂ）は第６
図（ａ）におけるサーマルエレメントSEの具体的構成
図、第７図は第２図におけるマイクロ．プロセッシン
グ．ユニット部（CPU）Ｖの具体的構成図、第８図は第
２図におけるタイミング信号発生部VIの具体的構成図、
第９図は第２図における制御プログラム記憶部VIIの具
体的構成図、第10図は第２図における情報記憶部VIIIの
具体的構成図、第11図（ａ）は第２図における送受信情
報入出力部IXの具体的構成図、第11図（ｂ）は第11図
（ａ）の送信モード時における動作を説明するためのタ
イムチャート、第11図（ｃ）は第11図（ａ）の受信モー
ド時における動作を説明するためのタイムチャート、第
12図は第２図における制御信号入力部Ｘの具体的構成
図、第13図は第２図における制御信号出力部XIの具体的
構成図、第14図は本発明の一実施例に係るファクシミリ
装置の送信モード時における動作を説明するための包括
動作フローチャート、第15図は本発明の一実施例に係る
ファクシミリ装置の受信モード時における動作を説明す
るための包括動作フローチャート、第16図は本発明の一
実施例に係るファクシミリ装置の送信モード時における
画データの流れを示す画データ処理経路図、第17図は第
７図のマイクロ．プロセッシング．ユニット部Ｖが送信
モード時に実行する各仕事Ａ〜Ｅのタイムチャート、第
18図（ａ）はそのマイクロ．プロセッシング．ユニット
部Ｖが実行する原稿読取部Ｉの副走査パルスモータを１
ステップ進める仕事Ｂのフローチャート、第18図（ｂ）
はそのときのパルスモータ相励磁パターン図、第18図
（ｃ）はそのとき実際にパルスモータに出力される相励
磁信号図、第19図（ａ）は前記マイクロ．プロセッシン
グ．ユニット部Ｖが実行する仕事Ｄにおける原稿読取部
Ｉで読み取った画データを画情報入力部IIから情報記憶
部VIIIに転送するためのフローチャート、第19図（ｂ）
は情報記憶部VIIIのRAM内をそこに記憶されるデータの
種類に応じて区分けしたときの各エリアを説明するため
のRAMの構成図、第20図（ａ）および（ｂ）は上記仕事
Ｄにおける画データの前処理を行なって情報記憶部VIII
に転送するためのフローチャート、第21図は仕事Ｅにお
ける、RAMのRBFエリアから画データを取り出し、「白」
のランレングスを得るためのフローチャート、第22図
（ａ）、（ｂ）は仕事Ｅにおける、その「白」のランレ
ングスに基づいてテーブルを引きWHITEコードを取り出
し、FIFOエリアに転送するためのフローチャート、第23
図は仕事Ｅにおける、「黒」のランレングスを得るため
のフローチャート、第24図（ａ）、（ｂ）は仕事Ｅにお
ける、その「黒」のランレングスに基づいてテーブルを
引きBLACKコードを取り出し、FIFOエリアに転送するた
めのフローチャート、第25図は仕事Ｅにおける、同期コ
ードを発生させFIFOエリアに転送するためのフローチャ
ート、第26図はコード化画データをFIFOエリアから送受
信情報入出力部IXへ転送する仕事Ｃのフローチャート、
第27図は本発明の一実施例に係るファクシミリ装置の受
信モード時における画データの流れを示す画データ処理
経路図、第28図はマイクロ．プロセッシング．ユニット
部Ｖが受信モード時に実行する各仕事Ｆ〜Ｉのタイムチ
ャート、第29図は送受信情報入出力部IXからFIFOエリア
にコード化データを転送する仕事Ｇのフローチャート、
第30図（ａ）は仕事ＩにおけるFIFOエリアから取り込ん
だデータに基づいてテーブルを引きランレングスコード
を得るためのフローチャート、第30図（ｂ）乃至（ｄ）
はそのテーブルの構成図、第31図は第30図（ａ）におけ
るサブルーチンFIFO READのフローチャート、第32図は
第30図（ａ）におけるサブルーチンRUN LENGTH STORE
のフローチャート、第33図はそのターミネーション画素
データをRBFエリアにストアするたあめのフローチャー
ト、第34図はRBFエリアから受信画出力部IIIへ画素デー
タを転送するためのフローチャートである。 Ｉ……原稿読取部、II……画情報入力部、III……受信
画出力部、IV……受信画記録部、Ｖ……マイクロプロセ
ッシングユニット部、VI……タイミング信号発生部、VI
I……制御プログラム記憶部、VIII……情報記憶部、IX
……送受信情報入出力部、Ｘ……制御信号入力部、XI…
…制御信号出力部、MDM……モデム、NCU……網制御部、
IOP……操作表示部、PM……パルスモータ、Ａ……ビデ
オ増幅器、Ｂ……２値化回路、IS……固体走査素子、CT
₁、CT₂……カウンタ、SR₁、SR₂、SFR₁〜SFR₈……シフト
レジスタ、TB……トライステートバッファ、RCH₁〜RC
H₆、ARCH……ラッチ回路、DCD₁〜DCD₃……デコーダ、QC
O……水晶振動子、DIV……分周回路、MLP……マルチプ
レクサ

フロントページの続き (72)発明者 斉藤 裕一 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 山口 晋五 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 桂木 茂 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (56)参考文献 特開 昭53−135218（ＪＰ，Ａ) 特開 昭54−7817（ＪＰ，Ａ) 画像電子学会雑誌、７〔４〕（1978) Ｐ．275〜284 エレクトロニクスダイジェスト〔10. 11〕（1977）Ｐ．65〜71

Claims (1)

【特許請求の範囲】
1. 【請求項１】原稿を走査して送信画データを読み取る画
   情報読取部と、記録紙上に受信画データを記録する画情
   報記録部と、マイクロプロセッサとランダムアクセスメ
   モリと前記マイクロプロセッサの唯一のアドレスバスに
   接続されたリードオンリメモリとからなり、前記リード
   オンリメモリに格納されているデータ処理手順に基づい
   て、前記ランダムアクセスメモリにデータを入出力させ
   ることにより、送信時には前記送信画データの符号化処
   理を行って所定の送信符号化画データを出力させるとと
   もに、受信時には入力された受信符号化画データの復号
   化処理を行って所定の前記受信画データを出力させる唯
   一のマイクロコンピュータと、前記受信画データを前記
   マイクロコンピュータからバスラインを介して受取り、
   前記画情報記録部に出力する受信画出力部とによって構
   成され、前記唯一のマイクロコンピュータは、画データ
   の伝送速度に応じた頻度で発生する第１優先順位の割込
   信号に基づき、前記受信符号化画データを前記ランダム
   アクセスメモリに格納する第１の仕事と、一定周期で発
   生する第２優先順位の割込信号に基づき、前記受信画デ
   ータを前記ランダムアクセスメモリから読み出して前記
   受信画出力部に出力するとともに、前記画情報記録部に
   おける記録動作を制御する第２の仕事と、前記第１の仕
   事または第２の仕事が実行されていない期間に前記受信
   符号化画データの復号化処理を行う第３の仕事とを時分
   割で処理し、かつ、前記第２優先順位の割込信号に基づ
   く記録動作を前記受信画データの副走査線密度に応じて
   変化させることを特徴とするファクシミリ装置。