JPH0732448B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は画像フアイルやフアクシミリ装置等の電気的に
画像情報を取扱う装置に関するものであり、特に画像情
報を圧縮した形態、例えばモデイフアイド・ハフマン
（Ｍ・Ｈ）符号によりランレングス符号化されて記憶な
いし伝送される画像情報を取扱う際に有効な画像処理装
置に関するものである。

例えば原稿画像を光電的に読取つて電気的な画像信号を
形成し、これをプリンタやフアイルに伝達したり、或い
は伝送線を介して遠隔地のプリンタ装置へ伝送したりす
ることが提案されている。この様に、複数の装置間で画
像信号の授受を行なう場合には、送り側と受け側の同期
を良好とする必要がある。また、装置間にプロセス速度
の違いがある場合には単に同期合せだけでは良好な画像
信号の授受はなされない。

そこで、送信側と受信側、例えばリーダとプリンタの少
なくとも一方にバツフアメモリを設け、伝送される画像
信号を一担バツフアメモリに格納して伝送することによ
り、伝送に係わる速度やタイミング合せを行なうことが
考えられる。

このようなバツフアメモリは同期合せ等を良好とするた
めにある程度の余裕をもつた記憶容量を必要とする。し
かし、メモリの容量アツプはコストアツプにもつなが
り、その容量アツプには限界があつた。

また、画像データを圧縮処理して取扱う場合、圧縮後の
データ量には著しい違いがあり、同一メモリに記憶され
るページ数は場合に応じて異なり、これに全て対処する
ことは難しかつた。

本発明は以上の点に鑑みてなされたもので、画像データ
を良好に且つ効率良く取り扱うことのできる画像処理装
置を提供することを目的とし、詳しくは、圧縮画像デー
タをページ単位で入力する入力手段と、複数ページ分の
圧縮画像データを記憶可能な記憶手段と、読み出し終了
した圧縮画像データの記憶されていたエリアへの新たな
圧縮画像データの記憶を許容し、一方、読み出されてい
ない圧縮画像データが記憶されているエリアへの新たな
圧縮画像データの記憶を禁止する手段、圧縮画像データ
の記憶に要するエリアサイズを検出する手段、および、
禁止した記憶動作を再開する手段とからなる記憶制御手
段とを有し、１ページの圧縮画像データの記憶動作中に
圧縮画像データの記憶の禁止状態が生じた場合、前記制
御手段はその記憶動作を中断せしめ、かつ記憶動作を中
断させたそのページの圧縮画像データの記憶に要するエ
リアサイズを入力手段の入力動作を続行することにより
検出し、検出したエリアサイズ分の空きエリアが生じた
後に、中断した記憶動作を再開せしめる画像処理装置を
提供するものである。

また、本発明の他の目的は画像データの授受に用いられ
るメモリを有効に使用することのできる画像処理装置を
提供することである。

更に本発明の他の目的は圧縮処理された画像データに対
して有効な画像処理装置を提供することである。

また、本発明の他の目的は高速な画像処理に充分対応可
能な画像処理装置を提供することである。

また、本発明の更なる目的はモデイフアイド・ハフマン
符号化による圧縮データの処理に適した画像処理装置を
提供するものである。

本発明の以上の目的そしてそれ以外の目的、及び効果は
以下の説明より明らかになるであろう。以下、図面を用
いて本発明を更に詳細に説明する。

第１図は原稿画像読取装置の一実施例の構成を示すもの
である。原稿10は不図示の照明装置によつて照射され、
原稿10からの反射光はレンズ11によつてCCDからなるイ
メージセンサ12に結像される。イメージセンサ12は原稿
の巾方向に複数の光電変換素子が並べられたもので、入
力光量に応じた電気信号を１ライン毎にシリアルに出力
する。イメージセンサ12と原稿10とは、イメージセンサ
12の走査方向とほぼ垂直方向に不図示の駆動機構により
所定速度で連続的に相対移動がなされる。これにより、
原稿12の全面がイメージセンサ12により光電的に読取ら
れ、原稿12の画像の濃淡に応じた電気信号が形成される
ことになる。

イメージセンサ12の出力はアンプ13で増巾された後、A/
D変換器14において白及び黒レベルを示す２値信号の画
像データに適当なサンプリング同期に従つて変換され
る。A/D変換器14からの２値信号はデータ圧縮回路20に
入力される。データ圧縮回路20では、ランレングスカウ
ンタ21によつて入力２値信号の白及び黒夫々の連続個数
をカウントする。このカウント値と白黒状態を示す信号
を入力とするＭ・Ｈエンコーダ22は周知の変換テーブル
に従つて、Ｍ・Ｈコード25及びＭ・Ｈコードのコード長
を示すデータ24をパツキング回路23に出力する。パツキ
ング回路23はコード長データ24を用いて、入力するコー
ド長が不統一なＭ・Ｈコード25のつなぎ合わせ処理を行
なつて、所定有効コード長（例えば８ビツト）のデータ
を形成し、順次出力する。データ圧縮回路20から順次出
力されるデータはバツフアメモリとして機能するメモリ
ボード15において、シリアルな連続信号として出力され
る。メモリボード15は64Kバイトのメモリチツプを512個
有し、32Mバイトの容量をもつ。この出力信号は例えば
光デイスク等のフアイル装置に記憶されたり電話回線に
より遠隔地の受信部に伝送されたりする。従つて小容量
のデイスクにデータの高速フアイル或いは伝送時間の短
縮等が可能となる。

第１図中、100はメモリボード15におけるデータの書込
み、読出しをコントロールするためのメモリのアドレス
制御回路であり、そのアドレスデータはRAM102に格納さ
れる。そのアドレスデータは後述の如く各種あり、CPU1
04によりI/O101を介してアドレス制御回路100の記憶制
御、設定制御される。キヤラクタジエネレータCGROM106
はキヤラクタをソフト的に発生させるためのメモリで、
日付、時刻データを画像データに合成するためのもの
で、その出力はI/O105を介して第２図のＲ・Ｌカウンタ
21に入力される。つまり、キヤラクタもＭ・Ｈ、符号化
されて合成されるのである。CPU104は以上の処理の中心
的制御を行なうものでマイクロコンピユータからなり、
日付、時刻表示用の時計機能を有する。また、103はメ
モリROMであり、CPU104の制御プログラム等を格納して
いる。

I/O101,105、RAM102、ROM103、CPU104、CGROM106はバス
ライン107に接続されている。

第２図は第１図示のデータ圧縮回路20の詳細な一構成例
を示す回路図である。本回路例は前述の如くシリアルな
原画像データをモデイフアイドハフマン（Ｍ・Ｈ）コー
ドに変換し、更に、これら変換されたビツト長（コード
長）がまちまちのＭ・Ｈコードデータをパツキングして
所定有効長、即ち１バイト巾の並列データに直し電子フ
アイル等に出力するものである。

原稿読取によつて得たシリアルな原画像の濃淡を示す２
値のデジタルデータVIDEOはＲ・Ｌ（ランレングス）カ
ウンタ21に入力し、白及び黒の連続数、即ちランレング
ス長が割り出される。また、同時にランレングスのカウ
ント中の入力信号が白レベルのものか黒レベルのものか
が判断される。割り出されたランレングス長データRL及
び白、黒状態を示す信号TSはＭ・Ｈ（モデイフアイド・
ハフマン）符号変換テーブルを格納するROMメモリから
なるＭ・Ｈエンコーダ22のアドレスラインに入力され
る。Ｍ・Ｈエンコーダ22は、データRL及び信号TSを最大
13ビツトのＭ・Ｈコードに変換するとともにその有効コ
ード長を示す４ビツト信号を夫々パラレルに発生する。
（例えばＭ・Ｈコードが0011であればＭ・Ｈ符号変換テ
ーブルの出力はＭ・ＨコードMCとして0011××××××
×××（×は任意），コード長LCとして４（0100）と云
う具合である。） 上記発生されたＭ・ＨコードMC及び有効コード長LCはパ
ツキング回路12にパラレルに入力され、まず一旦、FIFO
（フアーストイン・フアーストアウトバツフアメモリ）
31に格納される。

尚、上述したＲ・Ｌカウンタ21、Ｍ・Ｈエンコーダ22及
びFIFO31の一連の動作は原画像データVIDEOの転送速度
（クロツクφ）に合せてリアルタイム、例えば、一定速
度の読取動作と同時に行なわれる。

次に、FIFO31よりＭ・ＨコードMC及び有効コード長LCが
読み出され、Ｍ・Ｈコードのつなぎ合せ、即ちビツトハ
ンドリングが行なわれる。ここにおいて、FIFO31からの
読出し及びビツトハンドリングの動作速度はＭ・Ｈ変換
によるデータの膨張等を考慮して原画像データVIDEOの
転送速度の２倍以上、本実施例では２倍の２φである。
また、あまり高速にするとデータ供給に対して処理の休
み時間が発生するので、それ程必要としない。

FIFO31より取り出された最大13ビツトのパラレルなＭ・
ＨコードMCは13ビツトのレジスタB32から８ビツトのレ
ジスタC33に順次移動されてゆき、最終的に８ビツト即
ち、１バイトにパツキングされる。しかしながら、Ｍ・
ＨコードMCはそのランレングスによりまちまちのコード
長であるので、これにビツトつなぎ合せの処理を施す必
要がある。これをマルチプレクサＰ（MPXP）34とマルチ
プレクサＱ（MPXQ）35の２つの1/8マルチプレクサを用
いて行なう。尚、図中、マルチプレクサP34の入力部の
×印は未使用状態を示す。

マルチプレクサQ35は既にレジスタC33に格納されたＭ・
ＨコードMCの下位に、レジスタB32に格納されている後
続のＭ・ＨコードMCをつめ込む役目を果す。

また、マルチプレクサP34はレジスタB32からレジスタC3
3に取り込まれたビツト数分、レジスタB32のビツトを上
位方向にシフトし、再びレジスタC32に格納する役目を
果す。

有効コード長LCはマルチプレクサ40を介して、カウント
レジスタX36に取込まれる。そして更に加算回路37とカ
ウントレジスタY38により累積加算される。この加算結
果によつて、レジスタC33に最終的にいくつのビツト分
のデータがつめ込まれているかが判断される。

マルチプレクサQ35はカウントレジスタY38の内容を示す
信号SLCにより、レジスタB32のデータビツトをレジスタ
C33のいくつ下位のビツトから格納するかが指示され
る。

尚、レジスタC33は有限のビツト数（本回路例では８ビ
ツト）のものである為、レジスタB32に格納されている
データビツトを全てレジスタC33に取り込みきれない場
合、即ち、オーバフローが生じる。この場合、レジスタ
C33に取り込まれなかつた残りのデータビツトはレジス
タB32にとどまる事になる。このとき、この残余ビツト
数はカウントレジスタX36の値と減算回路41との値を入
力とする減算回路39で計算され、加算回路37からのキヤ
リアウト又はMSBによつて出力されるオーバフロー信号O
Fによつて選択動作マルチプレクサ40を通して、カウン
トレジスタX36に再セツトされる。これにより、新規にF
IFO31からレジスタB32にデータビツトがセツトされた場
合と同じ状態となる。

又、このときにレジスタB32の残余データビツトはレジ
スタC33に取り込まれたビツト分、レジスタB32の上位方
向につめる必要がある。そこで、何ビツトのデータがレ
ジスタC33に取り込まれたかを有効ビツト数（８ビツ
ト）とカウントレジスタY38の値とを入力とする減算回
路41にて計算する。そして、この減算結果をマルチプレ
クサP34の選択信号SLBとして出力し、オーバフロー信号
OFにてenableされているマルチプレクサP34を動作して
上位方向へのレジスタB32における残余ビツトのシフト
動作を行なう。

マルチプレクサP34はこのレジスタC33のオーバフロー時
を除いては動作しない。従つて、レジスタC33のオーバ
フローがない間コードデータMCはFIFO31→レジスタB32
→（マルチプレクサQ35によるシフト）→レジスタC33と
移動されるのみである。

ところでレジスタC33のオーバフロー時、FIFO31からの
コードデータ読出し動作はオーバフロー信号OFの反転信
号▲▼にて停止される。しかしながら、つなぎ合せ
動作は継続する。即ち、レジスタB32の残余ビツトをマ
ルチプレクサP34を使用して上位方向へつめる動作と併
行してレジスタC33の下位へレジスタB32のビツトの一部
をつめ込む。（この場合、レジスタC33には完全に１バ
イトのデータがパツクし終える。）尚、オーバフロー信
号OFによりカウントレジスタY38の累積加算値はクリア
される。これは、レジスタC33がオーバフローした後は
レジスタC33は空の状態から新たな格納を開始するから
である。

また、FIFO31よりバツフア“空”の信号が出ることがあ
る。このときはビツトつなぎ合せの処理が画像データの
供給に追いついた場合であり、ビツトつなぎ合せ動作を
一旦停止する。

第３図（ａ）にマルチプレクサP34とレジスタB32、第３
図（ｂ）にマルチプレクサQ35とレジスタC33の入出力関
係を示す。また第４図にFIFO31、レジスタB32及びレジ
スタC33の動作タイムチヤートを示す。

このように、FIFO31に取り込まれたコードデータMCに対
し、レジスタC33へのデータつめ込み動作と、レジスタB
32におけるシフト動作を含むデータ取込みとが順次行な
われることになる（シフト動作はレジスタB32に残余デ
ータが無い場合は行なわれない）。また、Ｒ・Ｌカウン
タ21への原画像データVIDEOの格納速度φに対して、こ
のつめ込み動作及びシフト動作を２倍の速度２φとする
ことにより、原稿読取を間欠的にすることなく、またＭ
・Ｈ変換によるデータ膨張をも考慮した高速なリアルタ
イム処理が可能となる。

以上説明した様に、Ｍ・Ｈエンコーダ22から次々に出力
されるコード長の不揃いなＭ・ＨコードをFIFO31に入力
し、その後のデータ処理においてはＭ・Ｈコードを並列
データとして取扱いビツトつなぎ合せ処理の時間短縮を
達成せしめることができる。従つて、処理速度に合せ
て、画像読取動作を制限することなく、入力する読取信
号に対する圧縮処理がリアルタイムに実行される。これ
により、原稿読取を間欠的に行なう等の必要がなく、高
速且つ連続的に画像読取を行なうことができる。

尚、本実施例では１バイト単位にＭ・Ｈコードデータを
パツキング処理したが、これに限るものではなく、後続
する電子フアイル等の処理装置或いはデータ転送の規格
に応じて１ワード単位としたり、数バイト単位とするこ
ともできる。また、この場合はそのパツキング量に適し
たマルチプレクサを用いることは当然であるが、マルチ
プレクサQ35によるビツトつめ込み処理及びマルチプレ
クサP34によるシフト動作は同様の構成にて達成できる
ものである。

また、データ処理速度はデータ供給速度の２倍以上でも
良い。

また、パツキング処理すべきデータは画像読取データを
Ｍ・Ｈコード変換したものの他に、他の圧縮論理で圧縮
したデータや、半導体メモリ、磁気メモリ等から読出し
たデータを所定論理に従つてデータ変換したもの等、種
々のデータ出力装置から出力されるデータ長の不揃いな
データのパツキング処理に応用できることは言うまでも
ない。

第１図のメモリボード15につき詳述する。これは符号化
されたデータを格納するメモリで通信回線を使つてデー
タを伝送するときに有効である。これは前述の様に32M
バイトの容量を有し、原稿１枚のデータは約2Mバイトな
ので原稿約16枚分のデータを格納できる。しかし、Ｍ・
Ｈ符号化の特徴として原稿情報として文字がつまつた様
な複雑なものやデイザ処理された中間調画像であると圧
縮しても２〜３枚程度しか格納できないデータ列になる
ことがある。また単調原稿であると逆に20枚以上格納で
きることもある。従つてメモリに原稿毎の格納領域を予
じめ設定したものでは不経済極まりない。

本実施例ではこの欠点を除去し、メモリを有効に利用で
きるようにしたものである。

第１図中、100はメモリボード15におけるデータの書込
み、読出しをするためのメモリのアドレス制御回路であ
り、そのアドレスデータはRAM102に格納される。そのア
ドレスデータは後述の如く各種あり、CPU104によりI/O1
01を介してアドレス制御回路100の記憶制御、設定制御
される。キヤラクタジエネレータCGROM106はキヤラクタ
をソフト的に発生させるためのメモリで、日付、時刻デ
ータを画像データに合成するためのもので、その出力は
I/O105を介してＲ・Ｌカウンタ21に入力される。つま
り、キヤラクタもＭ・Ｈ符号化されて合成されるのであ
る。CPU104は以上の処理の中心的制御を行なうものでマ
イクロコンピユータからなり、日付、時刻表示用の時計
機能を有する。

簡単に説明すると、アドレスコントローラ回路100はメ
モリ15への格納制御をして１ページの原稿分の画像デー
タの記憶が終了するとその時のアドレスデータをストツ
プアドレスとしてRAM102に格納する。次に２ページ目の
原稿の画像データ格納のために、そのRAM102に格納され
ているアドレスデータを書込みスタートアドレスとして
コントローラ回路100にセツトしておく。２ページ目の
圧縮された画像データの到来とともにそのスタートアド
レスから格納開始する。一方メモリに格納されている１
ページ目の画像データは２ページ目の画像データの格納
動作中逐次伝送すべくメモリ15から出力される。しかし
ながら、１ページ目の画像データのメモリからの読出し
が完了しない限り１ページ目の格納されているメモリ領
域への新たなデータ格納は禁止されている。２ページ目
の次は３ページ目の画像データを２ページ目のストツプ
アドレスをスタートアドレスとして同様にして格納す
る。もし３ページ目の画像データの格納の中途でメモリ
が一杯になつた場合、先の１ページ目の分が伝送完了さ
れている場合に限り先の１ページ目の画像データの格納
されていたメモリエリアに戻つて格納を続行する。しか
しながら、１ページ目の分がまだメモリに存在している
場合は、３ページ目の画像データのメモリへの格納を禁
止し、１ページ目の読出し完了を待機する。

以下詳述する。第１表は上記注意点で考慮した画面メモ
リトCPU間のコントロール信号である。

第５図は第１図示のアドレスコントローラ100の構成を
示す回路図である。アドレスコントローラ100は前述の
如く、メモリボート15とI/O101との間に接続され、I/O1
01を介してCPU104とデータの授受を行ない、これに基づ
いてメモリボード15における画像データの書込み及び読
出しのためのアドレス制御を行なう。

50〜53はCPU14からの８ビツトのパラレルデータをラツ
チするラツチ回路であり、50はターンアラウンドアドレ
スを、51はアラーム発生アドレスを、52はインヒビツト
エリアトツプアドレスを、53はメモリエンドアドレスを
夫々ラツチする。尚、メモリボード15のアドレス制御に
は20ビツトのデータが必要であるが、これらラツチには
20ビツトのデータを取扱うことなく、20ビツトのデータ
を切上げ又は切下げた上位８ビツトのみを取扱うもので
ある。これにより、アドレスコントローラ100の構成を
簡略化できる。

58及び60は夫々８ビツトのカウンタであり、59及び61は
夫々12ビツトのカウンタである。カウンタ58と59により
20ビツトのカウンタを構成し、これはメモリボード15の
データ書込み用のアドレスデータを形成するライトアド
レスカウンタとなる。また、カウンタ60と61により前述
の如く20ビツトのカウンタを構成し、これはメモリボー
ド15のデータ読出し用のアドレスデータを形成するリー
ドアドレスカウンタとなる。ライトアドレスカウンタ及
びリードアドレスカウンタはメモリに係わるデータ伝送
に同期したクロツクCYCLCLKをカウントする。

セレクタ65はライトアドレスカウンタ58及びリードアド
レスカウンタ60からの８ビツトのカウント値を入力し、
これをI/O101を介してCPU104から入力するリード／ライ
ト選択信号R/Wに従つて選択する。また、セレクタ66は
ライトアドレスカウンタ59及びリードアドレスカウンタ
61からの12ビツトのカウント値を入力し、これをセレク
タ65と同様にリード／ライト選択信号R/Wに従つて選択
する。

このセレクタ65及び66の選択動作により、メモリボード
15のアクセス用の20ビツトのアドレス値が形成され、こ
れに従つて、メモリのリード／ライト制御がなされる。

54,55は２系統の８ビツトデータのコンパレートを行な
い、それが一致した時に一致信号COM1又はCOM2を出力す
るコンパレータである。コンパレータ54にはライトアド
レスカウンタ58からのカウント値及びラツチ53にラツチ
されているメモリエンドアドレスが入力され、カウント
値がメモリエンドアドレスに達した時に一致信号COM1を
出力する。一致信号COM1は前述した通り、セレクタ62に
入力される。これによりセレクタ62はラツチ50からのタ
ーンアラウンドアドレスを選択し、それをライトアドレ
スカウンタ58にセツトする。

また、コンパレータ55にはリードアドレスカウンタ60か
らのカウント値及びラツチ53からのメモリエンドアドレ
スが入力され、カウント値がメモリエンドアドレスに達
した時に一致信号COM2を出力する。一致信号COM2は前述
した様にセレクタ63に入力される。これによりセレクタ
63はラツチ50からのターンアラウンドアドレスを選択
し、それをリードアドレスカウンタ60にセツトする。

56,57も２系統の８ビツトデータのコンパレートを行な
い、それが一致した時に一致信号COM3又はCOM4を出力す
るコンパレータである。コンパレータ56にはライトアド
レスカウンタ58からのカウント値とラツチ51からのアラ
ーム発生アドレスが入力され、カウント値がアラーム発
生アドレスに達した時に一致信号COM3をI/O101を介して
CPU104に出力する。

また、コンパレータ57にもライトアドレスカウンタ58か
らのカウント値とラツチ52からのインヒビツトエリアト
ツプアドレスが入力され、カウント値がインヒビツトエ
リアトツプアドレスに達した時に一致信号COM4をI/Oを
介してCPU104に出力する。

62〜66はセレクタであり、夫々８ビツトの並列データを
２系統入力し、これらのいずれかを選択し、出力するも
のである。セレクタ62はライトアドレスカウンタ58のカ
ウント開始アドレスを選択するために用いられる。セレ
クタ62にはI/O101を介したCPU104からのＷスタートアド
レスとラツチ50にラツチされているチーンアラウドアド
レスとが印加され、これらをCPU104からのセレクト信号
SEL1信号とコンパレータ54からの一致信号COM1とに従つ
て選択し、ライトアドレスカウンタ58にセツトする。セ
レクタ63もセレクタ62とほぼ同様な機能を有する。即
ち、CPU104からI/O100を介し入力するＲスタートアドレ
スとラツチ50にラツチされているターンアラウンドアド
レスとのいずれかを、CPU104からのセレクト信号SEL2と
コンパレータ55からの一致信号COM2とに従つて選択し、
リードアドレスカウンタ60にカウント開始アドレスとし
てセツトする。

セレクタ64はライトアドレスカウンタ58及びリードアド
レスカウンタ60からの８ビツトのカウント値（これは実
際の20ビツトアドレスカウントの上位８ビツトに相当す
る）のいずれか一方をCPU104からのセレクト信号SEL3に
従つて選択する。この選択されたアドレスは夫々Ｗカレ
ントアドレス又はＲカレントアドレスとしてI/O101を介
してCPU104に伝送される。

第５図のアドレスコントローラ100によるメモリ制御を
第６図〜第９図のメモリ状態を示す図に従つて説明す
る。第６図〜第９図において、メモリボード15における
画像データの書込可能なエリアのトツプアドレスを、
エンドアドレスをとすると第７図の初期状態において
は、第１表に示す書込みスタートアドレスは．メモリ
エンドアドレスは、ターンアラウンドアドレスは、
インヒビツトエリアトツプアドレスは、読出し（Ｒ）
スタートアドレスはとなる。

第６図に第７図示の空メモリに画像の蓄積を行なう様子
を示す。

（１）メモリエンドアドレス、ターンアラウンドアド
レス、アラーム発生アドレスを各ラツチ53,50,51にセ
ツトし、また書込みスタートアドレスをライトアドレ
スカウンタ58にセツトした後、メモリボードに書込みモ
ードを指定し、原稿画像の読込みをスタートさせる。こ
の後、ライトアドレスカウンタ58,59のカウント値に従
つて、画像データのメモリへの格納が行なわれる。先頭
ページの読取りが終了し、データがすべてＭ・Ｈ変換
されページの区切りを示すRTCデータが書込まれると、
ライトアドレスカウンタ58,59のカウントを停止し、蓄
積がストツプする。CPU104はRTCが書かれた事をセンス
すると、ストツプしているメモリアドレス（カレントア
ドレス）をリードアドレスカウンタ58よりセレクタ64
を介して取込み、RAM102に記憶する。またインヒビツト
エリアトツプはとして、ラツチ52にセツトされる。

（２）次ページのＷスタートアドレスとしてライトアド
レスカウンタ58にRAM102に記憶されている＋１をセツ
トし、原稿画像の読込みをスタートさせる。読込みが終
了し、ページが蓄積されるとCPU104はストツプした時
点のライトアドレスカウンタ58のアドレスをセンスし
RAM102に記憶する。

（３）次ページのＷスタートアドレスとして＋１をラ
イトアドレスカウンタ58にセツトしページの原稿画像
の読込みを開始する。インヒビツトアドレスまでの距
離が500Kbitになるとコンパレータ56から一致信号COM4
がアラームとしてCPU104に発生する。しかし、この場合
は蓄積モードなのでCPU104は後述のCWC中断等の通信処
置は採らない。次にライトアドレスカウンタ58のカウン
ト値がメモリエンドアドレスに達するとコンパレータ54
からの一致信号COM1によりセレクタ62が切換えられてタ
ーンアラウンドアドレスをライトアドレスカウンタ58
にセツトしカウントアドレスを進める。ただしラツチ52
にラツチされているインヒビツトアドレスもなのでメ
モリへの実際の書込みはから禁止される。しかしなが
ら、ライトアドレスカウンタ58によるアドレスカウント
は続行される。その後、ページの読取りが終了したら
CPUはライトアドレスカウンタ58のカウントを停止し、
カウンタ58のストツプアドレスをセンスし（）RAM102
に記憶する。この時CPU104はページのスタートアドレス
を再び＋１に固定する（新たなスタートアドレスを設
定せず、事実上メモリに途中迄格納されたページのク
リアを行なう）。CPU104はページの情報量をRAM102に
格納されているストツプアドレスによつて知る事が出
来た訳である。従つて、送信（あるいはテストコピー）
動作に入つてページの格納されていたメモリエリアが
空になつたら再度ページの原稿画像の読取りを開始す
る。

（４）最終的にページの読出し開始前においては書込
みスタートアドレス＋１、メモリエンドアドレス、タ
ーンアラウンドアドレス、インヒビツトエリアトツプ
、読出しスタートアドレスで蓄積を終了する。

第８図は３枚の原稿を手でとりかえるモードにて送信す
る場合（格納送信モード）を示す。

（５）第６図の（４）の状態でページ及びの画像デ
ータの蓄積を終えた時、送信ボタンが押下された。読み
取り（Ｒ）スタートアドレスはとして、リードアドレ
スカウンタ60にセツトされる。尚、ページ，ページ
に続きページがアドレスまで入る予定はCPU104がRA
M102に憶えている。

（６）ページ先頭からリードアドレスカウンタ60,6
1のカウント地に従つてメモリが読み取られページが
すべて送信終了した段階で前述の様に中断されていたペ
ージのメモリへの書き込みがアドレス＋１より行な
れる。また、読取りスタートアドレスはとしてライト
アドレスカウンタ60にセツトされる。更に、ラツチ52に
ラツチすべきインヒビツトエリアトツプアドレスはに
移る。即ち、この時点ではページの画像データがメモ
リに格納されているので、を超える画像データの書込
みが禁止される。

（７）ページが読み出されてゆくと同時にページが
書き込まれてゆく。ページはアドレスで書き込みを
終了する。ページが送信され終つたら読み取りスター
トアドレス及びインヒビツトエリアトツプアドレスはペ
ージの先頭アドレス、即ち、に移行する。ページ
の蓄積が終了するとページの送信がリードアドレスカ
ウンタ60,61のカウント値に従つて行なわれる。

（８）ページの送信が終了したら通信を終了し、読み
出し（Ｒ）スタートアドレス及び書き込み（Ｗ）スター
トアドレスをに戻し、インヒビツトエリアトツプを
とする。即ち初期状態（第７図）に戻す。

このように１ページ格納完了毎ではなくメモリに予じめ
複数ページ分格納した後送信するので、原稿を手作業で
取り換えるに要するブランク時間があつても通信回線を
無駄に専有することがないので経済的となる。また、メ
モリへの格納とメモリからの読出しが並行に行なえるの
で、更に時間を有効に利用できる。

第９図は原稿をとりかえて送信する場合（格納送信モー
ド）において、受信側より送信中断要求のあつたときを
示す。

（９）前述の第６図（４）に示した様にページ及びペ
ージの画像データがメモリに蓄積されている。ページ
の書込みはメモリに入らない（オーバフロー）ので保
留されているが、書き込んだ時で終了することはCPU1
04のRAM102に記憶されている。

（10）ページの送信を開始し、送信終了するとページ
を蓄積しながらページの送信を開始する。インヒビ
ツトエリアトツプはに移動する。

（11）ページを送信途中でプリンタ或いはデイスク等
の受信側から画像データの送信の一時待ちの要求信号で
あるCWC信号が到来した。尚、このCWC信号は受信側の受
信メモリがオーバフローした場合等に送信を一時中断さ
せるべく受信側から送信側に伝達される信号である。そ
して、この中断状態が解除し、再び受信可能となつた場
合には受信側からCRC信号が送信側に伝達される。CPU10
4はメモリに読出しの中断命令を出し（自動的にRTCが挿
入される）、メモリからのページの画像データの読出
しはアドレスでストツプする。このアドレスはリー
ドアドレスカウンタ58よりセレクタ64を介し、CPU104に
取込まれ、RAM102に格納される。一方、ページの蓄積
は続行し、この間に終了している。受信側よりCRC信号
を受信し再び画像の送信を開始可能となつたときページ
の残りをアドレスからはき出すべく、リードアドレ
スカウンタ60にＲスタートアドレスとしてをセツトし
て、読出しを再開する。続いて、ページを送信し終つ
て通信を終了する。

このように、メモリを有効に利用できる、また原稿を自
動交換する場合は交換時間が殆どないので第８図の格納
送信モードにより、原稿読み取りの開始から短時間で複
数原稿の送信ができる。また、手動交換の場合はその交
換時間が長いので、第６図のモードにより、メモリへの
複数ページ分の画像データの格納がなされた後、複数ペ
ージ分の画像データを続けて読出すことができるので送
信中断時間の節約ができる。

尚、第６〜９図の例では３ページ分の画像データがメモ
リボード15の容量を上回つた場合を説明したが、前述の
様に、Ｍ・Ｈ符号化の性質上、原稿画像の圧縮後の画像
データ量にはかなりの巾があり、３ページ以上の画像デ
ータの格納が可能な場合もあることは言うまでもない。

尚、メモリボード15の代わりに光デイスクや磁気デイス
ク等からなる画像フアイルを用いても良い。

以上説明したように、本願発明によると、読み出し終了
した圧縮画像データの記憶されていたエリアへの新たな
圧縮画像データの記憶を許容し、一方、読み出されてい
ない圧縮画像データが記憶されているエリアへの新たな
圧縮画像データの記憶を禁止し、かつ、１ページの圧縮
画像データの記憶動作中に圧縮画像データの記憶の禁止
状態が生じた場合、その記憶動作を中断せしめ、かつ記
憶動作を中断させたそのページの圧縮画像データの記憶
に要するエリアサイズを圧縮画像データの入力動作を続
行することにより検出し、検出したエリアサイズ分の空
きエリアが生じた後に、中断した記憶動作を再開せしめ
るので、記憶されている圧縮画像データが誤って消えて
しまうことを確実に防止するとともに、入力される新た
な圧縮画像データをより効率よく記憶可能となる。

【図面の簡単な説明】

第１図は圧縮機能をもつた原稿読取装置の一実施例の構
成を示す図、第２図は第１図示のデータ圧縮回路20の詳
細な一構成例を示す回路図、第３図（ａ）及び（ｂ）は
第２図示回路の入出力関係を示す図、第４図は第２図示
回路の動作タイミングを示すタイムチヤート図、第５図
は第１図示のアドレスコントローラの詳細な一構成例を
示す回路図、第６図〜第９図はメモリの書込み及び読出
し状態を示す図であり、15はメモリボード、21はRLカウ
ンタ、22はＭ・Ｈエンコーダ、23はパツキング回路、31
はFIFO、32はレジスタＢ、33はレジスタＣ、34はマルチ
プレクサＰ、35はマルチプレクサＱ、36はカウントレジ
スタＸ、37は加算回路、38はカウントレジスタＹ、39,4
1は減算回路、40はマルチプレクサ、100はアドレス制御
回路である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−111370（ＪＰ，Ａ) 特開 昭57−81766（ＪＰ，Ａ) 特開 昭56−57363（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】圧縮画像データをページ単位で入力する入
   力手段と、 複数ページ分の圧縮画像データを記憶可能な記憶手段
   と、 読み出し終了した圧縮画像データの記憶されていたエリ
   アへの新たな圧縮画像データの記憶を許容し、一方、読
   み出されていない圧縮画像データが記憶されているエリ
   アへの新たな圧縮画像データの記憶を禁止する手段、圧
   縮画像データの記憶に要するエリアサイズを検出する手
   段、および、禁止した記憶動作を再開する手段とからな
   る記憶制御手段とを有し、 １ページの圧縮画像データの記憶動作中に圧縮画像デー
   タの記憶の禁止状態が生じた場合、前記制御手段はその
   記憶動作を中断せしめ、かつ記憶動作を中断させたその
   ページの圧縮画像データの記憶に要するエリアサイズを
   入力手段の入力動作を続行することにより検出し、検出
   したエリアサイズ分の空きエリアが生じた後に、中断し
   た記憶動作を再開せしめる画像処理装置。