JPH0766826A - データ中継装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＬＡＮ中継においてスループットの向上を図
る。 【構成】 受信インタフェース３を経たＬＡＮ−Ａから
のデータブロックを処理する受信処理手段５と、処理さ
れたデータブロックを中継しＬＡＮ−Ｂへ送信する送信
処理手段７と、ＬＡＮ−Ｂへの送信インタフェース８
と、受信インタフェース３、受信処理手段５、送信処理
手段７、送信インタフェース８のそれぞれに接続された
バス１０、１１と、少なくともバス１０、１１の数と同
数のメモリ１−１、１ー２と、受信インタフェース３、
受信処理手段５、送信処理手段７、送信インタフェース
８のそれぞれからメモリ１−１、１ー２のアドレスが出
力される毎に、受信インタフェース３、受信処理手段
５、送信処理手段７、送信インタフェース８に接続され
たバス１０、１１とメモリ１−１、１ー２との接続関係
を切り換えるバス切換手段９とを具備する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＬＡＮ間接続装置や
通信機器等に応用可能なデータ中継装置に関するもので
ある。

【０００２】

【従来の技術】従来のＬＡＮ間接続装置としては、単一
のマイクロプロセッサを備えたものが知られている。こ
の種のＬＡＮ間接続装置は、例えば、図８に示されるよ
うに、バス８３にマイクロプロセッサ８１と、受信側イ
ンタフェース８５と、送信側インタフェース８４とが接
続されており、マイクロプロセッサ８１にはメモリ８２
が接続されている。受信側インタフェース８５はＬＡＮ
−Ａからフレームを受信すると、マイクロプロセッサ８
１に割り込みを行い、フレームを渡す。マイクロプロセ
ッサ８１はフレームを受取ってメモリ８２へ格納し、フ
レームの種類（タイプ）の判別、フレームの妥当性のチ
ェック、宛先アドレスより中継先の決定等を行い、バス
８３を介して送信側インタフェース８４へ送出し、ＬＡ
Ｎ−Ｂへ送信させる。

【０００３】しかしながら、このように単一のマイクロ
プロセッサによるＬＡＮ間接続装置によると、１フレー
ムを受信してから送信する間には、次のフレームを受信
して処理することができず、スループットが上がらない
という問題点が生じていた。

【０００４】そこで、図９に示されるように、バス９５
に２台のマイクロプロセッサ９１、９２を接続したシス
テム構成が採用されるに至った。このＬＡＮ間接続装置
では、受信側インタフェース９３がＬＡＮ−Ａからフレ
ームを受信すると、これがマイクロプロセッサ９１へ送
出され、ここで、フレームの種類（タイプ）の判別、フ
レームの妥当性のチェック等の処理が実行され、処理さ
れたフレームはバスコントローラ９６の制御下におい
て、メモリ９０に格納される。マイクロプロセッサ９２
はバスコントローラ９６の制御下において、メモリ９０
に格納されているフレームを読み出し、宛先アドレスよ
り中継先の決定等を行い送信側インタフェース９４へ与
えてＬＡＮ−Ｂへ送信させる。

【０００５】

【発明が解決しようとする課題】このＬＡＮ間接続装置
は、フレームの種類（タイプ）の判別、フレームの妥当
性のチェックと、宛先アドレスより中継先の決定等と
を、２台のマイクロプロセッサが分担して実行する点
で、図８のＬＡＮ間接続装置よりもスループットの向上
が図られているものである。しかしながら、上記２台の
マイクロプロセッサを用いたＬＡＮ間接続装置において
も、２台のマイクロプロセッサが同時にバス９５を用い
ることができず、バスコントローラ９６の制御による調
整が必要で、この分、スループットの向上が阻害されて
いるものである。

【０００６】本発明は、上記の従来におけるデータ中継
装置の問題点を解決せんとしてなされたもので、その目
的は、データブロックの受取り、データブロックの妥当
性チェック等の受信処理、データブロックを中継して第
２の系へ送信するための送信処理、データブロックの送
出を、それぞれ同時に行うことを可能とするデータ中継
装置を提供することである。

【０００７】

【課題を解決するための手段】そこで本発明では、第１
の系から到来するデータブロックを受信する受信インタ
フェースと、この受信インタフェースにより受信された
データブロックについて受信処理する受信処理手段と、
この受信処理手段により処理されたデータブロックを中
継して第２の系へ送信するための送信処理を当該データ
ブロックについて行う送信処理手段と、この送信処理手
段により処理されたデータブロックを前記第２の系へ送
信する送信インタフェースと、前記受信インタフェー
ス、前記受信処理手段、前記送信処理手段、前記送信イ
ンタフェースのそれぞれに接続されたバスと、少なくと
も前記バスの数と同数のメモリと、前記受信インタフェ
ース、前記受信処理手段、前記送信処理手段、前記送信
インタフェースのそれぞれから前記メモリのアドレスが
出力される毎に、当該受信インタフェース、前記受信処
理手段、前記送信処理手段、前記送信インタフェースの
それぞれに接続されたバスと前記メモリとの接続関係を
切り換えるバス切換手段とを具備させてデータ中継装置
を構成した。

【０００８】更に本発明では、処理に係るデータブロッ
クを格納するページを有する４以上のメモリから構成さ
れるメモリ群と、第１の系から到来するデータブロック
を受信し、これを所定順で格納するページを指定するア
ドレスを出力する受信インタフェースと、この受信イン
タフェースにより、受信されたデータブロックについて
格納先のページ情報を与えられ、このページを指定する
アドレスを出力して該当のページに格納されているデー
タブロックを受信処理する受信処理手段と、この受信処
理手段により処理されたデータブロックについて格納先
のページ情報を与えられ、このページを指定するアドレ
スを出力して該当のページに格納されているデータブロ
ックを中継して第２の系へ送信するための送信処理を当
該データブロックについて行う送信処理手段と、この送
信処理手段により処理されたデータブロックについて格
納先のページ情報を与えられ、このページを指定するア
ドレスを出力して該当のページに格納されているデータ
ブロックを前記第２の系へ送信する送信インタフェース
と、前記受信インタフェース、前記受信処理手段、前記
送信処理手段、前記送信インタフェースのそれぞれに接
続されたバスと、前記受信インタフェース、前記受信処
理手段、前記送信処理手段、前記送信インタフェースの
それぞれから前記メモリのアドレスが出力される毎に、
当該受信インタフェース、前記受信処理手段、前記送信
処理手段、前記送信インタフェースのそれぞれに接続さ
れたバスと前記のメモリ群のメモリとの接続関係を切り
換えるバス切換手段とを具備させてデータ中継装置を構
成した。

【０００９】

【作用】上記第１の発明によると、受信インタフェー
ス、受信処理手段、送信処理手段、送信インタフェース
及びこれらにそれぞれ接続されたバス、少なくとも前記
バスの数と同数のメモリとが備えられており、前記受信
インタフェース、前記受信処理手段、前記送信処理手
段、前記送信インタフェースのそれぞれから前記メモリ
のアドレスが出力される毎に、当該受信インタフェー
ス、前記受信処理手段、前記送信処理手段、前記送信イ
ンタフェースのそれぞれに接続されたバスと前記のメモ
リとの接続関係が切り換えられることから、受信インタ
フェース、受信処理手段、送信処理手段、送信インタフ
ェースは、アドレスを出力するだけで、必要なメモリと
次々に接続されて行き、このメモリを用いて、データブ
ロックの受取り、データブロックの妥当性チェック等の
受信処理、データブロックを中継して第２の系へ送信す
るための送信処理、データブロックの送出を、それぞれ
同時に行うことを可能とする。

【００１０】また、第２の発明によれば、受信インタフ
ェース、受信処理手段、送信処理手段、送信インタフェ
ースがそれぞれのバスを介して接続されるメモリがペー
ジを有しており、ページに対応のページ情報が受信イン
タフェースから順次に、受信処理手段、送信処理手段、
送信インタフェースへ送られて行くことから、到来順で
データブロックが処理され中継されて行くことが保証さ
れる。そして、前記受信インタフェース、前記受信処理
手段、前記送信処理手段、前記送信インタフェースのそ
れぞれから前記メモリのページ情報に対応のアドレスが
出力される毎に、当該受信インタフェース、前記受信処
理手段、前記送信処理手段、前記送信インタフェースの
それぞれに接続されたバスと前記のメモリとの接続関係
が切り換えられることから、受信インタフェース、受信
処理手段、送信処理手段、送信インタフェースは、ペー
ジ情報に対応のアドレスを出力するだけで、必要なメモ
リ（の所望ページ）と次々に接続されて行き、このメモ
リのページを用いて、データブロックの受取り、データ
ブロックの妥当性チェック等の受信処理、データブロッ
クを中継して第２の系へ送信するための送信処理、デー
タブロックの送出を、それぞれ同時に行うことを可能と
する。

【００１１】

【実施例】以下添付図面を参照して、本発明の実施例を
説明する。ここでは、データ中継装置としてのＬＡＮ間
接続装置を説明する。各図面において、同一の構成要素
には、同一の番号を付して重複する説明を省略する。図
１には、実施例に係るＬＡＮ間接続装置の構成図が示さ
れている。図において、ＬＡＮ−Ａには、受信インタフ
ェース３が接続されており、ＬＡＮ−Ｂには、送信イン
タフェース８が接続されている。マイクロプロセッサ５
は、受信されたフレームについて、フレームの種類（タ
イプ）の判別、フレームの妥当性のチェック等の受信処
理を実行するプロセッサであり、マイクロプロセッサ７
は、宛先アドレスより中継先の決定等の送信処理を実行
するプロセッサである。マイクロプロセッサ５、７に
は、それぞれ、上記処置に用いるプログラムやデータが
格納され、ワーキングエリアが設けられた主メモリ４、
６がそれぞれ接続されている。

【００１２】受信インタフェース３からマイクロプロセ
ッサ５に対して受信フレームの格納先のページ情報がラ
イン３１を介して送出され、マイクロプロセッサ５から
マイクロプロセッサ７に対して受信処理したフレームの
格納先のページ情報がライン５１を介して送られ、マイ
クロプロセッサ７から送信インタフェース８に対して送
信処理したフレームの格納先のページ情報がライン７１
を介して送られる。受信インタフェース３、マイクロプ
ロセッサ５、マイクロプロセッサ７、送信インタフェー
ス８には、それぞれ、アドレスバス、データバスが接続
されており、これらのアドレスバスはアドレスバス群１
０を構成し、データバスはデータバス群１１を構成して
いる。アドレスバス群１０、データバス群１１は、それ
ぞれ、２つのメモリブロック１−１、１−２へ延びてお
り、受信インタフェース３、マイクロプロセッサ５、マ
イクロプロセッサ７、送信インタフェース８に接続され
たそれぞれのアドレスバスの一部（例えば、ＭＳＢから
数ビット）が切換制御回路９と接続されている。切換制
御回路９は、上記受信インタフェース３、マイクロプロ
セッサ５、マイクロプロセッサ７、送信インタフェース
８に接続されたそれぞれのアドレスバスの一部から与え
られる信号に応じて、メモリブロック１−１、１−２内
の各メモリと受信インタフェース３、マイクロプロセッ
サ５、マイクロプロセッサ７、送信インタフェース８に
接続されたそれぞれのアドレスバス、データバスとの接
続関係を切り換えるためのバスセレクト信号をメモリブ
ロック１−１、１−２へ出力する。

【００１３】図２には、メモリブロック１−１の構成図
が示されている。ここでは、メモリブロック１−１に
は、４個のデータメモリＤＭ１〜ＤＭ４が備えられた例
が示されている。各データメモリＤＭ１〜ＤＭ４は、そ
れぞれ複数のページ１、ページ９、ページ１７、・・
・、ページ２、ページ１０、ページ１８、・・・、ペー
ジ３、ページ１１、ページ１９、・・・、ページ４、ペ
ージ１２、ページ２０、・・・を有しており、このペー
ジ単位で使用される。データメモリＤＭ１〜ＤＭ４のそ
れぞれに接続されたアドレスバスはバス切換スイッチ２
１−１のデータメモリ側端子に接続され、データメモリ
ＤＭ１〜ＤＭ４のそれぞれに接続されたデータバスはバ
ス切換スイッチ２２−１のデータメモリ側端子に接続さ
れている。バス切換スイッチ２１−１、バス切換スイッ
チ２２−１は、切換制御回路９より送出されるバスセレ
クト信号により連動してスイッチング動作し、それぞ
れ、データメモリ側端子とアドレスバス群１０側端子と
の間及びデータメモリ側端子とデータバス群１１側端子
との間との経路を切り換える。

【００１４】図３には、メモリブロック１−２の構成図
が示されている。ここでは、メモリブロック１−２に
は、４個のデータメモリＤＭ５〜ＤＭ８が備えられた例
が示されている。各データメモリＤＭ５〜ＤＭ８は、そ
れぞれ複数のページページ５、ページ１３、ページ２
１、・・・、ページ６、ページ１４、ページ２２、・・
・、ページ７、ページ１５、ページ２３、・・・、ペー
ジ８、ページ１６、ページ２４、・・・を有しており、
このページ単位で使用される。データメモリＤＭ５〜Ｄ
Ｍ８のそれぞれに接続されたアドレスバスはバス切換ス
イッチ２１−２のデータメモリ側端子に接続され、デー
タメモリＤＭ５〜ＤＭ８のそれぞれに接続されたデータ
バスはバス切換スイッチ２２−２のデータメモリ側端子
に接続されている。バス切換スイッチ２１−２、バス切
換スイッチ２２−２は、切換制御回路９より送出される
バスセレクト信号により連動してスイッチング動作し、
それぞれ、データメモリ側端子とアドレスバス群１０側
端子との間及びデータメモリ側端子とデータバス群１１
側端子との間との経路を切り換える。

【００１５】以上の通りの構成により、受信インタフェ
ース３、マイクロプロセッサ５、マイクロプロセッサ
７、送信インタフェース８からは、メモリブロック１ー
１、１−２が、図４に示されるように、ページ１からペ
ージｎを有する１つのデータメモリとして使用すること
ができる。なお、各ページの容量は、少なくとも、ＬＡ
Ｎにおいて許容されている最大フレーム長に相当するも
のとされる。

【００１６】図６には、切換制御回路９のより詳細な構
成図が示されている。切換制御回路９はバスセレクト信
号生成部９１〜９４を備え、このバスセレクト信号生成
部９１〜９４には、それぞれ、受信インタフェース３、
マイクロプロセッサ５、マイクロプロセッサ７、送信イ
ンタフェース８からのアドレスの一部が与えられてい
る。バスセレクト信号生成部９１〜９４は、例えば、デ
コードＲＯＭ等により構成され、上記アドレスの一部に
対応して、バスセレクト信号を出力する。つまり、上記
アドレスがページ１、ページ９、ページ１７、・・・に
相当するときには、当該アドレスを出力した回路（受信
インタフェース３、マイクロプロセッサ５、マイクロプ
ロセッサ７、送信インタフェース８のいずれか）に接続
されているバスがデータメモリＤＭ１とが接続されるよ
うにセレクト信号を送出し、上記アドレスがページ２、
ページ１０、ページ１８、・・・に相当するときには、
当該アドレスを出力した回路に接続されているバスがデ
ータメモリＤＭ２とが接続されるようにセレクト信号を
送出し、・・・（中略）・・・、上記アドレスがページ
８、ページ１６、ページ２４、・・・に相当するときに
は、当該アドレスを出力した回路に接続されているバス
がデータメモリＤＭ８とが接続されるようにセレクト信
号を送出する。

【００１７】以下に、上記の実施例の動作を説明する。
ＬＡＮ−Ａからは、図５に示されるようなフレームが到
来するものとする。図５のフレームにおいて、ＤＡは送
信先アドレスを示し、ＳＡは送信元アドレスを示し、Ｔ
ＹＰＥ（ＬＥＮＧＨ）はフレームタイプ（フレーム長）
を示し、ＤＡＴＡは送信に係るデータ（メッセージ）を
示す。受信インタフェース３は、受信するフレームを格
納するためのページを確保すべく、所定順でページ対応
のアドレスを出力して行く。ここでは、簡単のために、
ページ１から順に指定を行うべくアドレスを出力するも
のとする。

【００１８】システムが立ち上げられると、受信インタ
フェース３は、ＬＡＮ−Ａから上記の図５に示された如
くのフレームを受信する。次いで、受信インタフェース
３は、受信したフレームを格納するためにページ１を確
保すべく、対応のアドレスを出力する。これにより、切
換制御回路９は、上記受信インタフェース３に接続され
たアドレスバスの一部から与えられる信号を得て、これ
に応じてメモリブロック１−１、１−２内の各データメ
モリＤＭ１〜ＤＭ８と受信インタフェース３に接続され
たそれぞれのアドレスバス、データバスとの接続関係を
切り換えるためのバスセレクト信号をメモリブロック１
−１、１−２へ出力する。即ち、切換制御回路９は、ア
ドレスがページ１に相当するので、受信インタフェース
３に接続されているバスがデータメモリＤＭ１とが接続
されるようにセレクト信号を送出する。この結果、メモ
リブロック１−１のバス切換スイッチ２１−１、バス切
換スイッチ２２−１において切り換えが生じ、受信イン
タフェース３に接続されているバスとデータメモリＤＭ
１とが接続される。そこで、受信インタフェース３は上
記の受信フレームをデータメモリＤＭ１のページ１に書
き込み、マイクロプロセッサ５に受信フレームを書き込
んだページ１のページ情報をライン３１を介して送出す
る。次に、受信インタフェース３は次のフレームを受信
すると、ページ２を確保すべく対応のアドレスを出力
し、以下同様の動作が続けられる（図７参照）。

【００１９】一方、ページ１のページ情報を受取ったマ
イクロプロセッサ５は、対応のアドレスを出力する。こ
れにより、切換制御回路９は、上記マイクロプロセッサ
５に接続されたアドレスバスの一部から与えられる信号
を得て、これに応じてメモリブロック１−１、１−２内
の各データメモリＤＭ１〜ＤＭ８とマイクロプロセッサ
５に接続されたそれぞれのアドレスバス、データバスと
の接続関係を切り換えるためのバスセレクト信号をメモ
リブロック１−１、１−２へ出力する。即ち、切換制御
回路９は、アドレスがページ１に相当するので、マイク
ロプロセッサ５に接続されているバスがデータメモリＤ
Ｍ１とが接続されるようにセレクト信号を送出する。こ
の結果、メモリブロック１−１のバス切換スイッチ２１
−１、バス切換スイッチ２２−１において切り換えが生
じ、マイクロプロセッサ５に接続されているバスとデー
タメモリＤＭ１とが接続される。そこで、マイクロプロ
セッサ５はページ１から受信フレームを読み出し、フレ
ームの種類（タイプ）の判別、フレームの妥当性のチェ
ック等の受信処理を実行し、処理終了後にマイクロプロ
セッサ７に受信処理したフレームが格納されているペー
ジ１のページ情報をライン５１を介して送出する。次
に、マイクロプロセッサ５は受信インタフェース３が次
のフレームを受信して所定のページに格納する毎に、対
応のページ情報を順次に送出してくるので、これに応じ
てページ２以下の所定ページを確保すべく対応のアドレ
スを出力し、以下同様の動作を続ける（図７参照）。

【００２０】次に、ページ１のページ情報を受取ったマ
イクロプロセッサ７は、対応のアドレスを出力する。こ
れにより、切換制御回路９は、上記マイクロプロセッサ
７に接続されたアドレスバスの一部から与えられる信号
を得て、これに応じてメモリブロック１−１、１−２内
の各メモリＤＭ１〜ＤＭ８とマイクロプロセッサ７に接
続されたそれぞれのアドレスバス、データバスとの接続
関係を切り換えるためのバスセレクト信号をメモリブロ
ック１−１、１−２へ出力する。即ち、切換制御回路９
は、アドレスがページ１に相当するので、マイクロプロ
セッサ７に接続されているバスがデータメモリＤＭ１と
が接続されるようにセレクト信号を送出する。この結
果、メモリブロック１−１のバス切換スイッチ２１−
１、バス切換スイッチ２２−１において切り換えが生
じ、マイクロプロセッサ７に接続されているバスとデー
タメモリＤＭ１とが接続される。そこで、マイクロプロ
セッサ７はページ１からフレームを読み出し、宛先アド
レスより中継先の決定等の送信処理を実行し、処理終了
後に送信インタフェース８に送信処理したフレームが格
納されているページ１のページ情報をライン５１を介し
て送出する。次に、マイクロプロセッサ７はマイクロプ
ロセッサ５が次の所定のページに格納されたフレームの
受信処理を終了する毎に、対応のページ情報を順次に送
出してくるので、ページ２以下の所定ページを確保すべ
く対応のアドレスを出力し、以下同様の動作を続ける
（図７参照）。

【００２１】ページ１のページ情報を受取った送信イン
タフェース８は、対応のアドレスを出力する。これによ
り、切換制御回路９は、上記送信インタフェース８に接
続されたアドレスバスの一部から与えられる信号を得
て、これに応じてメモリブロック１−１、１−２内の各
データメモリＤＭ１〜ＤＭ８と送信インタフェース８に
接続されたそれぞれのアドレスバス、データバスとの接
続関係を切り換えるためのバスセレクト信号をメモリブ
ロック１−１、１−２へ出力する。即ち、切換制御回路
９は、アドレスがページ１に相当するので、送信インタ
フェース８に接続されているバスがデータメモリＤＭ１
とが接続されるようにセレクト信号を送出する。この結
果、メモリブロック１−１のバス切換スイッチ２１−
１、バス切換スイッチ２２−１において切り換えが生
じ、送信インタフェース８に接続されているバスとデー
タメモリＤＭ１とが接続される。そこで、送信インタフ
ェース８はページ１からフレームを読み出し、ＬＡＮ−
Ｂへ送信し、次に送信するフレームが格納されているペ
ージ情報がライン７１を介して送出されてくるのを待
つ。即ち、送信インタフェース８はマイクロプロセッサ
７が次の所定のページに格納されたフレームの送信処理
を終了する毎に、対応のページ情報を順次に送出してく
るので、ページ２以下の所定ページを確保すべく対応の
アドレスを出力しフレームを取り出して、以下同様のフ
レーム送信動作を続ける（図７参照）。

【００２２】斯して、本実施例によれば、ページ情報が
受信インタフェース３から順次に、マイクロプロセッサ
５、マイクロプロセッサ７、送信インタフェース８へ送
られて行くことから、到来順でフレームが処理され中継
されて行くことが保証される。そして、ページ情報を受
けた、マイクロプロセッサ５、マイクロプロセッサ７、
送信インタフェース８の順で同一のデータメモリと接続
され、８個のデータメモリＤＭ１〜ＤＭ８が順次に使用
されて行くため、ある時点では、図７から明らかなよう
に、受信インタフェース３、マイクロプロセッサ５、マ
イクロプロセッサ７、送信インタフェース８が異なるデ
ータメモリと接続されており、処理が同時に行われ得る
から、スループットの向上が図られる。なお、マイクロ
プロセッサ５、マイクロプロセッサ７、送信インタフェ
ース８は送られてくるページ情報を受けて動作するの
で、これらの間では、他の回路が接続されているデータ
メモリにアクセスしようとすること（つまり、所謂追い
越しての使用）は無いが、受信インタフェース３はフレ
ームが受信される毎に、ページを確保すべく動作するた
め、データメモリが少ないときには、送信インタフェー
ス８に接続されているデータメモリをアクセスしようと
する可能性を有する。そこで、受信フレームの到来イン
ターバルと各部の処理速度とを考慮して、必要な数のデ
ータメモリを用意する。

【００２３】また、実施例ではＬＡＮ−ＡからＬＡＮ−
Ｂへの中継を説明したが、実施例と同様の構成を有する
ＬＡＮ間接続装置を、他に１台用意して、受信インタフ
ェース３にＬＡＮ−Ｂを接続し、送信インタフェース８
にＬＡＮ−Ａを接続することにより、双方向への中継が
可能となる。更に、実施例では触れなかったが、フレー
ムの送信先アドレスが同一ＬＡＮ内を示す時には、当該
フレームは廃棄され中継されることはない。

【００２４】また、実施例では、１つのデータメモリを
複数のページに分割したが、他の実施例では、１つのデ
ータメモリが１のページを有する。また、実施例では、
ページ情報を順次に渡すようにしたが、他の実施例にお
いては、受信インタフェース３において、ページを所定
順で使用することが定められているのであれば、当該所
定順の情報を受信インタフェース３以外に、マイクロプ
ロセッサ５、マイクロプロセッサ７、送信インタフェー
ス８に備えさせ、処理終了を次々に通知するように構成
される。この実施例によっても、本実施例と同様の効果
が期待できる。

【００２５】

【発明の効果】以上説明したように第１の発明によれ
ば、受信インタフェース、受信処理手段、送信処理手
段、送信インタフェース及びこれらにそれぞれ接続され
たバス、少なくとも前記バスの数と同数のメモリとが備
えられており、前記受信インタフェース、前記受信処理
手段、前記送信処理手段、前記送信インタフェースのそ
れぞれから前記メモリのアドレスが出力される毎に、当
該受信インタフェース、前記受信処理手段、前記送信処
理手段、前記送信インタフェースのそれぞれに接続され
たバスと前記のメモリとの接続関係が切り換えられるこ
とから、受信インタフェース、受信処理手段、送信処理
手段、送信インタフェースは、アドレスを出力するだけ
で、必要なメモリと次々に接続されて行き、このメモリ
を用いて、データブロックの受取り、データブロックの
妥当性チェック等の受信処理、データブロックを中継し
て第２の系へ送信するための送信処理、データブロック
の送出を、それぞれ同時に行うことが可能となる。

【００２６】また上記の第２の発明によれば、受信イン
タフェース、受信処理手段、送信処理手段、送信インタ
フェースがそれぞれのバスを介して接続されるメモリが
ページを有しており、ページに対応のページ情報が受信
インタフェースから順次に、受信処理手段、送信処理手
段、送信インタフェースへ送られて行くことから、到来
順でデータブロックが処理され中継されて行くことが保
証される。

【図面の簡単な説明】

【図１】本発明の実施例に係るＬＡＮ間接続装置の構成
図。

【図２】本発明の実施例に係るＬＡＮ間接続装置の要部
構成図。

【図３】本発明の実施例に係るＬＡＮ間接続装置の要部
構成図。

【図４】本発明の実施例に係るＬＡＮ間接続装置により
提供されるデータメモリのメモリ空間を示す図。

【図５】本発明の実施例に係るＬＡＮ間接続装置で受信
するフレームのフォーマットを示す図。

【図６】本発明の実施例に係るＬＡＮ間接続装置の要部
に係る切換制御回路の構成図。

【図７】本発明の実施例に係るＬＡＮ間接続装置の動作
を説明するための状態遷移図。

【図８】従来のＬＡＮ間接続装置の構成図。

【図９】従来のＬＡＮ間接続装置の構成図。

【符号の説明】

１−１、１−２ メモリブロック ３ 受信イ
ンタフェース ４、６ 主メモリ ５、７ マ
イクロプロセッサ ８ 送信インタフェース ９ 切換制
御回路 １０ アドレスバス １１ デー
タバス ２１−１、２１−２、２２−１、２２−２ バス切換ス
イッチ ９１〜９４ バスセレクト信号生成部 ＤＭ１〜ＤＭ８データメモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の系から到来するデータブロックを
   受信する受信インタフェースと、 この受信インタフェースにより受信されたデータブロッ
   クについて受信処理する受信処理手段と、 この受信処理手段により処理されたデータブロックを中
   継して第２の系へ送信するための送信処理を当該データ
   ブロックについて行う送信処理手段と、 この送信処理手段により処理されたデータブロックを前
   記第２の系へ送信する送信インタフェースと、 前記受信インタフェース、前記受信処理手段、前記送信
   処理手段、前記送信インタフェースのそれぞれに接続さ
   れたバスと、 少なくとも前記バスの数と同数のメモリと、 前記受信インタフェース、前記受信処理手段、前記送信
   処理手段、前記送信インタフェースのそれぞれから前記
   メモリのアドレスが出力される毎に、当該受信インタフ
   ェース、前記受信処理手段、前記送信処理手段、前記送
   信インタフェースのそれぞれに接続されたバスと前記メ
   モリとの接続関係を切り換えるバス切換手段とを具備す
   ることを特徴とするデータ中継装置。
2. 【請求項２】 処理に係るデータブロックを格納するペ
   ージを有する４以上のメモリから構成されるメモリ群
   と、 第１の系から到来するデータブロックを受信し、これを
   所定順で格納するページを指定するアドレスを出力する
   受信インタフェースと、 この受信インタフェースにより、受信されたデータブロ
   ックについて格納先のページ情報を与えられ、このペー
   ジを指定するアドレスを出力して該当のページに格納さ
   れているデータブロックを受信処理する受信処理手段
   と、 この受信処理手段により処理されたデータブロックにつ
   いて格納先のページ情報を与えられ、このページを指定
   するアドレスを出力して該当のページに格納されている
   データブロックを中継して第２の系へ送信するための送
   信処理を当該データブロックについて行う送信処理手段
   と、 この送信処理手段により処理されたデータブロックにつ
   いて格納先のページ情報を与えられ、このページを指定
   するアドレスを出力して該当のページに格納されている
   データブロックを前記第２の系へ送信する送信インタフ
   ェースと、 前記受信インタフェース、前記受信処理手段、前記送信
   処理手段、前記送信インタフェースのそれぞれに接続さ
   れたバスと、 前記受信インタフェース、前記受信処理手段、前記送信
   処理手段、前記送信インタフェースのそれぞれから前記
   メモリのアドレスが出力される毎に、当該受信インタフ
   ェース、前記受信処理手段、前記送信処理手段、前記送
   信インタフェースのそれぞれに接続されたバスと前記の
   メモリ群のメモリとの接続関係を切り換えるバス切換手
   段とを具備することを特徴とするデータ中継装置。