JPH0766222A

JPH0766222A - 電界効果トランジスタ

Info

Publication number: JPH0766222A
Application number: JP21464693A
Authority: JP
Inventors: Shin Watanabe; 伸渡辺; Haruki Nishida; 治樹西田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-08-31
Filing date: 1993-08-31
Publication date: 1995-03-10

Abstract

(57)【要約】【目的】例えば、マイクロ波帯で使用する電界効果ト
ランジスタに関し、電力効率の向上を図ることを目的と
する。【構成】電極パット１と、対応する複数の電極２とを
有する電界効果トランジスタにおいて、電極パットとそ
れぞれの電極の一端とを線路３で接続する際、電極パッ
トから各電極の一端までの移相量が同一となる様な幅と
長さを持つ線路で接続するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、マイクロ波帯
で使用する電界効果トランジスタに関するものである。

【０００２】一般に、電界効果トランジスタ（FET)の出
力電力を向上させる為、ゲート・フインガー数（即ち、
ゲート数）を増加する方法が取られている。この様な方
法は動作周波数が低い場合には有効であるが、マイクロ
波帯の様な超高周波数帯においては、後述する様に、内
部で合成して出力すべき信号の位相が同相でなくなる
為、単にゲート・フインガー数を２倍に増加しても、取
り出せる電力は必ずしも３dBm アップにはならず電力効
率が劣化する。

【０００３】そこで、動作周波数が超高周波数帯であっ
ても、ゲート・フインガー数を２倍に増加すれば取り出
せる電力も２倍となる様にする、即ち、電力効率の向上
を図ることが必要である。

【０００４】

【従来の技術】図３は従来例のFET 要部構造図で、(a)
は超高周波帯で電力増幅する為の構造説明図、(b) は
(a)-を適用したFET 構造説明図( ゲート・フインガー
数が４の場合）である。

【０００５】一般に、増幅器に用いられる電界効果トラ
ンジスタ (以下、FET と省略する)は、図３(a)-に示
す様に、ドレイン部(D) とソース部(S) の間にゲートパ
ット（即ち、ゲート端子）71とゲート幅81a からなるゲ
ート部から構成されているが、増幅器の高出力化を図る
には、より多くのドレイン電流を流さなければならな
い。

【０００６】この為、ゲート幅 81aを点線に示す様に長
くすればよいが( これに伴って、ドレイン電極やソース
電極も大きくする) 、これにより動作周波数が低下す
る。そこで、動作周波数帯を低下させずに高出力化を行
う為、(a)-に示す様に、長くしたゲート幅を、例え
ば、２分割して２つFET 部分を生成し、ドレイン側で合
成する様な構造にした。なお、ゲート幅 82a, 82b の様
にゲートパット72に接続された複数のゲート幅をゲート
・フインガと云う。

【０００７】さて、図３(b) において、ソース側共通パ
ターン96に、リボン状のソース電極93,95を所定間隔だ
け離して直角に取り付けてソース部を構成し、ゲート側
共通パターン74に、ゲートパット73と４個のゲートフイ
ンガー83a, 84bを取り付けてゲート部を構成している。
また、ドレイン側共通パターン76に、ドレインパット75
とリボン状のドレイン電極77, 78を取り付けてドレイン
部を構成している。

【０００８】そして、隣接するソース電極の間の所定位
置に、ドレイン電極が１つずつ配置され、更に、ソース
電極とドレイン電極との間の所定位置に、ゲート・フイ
ンガーが１つずつ配置されるが、例えば、ソース電極9
3, ゲート・フインガー83a,ドレイン電極77で１つのFET
としての機能を持つので、全部で４個のFET 機能部分
で構成されることになる。また、両端のソース電極93,
95はソースパット91, 92に接続される。

【０００９】さて、図３(b) の様なパターンのFET のゲ
ートパット73に信号が印加すると、ゲート側共通パター
ン74は信号を４分配して、それぞれのFET 機能部分に加
えるので、各機能部分のドレイン電極77, 78に増幅した
信号が現れるが、これらの信号はドレイン側共通パター
ン76で合成され、ドレインパット75から出力信号として
取り出される。

【００１０】つまり、高電力出力をFET から取り出す
為、入力信号を分配し、それぞれ対応するFET 機能部分
で増幅した後、合成して出力する様な構造になってい
る。

【００１１】

【発明が解決しようとする課題】図４は課題説明図であ
る。図４に示す様に、大電力の出力信号をFET から取り
出す為にはゲート・フインガー数を増加して内部のFET
機能部分を増加することなどにより対処してきた。

【００１２】しかし、図４に示す電極配置の場合の信号
径路を見ると、径路２が最短、径路１が最長となり、他
の径路はこの間にある。この為、ドレイン側共通パター
ンのＡ点における信号の位相は通過した径路により異な
り、増幅した信号の同相合成は不可能となる。

【００１３】これは周波数が高くなる程、顕著に現れ、
利得の低下や電力の損失などが発生するが、電力の損失
分は熱に変換されFET の性能を低下させると共に、寿命
を著しく短くし信頼性が低下する。

【００１４】即ち、単純にゲート・フインガーの数を増
加しても、超高周波帯では理想的な電力増加ができない
と云う問題がある。本発明は電力効率の向上を図ること
を目的とする。

【００１５】

【課題を解決するための手段】図１は第１の本発明の原
理構造図である。図中、１は電極パット、２は複数の電
極、３は線路である。

【００１６】第１の本発明は電極パットとそれぞれの電
極の一端とを線路で接続する際、電極パットから各電極
の一端までの移相量が同一となる様な幅と長さを持つ線
路で接続する構造にした。

【００１７】第２の本発明は、上記の線路の代わりにワ
イヤでエアブリッジする様にした。

【００１８】

【作用】第１の本発明は、電極パットとそれぞれの電極
の一端とを線路で接続する際、電極パットから各電極ま
での移相量が同一となる様な幅と長さを持つ線路で接続
する構造にした。

【００１９】以下、上記の電極パットがゲートパット、
パターンがゲート側共通パターンとして第１の本発明の
位相調整方法を説明する。なお、説明を容易にする為、
ゲート・フインガーの数は６とする。

【００２０】先ず、図１おいて、ゲートパット１から入
力した信号はゲート側共通パターン３で３分配されて対
応するゲート・フインガーの一端に現れる。この時、径
路１と径路３は同じ長さであるが、径路２の長さは径路
１，３よりも短いので、ゲート・フインガー22a, 22bに
現れる信号の位相はゲート・フインガー21a, 21b, 23a,
23bに現れる信号の位相よりも進む。

【００２１】そこで、径路２の長さを等価的に径路１，
３と同じまで長くすればよい。これを行うには径路２の
線路幅を径路１，径路３に比して所定量だけ細くして、
よりインダクタ性（Ｌ性）にすれば、電気的に長くなる
ので、ここを通過する信号の位相は遅れ、各ゲート・フ
インガーに印加した時の信号の位相は同じになる。

【００２２】以下、これを詳細に説明する。一般に、ゲ
ート共通パターンを形成している線路のパターンは、等
価的に分布インダクタンス分と基板に対する分布キャパ
シタンス分で表されるが、接地導体から十分離れた自由
空間に置いた直線状リボン導体（即ち、線路パターン）
のインダクタンスは公知の様に、 L_R(nH/ｃm)=log_e(l/W) ＋1.193 ＋0.22(W/l) で表される。

【００２３】なお、上式は電子通信学会が昭和56年10月
20に発行した「通信用マイクロ波回路」の53頁に記載さ
れており、W はリボン幅,lは長さで、厚さt ≪W とす
る。しかし、直線状リボン導体が接地導体から十分離れ
ていない場合、導体と接地導体との間のキャパシタンス
成分の影響を受けてその分だけインダクタンス成分が減
少する。

【００２４】一方、リボン幅W を上記よりも小にすると
インダクタンス成分は大きくなるが、W が小になる為に
キャパシタンス成分の影響は小さくなる。結局、幅を狭
くしないリボン導体より、より大きなインダクタンス成
分となるので、等価的に線路長が伸びたことになる。

【００２５】なお、ゲート・フインガー数が６以上の場
合には、最短径路と最長径路との間の長さを持つ径路が
あるので、最長径路以外の径路については移相量が同一
となる様に幅と長さを調整しなければならない。また、
ドレイン側もゲート側と同様に径路幅と長さを調整しな
ければならない。

【００２６】これにより、ゲートパットに入力した信号
はドレイン側共通パターンで同相合成されるので、電力
効率の向上を図ることができる。第２の本発明は、上記
のパターンとしてワイヤをエアブリッヂすることによ
り、ワイヤと電極などが形成された基板との間に誘電率
の低い層（例えば、空気）が入るので、ワイヤと基板と
の間に分布するキャパシタンスが低減されてインダクタ
ンスが増加する。

【００２７】

【実施例】図２は第１の本発明の実施例の要部構造図で
ある。ここで、ゲートパット31, ドレインパット51は電
極１の構成部分、ソース電極98,99 ／ゲート・フインガ
ー21a 〜23a, 21b〜23b ／ドレイン電極61〜63は複数の
電極２の構成部分、ソース側共通パターン97／ゲート側
共通パターン32／ドレイン側共通パターン52は線路３の
構成部分である。また、全図を通じて同一符号は同一対
象物である。

【００２８】以下、ゲート・フインガーは６本として図
の説明をするが、上記で詳細説明した部分については概
略説明し、本発明の部分について詳細説明する。図２に
おいて、ソース側共通パターン97に、リボン状のソース
電極98, 99を所定間隔だけ離して、直角に取り付けてソ
ース部を構成している。また、ゲート側共通パターン32
に、ゲートパット１とゲート・フインガー21a 〜23a, 2
1b〜23bを取り付けてゲート部を構成しているが、ゲー
ト・フインガー22a, 22bを取り付けたゲート共通パター
ン部分は、図に示す様に、パターン幅が他の部分よりも
狭くしてインダクタンスを増加させている。

【００２９】更に、ドレイン側共通パターン52に、ドレ
インパット51とリボン状のドレイン電極61〜63を所定間
隔だけ離して、直角に取り付けてドレイン部を構成して
いるが、ドレイン電極62を取り付けたドレイン側共通パ
ターン部分はパターン幅が他の部分よりも狭くしてイン
ダクタンスを増加させている。

【００３０】さて、図２の様なパターンを持つFET のゲ
ートパット31に信号が印加すると、ゲート側共通パター
ン32で３分配され、それぞれのFET 機能部分で増幅され
てドレイン電極61〜63からドレイン側共通パターン52で
合成され、ドレインパット51から出力信号として取り出
される。

【００３１】この時、ゲートパットからドレインパット
に到達する信号の径路長は全て同じ長さとなる様にゲー
ト側共通パターン及びドレイン側共通パターンの一部の
パターンの幅及び長さを変化した構造になっているの
で、ゲート・フインガーが増加しても均等な電力分配が
行われ、電力効率の向上となる。

【００３２】また、パターンの幅及び長さを変化する代
わりに、例えば、長さを変化させた金ワイヤを空間を通
して対応する部分を接続してもよい。この場合、ワイヤ
と基板との間のキャパシタンス成分の影響は小さくなる
ので、上記の線路の場合よりも大きな値のインダクタン
ス成分となる。

【００３３】これにより、超高周波数帯で増幅動作する
FET の電力効率の向上を図ることができる。

【００３４】

【発明の効果】以上詳細に説明した様に本発明によれ
ば、FET の電力効率の向上を図ることができると云う効
果がある。

【図面の簡単な説明】

【図１】第１の本発明の原理構造図である。

【図２】第１の本発明の実施例の要部構造図である。

【図３】従来例のFET 要部構造説明図で、(a) は超高周
波帯で電力増幅する為の構造説明図、(b) は(a)-を適
用したFET 要部構造説明図( ゲート・フインガーが４個
の場合）である。

【図４】課題説明図である。

【符号の説明】

１電極パット２電極３パターン

Claims

【特許請求の範囲】

【請求項１】電極パット(1) と、対応する複数の電極
(2) とを有する電界効果トランジスタにおいて、該電極パットとそれぞれの電極の一端とを線路(3) で接
続する際、該電極パットから各電極の一端までの移相量が同一とな
る様な幅と長さを持つ線路で接続する構造にしたことを
特徴とする電界効果トランジスタ。
【請求項２】上記の線路がエアブリッジしたワイヤで
あることを特徴とする電界効果トランジスタ。