JPH0761007B2 - フェイズ・ロックド・ループ回路 - Google Patents
フェイズ・ロックド・ループ回路Info
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- JPH0761007B2 JPH0761007B2 JP62247086A JP24708687A JPH0761007B2 JP H0761007 B2 JPH0761007 B2 JP H0761007B2 JP 62247086 A JP62247086 A JP 62247086A JP 24708687 A JP24708687 A JP 24708687A JP H0761007 B2 JPH0761007 B2 JP H0761007B2
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- output
- voltage
- circuit
- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、フェイズ・ロックド・ループ回路（以下、PL
L回路という）の新規な構成に関する。
L回路という）の新規な構成に関する。
従来の技術 PLL回路は一種の周波数負帰還回路であり、入力信号の
位相変化に追随する位相同期回路である。すなわち、閉
回路中の電圧制御発振器の位相（あるいは周波数）と基
準となる位相（あるいは周波数）とを比較し、この２つ
の位相（或は周波数）が一致するように動作する回路で
ある。
位相変化に追随する位相同期回路である。すなわち、閉
回路中の電圧制御発振器の位相（あるいは周波数）と基
準となる位相（あるいは周波数）とを比較し、この２つ
の位相（或は周波数）が一致するように動作する回路で
ある。
一般的な従来のPLL回路を第２図に示す。
図示の回路は、例えば可変容量ダイオードを用いた電圧
制御発振器１を備えている。該電圧制御発振器の出力
は、増巾器２の入力に接続されている。該増巾器の出力
信号８は、位相比較器４の一方の入力に接続されてい
る。該位相比較器のもう一方の入力には、基準周波数発
振器３の出力信号９が接続されている。
制御発振器１を備えている。該電圧制御発振器の出力
は、増巾器２の入力に接続されている。該増巾器の出力
信号８は、位相比較器４の一方の入力に接続されてい
る。該位相比較器のもう一方の入力には、基準周波数発
振器３の出力信号９が接続されている。
位相比較器４の２つの出力、Ｕ信号10とＤ信号11は、チ
ャージポンプ６の２つの入力にそれぞれ接続されてい
る。該チャージポンプの出力は、例えば反転型のアクテ
ィブフィルタからなるローパスフィルタ７の入力に接続
されている。該ローパスフィルタの出力24は、上記電圧
制御発振器１の入力に接続されている。このように、図
示の回路は、閉回路を構成する。
ャージポンプ６の２つの入力にそれぞれ接続されてい
る。該チャージポンプの出力は、例えば反転型のアクテ
ィブフィルタからなるローパスフィルタ７の入力に接続
されている。該ローパスフィルタの出力24は、上記電圧
制御発振器１の入力に接続されている。このように、図
示の回路は、閉回路を構成する。
以上のように構成されるPLL回路は、次のように動作す
る。
る。
電圧制御発振器１が出力する周波数は、増幅器２で増幅
及び波形整形された後、比較される周波数Ｒ信号８とし
て位相比較器４に入力される。一方、比較する基準周波
数であるＶ信号９は、基準周波数発振器３で作られる。
位相比較器４はＲ信号８とＶ信号９の位相を比較し、Ｒ
信号の位相の方が進んでいる場合はＵ信号10をアクティ
ブにする。逆に、Ｒ信号８の方が遅れている場合には、
Ｄ信号をアクティブにする。Ｕ信号10とＤ信号11は、同
時にアクティブになることはない。
及び波形整形された後、比較される周波数Ｒ信号８とし
て位相比較器４に入力される。一方、比較する基準周波
数であるＶ信号９は、基準周波数発振器３で作られる。
位相比較器４はＲ信号８とＶ信号９の位相を比較し、Ｒ
信号の位相の方が進んでいる場合はＵ信号10をアクティ
ブにする。逆に、Ｒ信号８の方が遅れている場合には、
Ｄ信号をアクティブにする。Ｕ信号10とＤ信号11は、同
時にアクティブになることはない。
チャージポンプ６は、デジタル信号をアナログ信号に変
換する。該チャージポンプは、Ｕ信号10がアクティブの
間はハイレベルを出力し、Ｄ信号11がアクティブの間は
ロウレベルを出力し、両信号ともアクティブでない期間
はハイインピーダンス状態となる。チャージポンプ６の
出力がハイレベルの間、ローパスフィルタ７はローパス
フィルタ出力24の電圧を押し下げ、電圧制御発振器１の
発振周波数を下げる。逆に、チャージポンプ６の出力が
ロウレベルの間、ローパスフィルタ７はローパスフィル
タ出力24の電圧を押し上げ、上記発振周波数を上げる。
また、チャージポンプ６の出力がハイインピーダンス状
態になると、ローパスフィルタ出力24の電圧は一定に保
持され、発振周波数も一定に保持される。
換する。該チャージポンプは、Ｕ信号10がアクティブの
間はハイレベルを出力し、Ｄ信号11がアクティブの間は
ロウレベルを出力し、両信号ともアクティブでない期間
はハイインピーダンス状態となる。チャージポンプ６の
出力がハイレベルの間、ローパスフィルタ７はローパス
フィルタ出力24の電圧を押し下げ、電圧制御発振器１の
発振周波数を下げる。逆に、チャージポンプ６の出力が
ロウレベルの間、ローパスフィルタ７はローパスフィル
タ出力24の電圧を押し上げ、上記発振周波数を上げる。
また、チャージポンプ６の出力がハイインピーダンス状
態になると、ローパスフィルタ出力24の電圧は一定に保
持され、発振周波数も一定に保持される。
ただし、ローパスフィルタ出力24の電圧は回路リークに
より次第に低下し、発振周波数も出力24の電圧につれて
下がる。この場合、位相比較器４によりＲ信号８の位相
遅れが検出されてＤ信号11がアクティブとなり、チャー
ジポンプ６はロウレベルを出力する。この結果、ローパ
スフィルタ出力24の電圧が押し上げられ、Ｖ信号９と位
相が一致するまで発振周波数が上げられる。
より次第に低下し、発振周波数も出力24の電圧につれて
下がる。この場合、位相比較器４によりＲ信号８の位相
遅れが検出されてＤ信号11がアクティブとなり、チャー
ジポンプ６はロウレベルを出力する。この結果、ローパ
スフィルタ出力24の電圧が押し上げられ、Ｖ信号９と位
相が一致するまで発振周波数が上げられる。
このように、PLL回路を用いることにより、発振周波数
を一定に保持することができる。また、増幅器２と位相
比較器４との間にプログラマブルデバイダを付設して、
基準周波数となるＶ信号９の整数倍の周波数を得る周波
数シンセサイザを実現することもできる。
を一定に保持することができる。また、増幅器２と位相
比較器４との間にプログラマブルデバイダを付設して、
基準周波数となるＶ信号９の整数倍の周波数を得る周波
数シンセサイザを実現することもできる。
第３図は、電圧制御発振器１の入力電圧Ｖに対する発振
周波数ｆの関係を示す。電圧制御発振器１は、入力電圧
VMINからVMAXの範囲において発振し、VMIN以下の電圧で
は発振しない。
周波数ｆの関係を示す。電圧制御発振器１は、入力電圧
VMINからVMAXの範囲において発振し、VMIN以下の電圧で
は発振しない。
発明が解決しようとする問題点 上述のPLL回路において、電圧制御発振器１に供給され
る電源だけをオフ状態にした場合、増幅器２の入力信号
は0HZでなければならないが、実際にはノイズが入り込
む。また、増幅器２自体のノイズを増幅して、Ｒ信号８
として出力してしまう場合がある。
る電源だけをオフ状態にした場合、増幅器２の入力信号
は0HZでなければならないが、実際にはノイズが入り込
む。また、増幅器２自体のノイズを増幅して、Ｒ信号８
として出力してしまう場合がある。
このとき0HZであるはずのＲ信号８が、ノイズによりＶ
信号９よりも位相が進んでいる（周波数が高い）と、Ｕ
信号10がアクティブとなり、チャージポンプ６の出力は
ハイレベルとなる。この結果、ローパスフィルタ７の出
力24がロウレベルに固定される。このロウレベルの値が
上記VMINよりも低い場合には、電圧制御発振器１に電源
を供給しても発振が開始されない。すなわち、このPLL
回路全体が機能している場合は、ローパスフィルタの出
力24の出力がローレベルであると電圧制御発振器１の発
振周波数が低下し、最終的に位相比較器４の出力はハイ
インピーダンス状態またはＤ信号に遷移してローパスフ
ィルタ７の出力電圧の低下は止まる。しかしながら、電
圧制御発振器１が動作していない状態ではこの帰還制御
が行われないので、ローパスフィルタ７にはＵ信号が入
力され続ける。このため、ローパスフィルタ７の出力は
電圧制御発振器１の最低動作電圧Vminよりも低くなって
しまう。この状態で電圧制御発振器１が再び動作を開始
しても、電圧制御発振器１に対する入力電圧は動作範囲
外なので、PLL回路の正常な帰還動作は回復されない。
特に増幅器２のゲインが高いときはノイズが発生し易い
ので、上記不都合が生じ易い。このように、従来のPLL
回路では、発振が不安定であるという問題があった。
信号９よりも位相が進んでいる（周波数が高い）と、Ｕ
信号10がアクティブとなり、チャージポンプ６の出力は
ハイレベルとなる。この結果、ローパスフィルタ７の出
力24がロウレベルに固定される。このロウレベルの値が
上記VMINよりも低い場合には、電圧制御発振器１に電源
を供給しても発振が開始されない。すなわち、このPLL
回路全体が機能している場合は、ローパスフィルタの出
力24の出力がローレベルであると電圧制御発振器１の発
振周波数が低下し、最終的に位相比較器４の出力はハイ
インピーダンス状態またはＤ信号に遷移してローパスフ
ィルタ７の出力電圧の低下は止まる。しかしながら、電
圧制御発振器１が動作していない状態ではこの帰還制御
が行われないので、ローパスフィルタ７にはＵ信号が入
力され続ける。このため、ローパスフィルタ７の出力は
電圧制御発振器１の最低動作電圧Vminよりも低くなって
しまう。この状態で電圧制御発振器１が再び動作を開始
しても、電圧制御発振器１に対する入力電圧は動作範囲
外なので、PLL回路の正常な帰還動作は回復されない。
特に増幅器２のゲインが高いときはノイズが発生し易い
ので、上記不都合が生じ易い。このように、従来のPLL
回路では、発振が不安定であるという問題があった。
そこで、本発明は、発振が安定な、新規なPLL回路を提
供せんとするものである。
供せんとするものである。
問題点を解決するための手段 本発明者は、上述の問題点を解決するには、ローパスフ
ィルタ出力24の電圧が上記VMINよりも低くならないよう
にすればよいことに着目して、本発明を完成した。
ィルタ出力24の電圧が上記VMINよりも低くならないよう
にすればよいことに着目して、本発明を完成した。
すなわち、本発明によるならば、入力電圧に応じて一定
範囲の周波数を発振する電圧制御発振器と、該発振周波
数を増幅して次段への信号（Ｒ信号）とする増幅器と、
基準信号（Ｖ信号）を発振する基準周波数発振器と、上
記Ｒ信号とＶ信号の位相を比較して２つの出力信号（Ｕ
信号及びＤ信号）を出力する位相比較器であって、Ｒ信
号の方がＶ信号よりも位相が進んでいる場合にはＵ信号
をアクティブにし、Ｒ信号の方がＶ信号よりも位相が遅
れている場合にはＤ信号をアクティブにし、Ｒ信号とＶ
信号の位相が一致した場合にはＵ信号及びＤ信号をとも
にインアクティブにする位相比較器と、Ｕ信号がアクテ
ィブの場合はハイレベルを出力し、Ｄ信号がアクティブ
の場合はロウレベルを出力し、Ｕ信号及びＤ信号がとも
にインアクティブの場合はハイインピーダンス状態とな
るチャージポンプと、該チャージポンプの出力をアナロ
グ電圧に変換する反転型のローパスフィルタとを備え、
該ローパスフィルタの出力電圧が上記電圧制御発振器の
入力に接続されたフェイズ・ロックド・ループ回路にお
いて、 上記ローパスフィルタの出力電圧が上記電圧制御発振器
の最低入力電圧よりも低くなる期間よりも長く上記Ｕ信
号が連続してアクティブであることを検出して該Ｕ信号
を次段のチャージポンプへ伝達することを禁止する回路
と、該回路をＤ信号でリセットする手段とを具備する禁
止回路を備えることを特徴とするフェイズ・ロックド・
ループ回路が提供される。
範囲の周波数を発振する電圧制御発振器と、該発振周波
数を増幅して次段への信号（Ｒ信号）とする増幅器と、
基準信号（Ｖ信号）を発振する基準周波数発振器と、上
記Ｒ信号とＶ信号の位相を比較して２つの出力信号（Ｕ
信号及びＤ信号）を出力する位相比較器であって、Ｒ信
号の方がＶ信号よりも位相が進んでいる場合にはＵ信号
をアクティブにし、Ｒ信号の方がＶ信号よりも位相が遅
れている場合にはＤ信号をアクティブにし、Ｒ信号とＶ
信号の位相が一致した場合にはＵ信号及びＤ信号をとも
にインアクティブにする位相比較器と、Ｕ信号がアクテ
ィブの場合はハイレベルを出力し、Ｄ信号がアクティブ
の場合はロウレベルを出力し、Ｕ信号及びＤ信号がとも
にインアクティブの場合はハイインピーダンス状態とな
るチャージポンプと、該チャージポンプの出力をアナロ
グ電圧に変換する反転型のローパスフィルタとを備え、
該ローパスフィルタの出力電圧が上記電圧制御発振器の
入力に接続されたフェイズ・ロックド・ループ回路にお
いて、 上記ローパスフィルタの出力電圧が上記電圧制御発振器
の最低入力電圧よりも低くなる期間よりも長く上記Ｕ信
号が連続してアクティブであることを検出して該Ｕ信号
を次段のチャージポンプへ伝達することを禁止する回路
と、該回路をＤ信号でリセットする手段とを具備する禁
止回路を備えることを特徴とするフェイズ・ロックド・
ループ回路が提供される。
また、具体的に後述するように、上記禁止回路は、上記
位相比較器と上記チャージポンプとの間に設けることが
有利である。
位相比較器と上記チャージポンプとの間に設けることが
有利である。
作用 以上のように、本発明のPLL回路は、位相比較器とチャ
ージポンプとの間に、禁止回路を備えている。該禁止回
路は、上記Ｕ信号が一定期間以上アクティブであること
を検出して、該Ｕ信号を次段のチャージポンプへ伝達す
ることを禁止する。禁止回路は、上記Ｄ信号で適宜リセ
ットされる。
ージポンプとの間に、禁止回路を備えている。該禁止回
路は、上記Ｕ信号が一定期間以上アクティブであること
を検出して、該Ｕ信号を次段のチャージポンプへ伝達す
ることを禁止する。禁止回路は、上記Ｄ信号で適宜リセ
ットされる。
このように、本発明のPLL回路では、上記Ｕ信号の出力
期間を一定時間以内に抑えて、電圧制御発振器への入力
電力がある一定値以下にならないようにする。この結
果、電圧制御発振器の発振停止、あるいは発振不能を防
止することが可能となる。
期間を一定時間以内に抑えて、電圧制御発振器への入力
電力がある一定値以下にならないようにする。この結
果、電圧制御発振器の発振停止、あるいは発振不能を防
止することが可能となる。
実施例 以下添加図面を参照して本発明のPLL回路の実施例を説
明する。
明する。
第１図は、本発明のPLL回路の１実施例の回路図であ
る。
る。
図示の回路は、電圧制御発振器１を備えている。該電圧
制御発振器の出力は、増巾器２の入力に接続されてい
る。該増巾器の出力信号８は、位相比較器４の一方の入
力に接続されている。該位相比較器のもう一方の入力に
は、基準周波数発振器３の出力信号９が接続されてい
る。
制御発振器の出力は、増巾器２の入力に接続されてい
る。該増巾器の出力信号８は、位相比較器４の一方の入
力に接続されている。該位相比較器のもう一方の入力に
は、基準周波数発振器３の出力信号９が接続されてい
る。
位相比較器４の２つの出力、Ｕ信号10とＤ信号11は、禁
止回路５の２つの入力にそれぞれ接続されている。該禁
止回路の２つの出力は、チャージポンプ６の２つの入力
にそれぞれ接続されている。該チャージポンプの出力
は、ローパスフィルタ７の入力に接続されている。該ロ
ーパスフィルタの出力24は、上記電圧制御発振器１の入
力に接続されている。
止回路５の２つの入力にそれぞれ接続されている。該禁
止回路の２つの出力は、チャージポンプ６の２つの入力
にそれぞれ接続されている。該チャージポンプの出力
は、ローパスフィルタ７の入力に接続されている。該ロ
ーパスフィルタの出力24は、上記電圧制御発振器１の入
力に接続されている。
第１図は、本発明のPLL回路の各構成ブロックについて
その内部構成を示している。禁止回路５以外の構成ブロ
ックの内部構成については公知であり、詳述を省略す
る。以下、禁止回路５と該禁止回路に接続するチャージ
ポンプ６の内部構成について説明する。
その内部構成を示している。禁止回路５以外の構成ブロ
ックの内部構成については公知であり、詳述を省略す
る。以下、禁止回路５と該禁止回路に接続するチャージ
ポンプ６の内部構成について説明する。
禁止回路５において、位相比較器４が出力するＵ信号10
は、インバータ30を介してNANDゲート12及び16の一方の
入力に接続されている。NANDゲート12のもう一方の入力
には、上記インバータ30の出力が抵抗を介して接続され
ており、さらに容量の一端も接続されている。該容量の
他端は、グラウンドに接続されている。上記抵抗止容量
は、時定数13を構成する。
は、インバータ30を介してNANDゲート12及び16の一方の
入力に接続されている。NANDゲート12のもう一方の入力
には、上記インバータ30の出力が抵抗を介して接続され
ており、さらに容量の一端も接続されている。該容量の
他端は、グラウンドに接続されている。上記抵抗止容量
は、時定数13を構成する。
NANDゲート12の出力は、NANDゲート14の一方の入力に接
続されている。該NANDゲート14の出力は、NANDゲート15
の一方の入力に接続されている。該NANDゲート15の出力
は、NANDゲート14のもう一方の入力に接続されている。
NANDゲート15のもう１つの入力には、位相比較器４が出
力するＤ信号11が２つのインバータ31及び32を介して接
続されている。２つのNANDゲート14及び15は、フリップ
フロップを構成する。
続されている。該NANDゲート14の出力は、NANDゲート15
の一方の入力に接続されている。該NANDゲート15の出力
は、NANDゲート14のもう一方の入力に接続されている。
NANDゲート15のもう１つの入力には、位相比較器４が出
力するＤ信号11が２つのインバータ31及び32を介して接
続されている。２つのNANDゲート14及び15は、フリップ
フロップを構成する。
NANDゲート14の出力は、インバータ33を介してNANDゲー
ト16のもう一方の入力に接続されている。該NANDゲート
16の出力は、禁止回路５の一方の出力となる。禁止回路
５のもう一方の出力は、上記インバータ31の出力であ
る。
ト16のもう一方の入力に接続されている。該NANDゲート
16の出力は、禁止回路５の一方の出力となる。禁止回路
５のもう一方の出力は、上記インバータ31の出力であ
る。
チャージポンプ６は、Pchトランジスタ17とNchトランジ
スタ18とからなる。２つのトランジスタ17及び18は直列
にドレイ同士が接続されており、その両端は電源及びグ
ラウンドに接続されている。トランジスタ17のゲートに
は、禁止回路５の一方の出力（NANDゲート16の出力）が
接続されている。トランジスタ18のゲートには、禁止回
路５のもう一方の出力（インバータ31の出力）が接続さ
れている。上記２つのトランジスタのドレインは、チャ
ージポンプ６の出力に共通に接続されている。
スタ18とからなる。２つのトランジスタ17及び18は直列
にドレイ同士が接続されており、その両端は電源及びグ
ラウンドに接続されている。トランジスタ17のゲートに
は、禁止回路５の一方の出力（NANDゲート16の出力）が
接続されている。トランジスタ18のゲートには、禁止回
路５のもう一方の出力（インバータ31の出力）が接続さ
れている。上記２つのトランジスタのドレインは、チャ
ージポンプ６の出力に共通に接続されている。
以上のように構成されるPLL回路は、次のように動作す
る。
る。
電圧制御発振器１が出力する周波数は、増幅器２により
増幅及び波形整形されて、Ｒ信号８として位相比較器４
へ入力される。位相比較器４へ入力された基準周波数
（Ｖ信号９）は、基準周波数発振器３で作られる。Ｒ信
号８とＶ信号９は、位相比較器４で比較される。Ｒ信号
８の位相がＶ信号９よりも進んでいる場合には、Ｕ信号
10がアクティブとなる。逆に、Ｒ信号８の位相がＶ信号
９よりも遅れている場合には、Ｄ信号11がアクティブと
なる。Ｕ信号10とＤ信号11が同時にアクティブになるこ
とはない。Ｕ信号10とＤ信号11の位相が一致した場合
は、両方の信号ともイン・アクティブになる。
増幅及び波形整形されて、Ｒ信号８として位相比較器４
へ入力される。位相比較器４へ入力された基準周波数
（Ｖ信号９）は、基準周波数発振器３で作られる。Ｒ信
号８とＶ信号９は、位相比較器４で比較される。Ｒ信号
８の位相がＶ信号９よりも進んでいる場合には、Ｕ信号
10がアクティブとなる。逆に、Ｒ信号８の位相がＶ信号
９よりも遅れている場合には、Ｄ信号11がアクティブと
なる。Ｕ信号10とＤ信号11が同時にアクティブになるこ
とはない。Ｕ信号10とＤ信号11の位相が一致した場合
は、両方の信号ともイン・アクティブになる。
禁止回路５は、Ｕ信号10が一定の期間以上アクティブに
なることを禁止する。チャージボンプ６は、Ｕ信号10が
アクティブなときはPchトランジスタ17がオン状態とな
ってハイレベルを出力し、Ｄ信号11がアクティブなとき
はNchトランジスタ18がオン状態となってロウレベルを
出力する。また、Ｕ信号10とＤ信号11がともにイン・ア
クティブなときは、トランジスタ17及び18がともにオフ
状態となってハイ・インピーダンス状態となる。
なることを禁止する。チャージボンプ６は、Ｕ信号10が
アクティブなときはPchトランジスタ17がオン状態とな
ってハイレベルを出力し、Ｄ信号11がアクティブなとき
はNchトランジスタ18がオン状態となってロウレベルを
出力する。また、Ｕ信号10とＤ信号11がともにイン・ア
クティブなときは、トランジスタ17及び18がともにオフ
状態となってハイ・インピーダンス状態となる。
チャージポンプ６の出力は、反転増幅型のローパスフィ
ルタ７を駆動する。チャージポンプ６の出力がロウレベ
ルの場合には、ダーリントン・トランジスタ21はオフ状
態となる。コンデンサ19は、抵抗20,22及び23とNchトラ
ンジスタ18を流れる電流で充電され、ローパスフィルタ
出力24の電圧を押し上げる。逆に、チャージポンプ６の
出力がハイレベルの場合には、ダーリントン・トランジ
スタ21はオン状態となる。コンデンサ19に充電された電
荷は、ダーリントン・トランジスタ21のコレクタからエ
ミッタ側を通してGNDへ抜け、ローパスフィルタ出力24
の電圧を押し下げる。また、チャージポンプ６の出力が
ハイ・インピーダンス状態の場合には、コンデンサ19の
電荷は変化せず、ローパスフィルタ出力24の電圧も保持
される。
ルタ７を駆動する。チャージポンプ６の出力がロウレベ
ルの場合には、ダーリントン・トランジスタ21はオフ状
態となる。コンデンサ19は、抵抗20,22及び23とNchトラ
ンジスタ18を流れる電流で充電され、ローパスフィルタ
出力24の電圧を押し上げる。逆に、チャージポンプ６の
出力がハイレベルの場合には、ダーリントン・トランジ
スタ21はオン状態となる。コンデンサ19に充電された電
荷は、ダーリントン・トランジスタ21のコレクタからエ
ミッタ側を通してGNDへ抜け、ローパスフィルタ出力24
の電圧を押し下げる。また、チャージポンプ６の出力が
ハイ・インピーダンス状態の場合には、コンデンサ19の
電荷は変化せず、ローパスフィルタ出力24の電圧も保持
される。
電圧制御発振器１は、このローパスフィルタ出力24の電
圧により制御される。Ｕ信号10がアクティブ（ロウレベ
ル）になると、NANDゲート16の一方の入力はハイレベル
となる。このとき、NANDゲート14の出力がロウレベルと
すると、NANDゲート16の出力はロウレベルとなり、チャ
ージポンプ６の出力はハイレベルとなる。次に抵抗とコ
ンデンサで構成される時定数13の直後にNANDゲート12の
出力はロウレベルとなり、次段のNANDゲート14の出力を
ハイレベルに反転させる。つまり、Ｒ信号８の方がＶ信
号９よりも位相が進んでいることを示すＵ信号10は、上
述の回路により時定数13で決定される期間のみ、次段の
チャージポンプ６へ伝達される。
圧により制御される。Ｕ信号10がアクティブ（ロウレベ
ル）になると、NANDゲート16の一方の入力はハイレベル
となる。このとき、NANDゲート14の出力がロウレベルと
すると、NANDゲート16の出力はロウレベルとなり、チャ
ージポンプ６の出力はハイレベルとなる。次に抵抗とコ
ンデンサで構成される時定数13の直後にNANDゲート12の
出力はロウレベルとなり、次段のNANDゲート14の出力を
ハイレベルに反転させる。つまり、Ｒ信号８の方がＶ信
号９よりも位相が進んでいることを示すＵ信号10は、上
述の回路により時定数13で決定される期間のみ、次段の
チャージポンプ６へ伝達される。
以後、NANDゲート14及び15で構成されるＲ−Ｓフリップ
フロップの入力に変化がない限り、位相比較器４からの
Ｕ信号10のアクティブ（ロウレベル）状態は、チャージ
ポンプ６へ伝達しない。
フロップの入力に変化がない限り、位相比較器４からの
Ｕ信号10のアクティブ（ロウレベル）状態は、チャージ
ポンプ６へ伝達しない。
一方、Ｒ信号８の方がＶ信号９よりも位相が遅れている
ことを示すＤ信号11がアクティブ（ロウレベル）になる
と、Ｒ−Ｓフリップフロップを構成しているNANDゲート
15の一方の入力をロウレベルにする。このとき、NANDゲ
ート12の出力はハイレベルになっているので、NANDゲー
ト14の出力はロウレベルとなり、再びNANDゲート16がＵ
信号10を伝達できるように設定される。
ことを示すＤ信号11がアクティブ（ロウレベル）になる
と、Ｒ−Ｓフリップフロップを構成しているNANDゲート
15の一方の入力をロウレベルにする。このとき、NANDゲ
ート12の出力はハイレベルになっているので、NANDゲー
ト14の出力はロウレベルとなり、再びNANDゲート16がＵ
信号10を伝達できるように設定される。
発明の効果 以上、説明したように、本発明のPLL回路では、上記Ｕ
信号の出力期間を一定時間以内に抑えて、電圧制御発振
器への入力電圧がある一定値以下にならないようにす
る。こうして、電圧制御発振器の発振停止、あるいは発
振不能を防止することができ、PLL回路の動作が安定す
る。
信号の出力期間を一定時間以内に抑えて、電圧制御発振
器への入力電圧がある一定値以下にならないようにす
る。こうして、電圧制御発振器の発振停止、あるいは発
振不能を防止することができ、PLL回路の動作が安定す
る。
多バンド・チューナや計測器など複数の発振器を切換え
て使用する用途には、本発明の効果は特に大きい。ま
た、本発明のPLL回路は集積回路化にも適し、ワンチッ
プPLL用集積回路に内蔵することが容易である。
て使用する用途には、本発明の効果は特に大きい。ま
た、本発明のPLL回路は集積回路化にも適し、ワンチッ
プPLL用集積回路に内蔵することが容易である。
したがって、本発明のPLL回路は、広い分野にわたって
活用することができる。
活用することができる。
第１図は、本発明のPLL回路の１実施例の構成を示す回
路図であり、 第２図は、従来のPLL回路のブロック図であり、 第３図は、従来のPLL回路の電圧制御発振器の入力電圧
Ｖに対する発振周波数ｆの関係を示したグラフである。 （主な参照番号） １……電圧制御発振器、２……増幅器、 ３……基準周波数発振器、４……位相比較器、 ５……禁止回路、６……チャージポンプ、 ７……ローパスフィルタ、８……Ｒ信号、 ９……Ｖ信号、10……Ｕ信号、 11……Ｄ信号、12……NANDゲート、 13……時定数、14,15,16……NANDゲート、 17……Pchトランジスタ、 18……Nchトランジスタ、19……コンデンサ、 20……抵抗、21……ダーリントン・トランジスタ、 22,23……抵抗、24……ローパスフィルタ出力
路図であり、 第２図は、従来のPLL回路のブロック図であり、 第３図は、従来のPLL回路の電圧制御発振器の入力電圧
Ｖに対する発振周波数ｆの関係を示したグラフである。 （主な参照番号） １……電圧制御発振器、２……増幅器、 ３……基準周波数発振器、４……位相比較器、 ５……禁止回路、６……チャージポンプ、 ７……ローパスフィルタ、８……Ｒ信号、 ９……Ｖ信号、10……Ｕ信号、 11……Ｄ信号、12……NANDゲート、 13……時定数、14,15,16……NANDゲート、 17……Pchトランジスタ、 18……Nchトランジスタ、19……コンデンサ、 20……抵抗、21……ダーリントン・トランジスタ、 22,23……抵抗、24……ローパスフィルタ出力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/18 Ｚ
Claims (1)
- 【請求項１】入力電圧に応じて一定範囲の周波数を発振
する電圧制御発振器と、該発振周波数を増幅して次段へ
の信号（Ｒ信号）とする増幅器と、基準信号（Ｖ信号）
を発振する基準周波数発振器と、上記Ｒ信号とＶ信号の
位相を比較して２つの出力信号（Ｕ信号及びＤ信号）を
出力する位相比較器であって、Ｒ信号の方がＶ信号より
も位相が進んでいる場合にはＵ信号をアツティブにし、
Ｒ信号の方がＶ信号よりも位相が遅れている場合にはＤ
信号をアクティブにし、Ｒ信号とＶ信号の位相が一致し
た場合にはＵ信号及びＤ信号をともにインアクティブに
する位相比較器と、Ｕ信号がアクティブの場合はハイレ
ベルを出力し、Ｄ信号がアクティブの場合はロウレベル
を出力し、Ｕ信号及びＤ信号がともにインアクティブの
場合はハイインピーダンス状態となるチャージポンプ
と、該チャージポンプの出力をアナログ電圧に変換する
反転型のローパスフィルタとを備え、該ローパスフィル
タの出力電圧が上記電圧制御発振器の入力に接続された
フェイズ・ロックド・ループ回路において、 上記ローパスフィルタの出力電圧が上記電圧制御発振器
の最低入力電圧よりも低くなる期間よりも長く上記Ｕ信
号が連続してアクティブであることを検出して該Ｕ信号
を次段のチャージポンプへ伝達することを禁止する制御
手段と、該制御手段をＤ信号でリセットする手段とを具
備する禁止回路を備えることを特徴とするフェイズ・ロ
ックド・ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247086A JPH0761007B2 (ja) | 1987-09-30 | 1987-09-30 | フェイズ・ロックド・ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247086A JPH0761007B2 (ja) | 1987-09-30 | 1987-09-30 | フェイズ・ロックド・ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6489819A JPS6489819A (en) | 1989-04-05 |
| JPH0761007B2 true JPH0761007B2 (ja) | 1995-06-28 |
Family
ID=17158218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62247086A Expired - Lifetime JPH0761007B2 (ja) | 1987-09-30 | 1987-09-30 | フェイズ・ロックド・ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0761007B2 (ja) |
-
1987
- 1987-09-30 JP JP62247086A patent/JPH0761007B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6489819A (en) | 1989-04-05 |
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