JPH0756935B2 - ゼロクロス検出方法 - Google Patents
ゼロクロス検出方法Info
- Publication number
- JPH0756935B2 JPH0756935B2 JP63122311A JP12231188A JPH0756935B2 JP H0756935 B2 JPH0756935 B2 JP H0756935B2 JP 63122311 A JP63122311 A JP 63122311A JP 12231188 A JP12231188 A JP 12231188A JP H0756935 B2 JPH0756935 B2 JP H0756935B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- signal
- voltage
- zero
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は、マイクロコンピュータ等の半導体集積回路に
内蔵され、外部から印加される交流信号のゼロクロス点
を検出する回路及び検出方法に関する。
内蔵され、外部から印加される交流信号のゼロクロス点
を検出する回路及び検出方法に関する。
（ロ） 従来の技術 近年、ワンチップマイクロコンピュータがあらゆる機器
に使用されるに至り、デジタルデータのみならずアナロ
グ信号まで直接取り扱うことができるように、Ｄ−Ａま
たはＡ−Ｄ変換回路の内蔵されたものが開発されてい
る。また、交流信号を取り扱う機器に使用されるものに
おいては、交流信号のゼロクロス点を検出する機能が要
求されている。
に使用されるに至り、デジタルデータのみならずアナロ
グ信号まで直接取り扱うことができるように、Ｄ−Ａま
たはＡ−Ｄ変換回路の内蔵されたものが開発されてい
る。また、交流信号を取り扱う機器に使用されるものに
おいては、交流信号のゼロクロス点を検出する機能が要
求されている。
従来、集積回路に内蔵されるゼロクロス検出回路は、第
３図に示す如く、入力端子に接続されたインバータ
（１）と、インバータ（１）の入力にバイアス電圧を与
えるために、入出力が接続されたインバータ（２）、及
び、抵抗（３）から構成され、交流信号はコンデンサ
（４）によって入力端子に印加される。このような、ゼ
ロクロス検出回路は、特開昭60-130918号公報に記載さ
れている。
３図に示す如く、入力端子に接続されたインバータ
（１）と、インバータ（１）の入力にバイアス電圧を与
えるために、入出力が接続されたインバータ（２）、及
び、抵抗（３）から構成され、交流信号はコンデンサ
（４）によって入力端子に印加される。このような、ゼ
ロクロス検出回路は、特開昭60-130918号公報に記載さ
れている。
（ハ） 発明が解決しようとする課題 しかしながら、第３図に示されたゼロクロス検出回路を
Ｄ−ＡあるいはＡ−Ｄ変換回路とともに集積回路内に構
成しようとすると、素子数の増加とチップ面積の増大と
なる欠点がある。また、コンデンサを外部接続しなけれ
ばならないので、外部接続部品点数の削減にならない。
さらに、コンデンサ（４）と抵抗（３）によって、交流
信号に位相ずれが発生し、正確なゼロクロス点を検出で
きない欠点があった。
Ｄ−ＡあるいはＡ−Ｄ変換回路とともに集積回路内に構
成しようとすると、素子数の増加とチップ面積の増大と
なる欠点がある。また、コンデンサを外部接続しなけれ
ばならないので、外部接続部品点数の削減にならない。
さらに、コンデンサ（４）と抵抗（３）によって、交流
信号に位相ずれが発生し、正確なゼロクロス点を検出で
きない欠点があった。
（ニ） 課題を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
複数ビットのデジタルデータを保持するレジスタと、該
レジスタに保持されたデジタルデータに基ずいてアナロ
グ電圧を発生するＤ−Ａ変換回路と、該Ｄ−Ａ変換回路
から出力される前記アナログ電圧が一方の入力に印加さ
れ、他方の入力に被検出信号が印加されたコンパレータ
とを備えたものである。
複数ビットのデジタルデータを保持するレジスタと、該
レジスタに保持されたデジタルデータに基ずいてアナロ
グ電圧を発生するＤ−Ａ変換回路と、該Ｄ−Ａ変換回路
から出力される前記アナログ電圧が一方の入力に印加さ
れ、他方の入力に被検出信号が印加されたコンパレータ
とを備えたものである。
また、このゼロクロス検出回路において、任意の時間TA
で前記レジスタのデジタルデータを順次変化させて前記
被検出信号の電圧値に相当する特定デジタルデータを求
め、該特定デジタルデータを前記レジスタに保持した状
態で、前記被検出信号の電圧値が前記Ｄ−Ａ変換回路か
ら出力されるアナログ電圧値に一致する時間TBを求め、
前記時間TB−TAの1/2の時点TPを前記被検出信号のピー
ク点として認識し、前記TPから被検出信号の1/4周期ず
れた時点における前記被検出信号の電圧値に相当するデ
ジタルデータをゼロクロス点の値として前記レジスタに
保持し、該デジタルデータに基ずいて前記Ｄ−Ａ変換回
路から出力されるアナログ電圧値によりゼロクロス点を
検出する方法である。
で前記レジスタのデジタルデータを順次変化させて前記
被検出信号の電圧値に相当する特定デジタルデータを求
め、該特定デジタルデータを前記レジスタに保持した状
態で、前記被検出信号の電圧値が前記Ｄ−Ａ変換回路か
ら出力されるアナログ電圧値に一致する時間TBを求め、
前記時間TB−TAの1/2の時点TPを前記被検出信号のピー
ク点として認識し、前記TPから被検出信号の1/4周期ず
れた時点における前記被検出信号の電圧値に相当するデ
ジタルデータをゼロクロス点の値として前記レジスタに
保持し、該デジタルデータに基ずいて前記Ｄ−Ａ変換回
路から出力されるアナログ電圧値によりゼロクロス点を
検出する方法である。
（ホ） 作用 上述の手段によれば、逐次比較型のＡ−Ｄ変換回路で使
用されるレジスタ、Ｄ−Ａ変換回路、及び、コンパレー
タを利用し、入力された交流信号を任意の時間にＡ−Ｄ
変換し、そのデジタル値をＤ−Ａ変換したアナログ電圧
に交流信号が一致する時間を求めることにより、ゼロク
ロス点が求められる。そして、ゼロクロス点の電圧値を
再度Ａ−Ｄ変換し、そのデジタル値に基ずくアナログ電
圧を基準として、コンパレータで比較することにより、
ゼロクロス点を検出できるので、専用のゼロクロス検出
回路を設ける必要がなくなり、コンデンサも必要無くな
る。
用されるレジスタ、Ｄ−Ａ変換回路、及び、コンパレー
タを利用し、入力された交流信号を任意の時間にＡ−Ｄ
変換し、そのデジタル値をＤ−Ａ変換したアナログ電圧
に交流信号が一致する時間を求めることにより、ゼロク
ロス点が求められる。そして、ゼロクロス点の電圧値を
再度Ａ−Ｄ変換し、そのデジタル値に基ずくアナログ電
圧を基準として、コンパレータで比較することにより、
ゼロクロス点を検出できるので、専用のゼロクロス検出
回路を設ける必要がなくなり、コンデンサも必要無くな
る。
（ヘ） 実施例 第１図は、本発明の実施例を示すブロック図であり、
（５）はレジスタ、（６）はＤ−Ａ変換回路、（７）は
コンパレータ、（８）は交流信号が印加される入力端子
である。レジスタ（５）はクロックパルスCLを計数する
機能及びデータバス（９）を介して入力されたデータを
保持する機能を有しており、４ビットあるいは８ビット
で構成される。レジスタ（５）の出力は、Ｄ−Ａ変換回
路（６）に印加され、そのデータに応じたアナログ電圧
に変換される。Ｄ−Ａ変換回路（６）は、直列接続され
た抵抗で基準電圧を分割し、その電圧をデータに応じて
選択出力するタイプ、あるいは、Ｒ−2Rの抵抗回路網を
用いたタイプが使用される。コンパレータ（７）は、差
動増幅回路、あるいは、チョッパ型コンパレータが用い
られ、一方の入力には交流信号電圧が印加され、他方の
入力にはＤ−Ａ変換回路（６）の出力が印加される。こ
のコンパレータ（７）の出力は、スイッチ（10）を介し
てレジスタ（５）に印加され、スイッチ（10）が閉じて
いるときにレジスタ（５）の計数を停止させるととも
に、データバス（５）に供給される。
（５）はレジスタ、（６）はＤ−Ａ変換回路、（７）は
コンパレータ、（８）は交流信号が印加される入力端子
である。レジスタ（５）はクロックパルスCLを計数する
機能及びデータバス（９）を介して入力されたデータを
保持する機能を有しており、４ビットあるいは８ビット
で構成される。レジスタ（５）の出力は、Ｄ−Ａ変換回
路（６）に印加され、そのデータに応じたアナログ電圧
に変換される。Ｄ−Ａ変換回路（６）は、直列接続され
た抵抗で基準電圧を分割し、その電圧をデータに応じて
選択出力するタイプ、あるいは、Ｒ−2Rの抵抗回路網を
用いたタイプが使用される。コンパレータ（７）は、差
動増幅回路、あるいは、チョッパ型コンパレータが用い
られ、一方の入力には交流信号電圧が印加され、他方の
入力にはＤ−Ａ変換回路（６）の出力が印加される。こ
のコンパレータ（７）の出力は、スイッチ（10）を介し
てレジスタ（５）に印加され、スイッチ（10）が閉じて
いるときにレジスタ（５）の計数を停止させるととも
に、データバス（５）に供給される。
次に、第２図を参照して、交流信号電圧のゼロクロス検
出方法について述べる。
出方法について述べる。
まず、スイッチ（10）を閉じて、Ａ−Ｄ変換動作を行
う。第２図の任意の時間TAにおいて、レジスタ（５）に
クロックCLを与え、計数値「０」から順次計数を行わせ
る。その結果、Ｄ−Ａ変換回路（６）のアナログ出力が
交流信号電圧と一致すると、コンパレータ（７）の出力
によりレジスタ（５）の計数が停止し、TAにおけるデジ
タル値がレジスタ（５）に保持され、即ち、時間TAにお
ける交流信号電圧がＡ−Ｄ変換された状態となる。この
動作と同時に、マイクロコンピュータの内部タイマ（図
示せず）をスタートさせる。そして、スイッチ（10）を
開いて、レジスタ（５）に保持されたデータにもとずい
てＤ−Ａ変換回路（６）から出力されているアナログ電
圧と交流信号電圧が一致するのを待つ。時間TB点におい
て、一致が検出されると、その時の内部タイマで計時さ
れた時間TB−TAをマイクロコンピュータに取り込みTB−
TA/2の時間を計算する。この時間は、時間TA点から交流
信号のピークまでの時間TPである。次に、内部タイマは
動作したままにして、レジスタ（５）に保持されたデー
タにもとずいてＤ−Ａ変換回路（６）から出力されてい
るアナログ電圧と交流信号電圧が一致するのを再び待
つ。
う。第２図の任意の時間TAにおいて、レジスタ（５）に
クロックCLを与え、計数値「０」から順次計数を行わせ
る。その結果、Ｄ−Ａ変換回路（６）のアナログ出力が
交流信号電圧と一致すると、コンパレータ（７）の出力
によりレジスタ（５）の計数が停止し、TAにおけるデジ
タル値がレジスタ（５）に保持され、即ち、時間TAにお
ける交流信号電圧がＡ−Ｄ変換された状態となる。この
動作と同時に、マイクロコンピュータの内部タイマ（図
示せず）をスタートさせる。そして、スイッチ（10）を
開いて、レジスタ（５）に保持されたデータにもとずい
てＤ−Ａ変換回路（６）から出力されているアナログ電
圧と交流信号電圧が一致するのを待つ。時間TB点におい
て、一致が検出されると、その時の内部タイマで計時さ
れた時間TB−TAをマイクロコンピュータに取り込みTB−
TA/2の時間を計算する。この時間は、時間TA点から交流
信号のピークまでの時間TPである。次に、内部タイマは
動作したままにして、レジスタ（５）に保持されたデー
タにもとずいてＤ−Ａ変換回路（６）から出力されてい
るアナログ電圧と交流信号電圧が一致するのを再び待
つ。
時間TC点において、交流信号との一致が検出されると、
この時点の内部タイマで計時された時間TCをマイクロコ
ンピュータに取り込み、TC−TA/4を計算する。即ち、交
流信号の1/4周期の時間を求めるのである。さらに、TB
−TA/2＋TC−TA/4を求め、この計算結果を内部タイマに
セットして、タイマ動作をスタートさせる。従って、内
部タイマがカウントアップする時点TCは、交流信号のピ
ークから1/4周期ずれた時点、即ち、ゼロクロス点とな
る。
この時点の内部タイマで計時された時間TCをマイクロコ
ンピュータに取り込み、TC−TA/4を計算する。即ち、交
流信号の1/4周期の時間を求めるのである。さらに、TB
−TA/2＋TC−TA/4を求め、この計算結果を内部タイマに
セットして、タイマ動作をスタートさせる。従って、内
部タイマがカウントアップする時点TCは、交流信号のピ
ークから1/4周期ずれた時点、即ち、ゼロクロス点とな
る。
内部タイマが時間TCからTB−TA/2＋TC−TA/4を計数し、
時間TDに至ると、マイクロコンピュータの指示に従って
スイッチ（10）が閉じ、レジスタ（５）がクロックパル
スCLを「０」から再び計数し始める。そして、レジスタ
（５）の計数値に対応するＤ−Ａ変換回路（６）のアナ
ログ電圧が時間TDのゼロクロス点電圧と等しくなると、
コンパレータ（７）の出力に従ってレジスタ（５）が計
数を停止し、即ち、時間TDにおけるゼロクロス点電圧が
Ａ−Ｄ変換された状態となる。レジスタ（５）が計数を
停止すると、マイクロコンピュータの指示に従ってスイ
ッチ（10）が開き、交流信号電圧及びゼロクロス点電圧
がコンパレータ（７）で比較され、比較結果がデータバ
ス（９）に転送される。即ち、交流信号電圧がゼロクロ
ス電圧より大きい時、ローレベルがデータバス（９）へ
転送され、交流信号電圧がゼロクロス電圧より小さい
時、ハイレベルがデータバス（９）へ転送され、プログ
ラム命令に応じた演算処理が施される。
時間TDに至ると、マイクロコンピュータの指示に従って
スイッチ（10）が閉じ、レジスタ（５）がクロックパル
スCLを「０」から再び計数し始める。そして、レジスタ
（５）の計数値に対応するＤ−Ａ変換回路（６）のアナ
ログ電圧が時間TDのゼロクロス点電圧と等しくなると、
コンパレータ（７）の出力に従ってレジスタ（５）が計
数を停止し、即ち、時間TDにおけるゼロクロス点電圧が
Ａ−Ｄ変換された状態となる。レジスタ（５）が計数を
停止すると、マイクロコンピュータの指示に従ってスイ
ッチ（10）が開き、交流信号電圧及びゼロクロス点電圧
がコンパレータ（７）で比較され、比較結果がデータバ
ス（９）に転送される。即ち、交流信号電圧がゼロクロ
ス電圧より大きい時、ローレベルがデータバス（９）へ
転送され、交流信号電圧がゼロクロス電圧より小さい
時、ハイレベルがデータバス（９）へ転送され、プログ
ラム命令に応じた演算処理が施される。
（ト） 発明の効果 上述の如く、本発明によれば、外部接続するコンデンサ
が不要になるので、外付部品点数の削減が図れ、また、
Ｄ−ＡあるいはＡ−Ｄ変換回路とともにゼロクロス検出
回路を素子数の増加なく、マイクロコンピュータ内に内
蔵することができ、更に、正確なゼロクロス検出回路が
得られるものである。
が不要になるので、外付部品点数の削減が図れ、また、
Ｄ−ＡあるいはＡ−Ｄ変換回路とともにゼロクロス検出
回路を素子数の増加なく、マイクロコンピュータ内に内
蔵することができ、更に、正確なゼロクロス検出回路が
得られるものである。
第１図は、本発明の実施例を示すブロック図、第２図
は、第１図に示された実施例の動作を説明するための波
形図、第３図は、従来例を示す回路図である。 （５）……レジスタ、（６）……Ｄ−Ａ変換回路、
（７）……コンパレータ、（８）……入力端子、（９）
……データバス、（10）……スイッチ
は、第１図に示された実施例の動作を説明するための波
形図、第３図は、従来例を示す回路図である。 （５）……レジスタ、（６）……Ｄ−Ａ変換回路、
（７）……コンパレータ、（８）……入力端子、（９）
……データバス、（10）……スイッチ
Claims (1)
- 【請求項１】複数ビットのデジタルデータを保持するレ
ジスタと、前記レジスタの値に対応するアナログ電圧を
発生するＤ−Ａ変換回路と、前記Ｄ−Ａ変換回路から得
られたアナログ電圧が一方の入力に印加され、交流信号
が他方の入力に印加されるコンパレータと、を備えたゼ
ロクロス検出回路において、 前記Ｄ−Ａ変換回路のアナログ電圧が時間TAにおける前
記交流信号電圧と等しくなる迄、前記レジスタのデジタ
ルデータを順次変化させる第１ステップ、 前記Ｄ−Ａ変換回路のアナログ電圧が時間TAにおける前
記交流信号電圧と等しくなった時、前記コンパレータの
出力に従って、前記レジスタのデジタルデータを固定す
ると共にタイマの計数を開始させる第２ステップ、 前記Ｄ−Ａ変換回路のアナログ電圧が時間TA後の時間TB
における交流信号電圧と等しくなった時、前記タイマの
計数値を基に、（TB−TA）/2を算出して前記交流信号の
ピーク点を求める第３ステップ、 前記Ｄ−Ａ変換回路のアナログ電圧が時間TB後の時間TC
における交流信号電圧と等しくなった時、前記タイマの
計数値を基に、（TC−TA）/4を算出して前記交流信号の
1/4周期を求めると共に、（TB−TA）/2＋（TC−TA）/4
を算出して前記タイマにプリセットする第４ステップ、 前記タイマを（TB−TA）/2＋（TC−TA）/4だけ計数さ
せ、時間TC後の時間TDにおける前記交流信号のゼロクロ
ス点を求める第５ステップ、 前記Ｄ−Ａ変換回路のアナログ電圧が時間TDにおける前
記交流信号のゼロクロス点電圧と等しくなる迄、前記レ
ジスタのデジタルデータを順次変化させる第６ステッ
プ、 前記Ｄ−Ａ変換回路のアナログ電圧が時間TDにおける前
記交流信号のゼロクロス点電圧と等しくなった時、前記
コンパレータの出力に従って、前記レジスタのデジタル
データを固定する第７ステップ、 より成ることを特徴とするゼロクロス検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122311A JPH0756935B2 (ja) | 1988-05-19 | 1988-05-19 | ゼロクロス検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122311A JPH0756935B2 (ja) | 1988-05-19 | 1988-05-19 | ゼロクロス検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01292910A JPH01292910A (ja) | 1989-11-27 |
| JPH0756935B2 true JPH0756935B2 (ja) | 1995-06-14 |
Family
ID=14832818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63122311A Expired - Lifetime JPH0756935B2 (ja) | 1988-05-19 | 1988-05-19 | ゼロクロス検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756935B2 (ja) |
-
1988
- 1988-05-19 JP JP63122311A patent/JPH0756935B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01292910A (ja) | 1989-11-27 |
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