JPH07509588A - 電極配列を合わせる相互接続部のためのバンプの平坦化 - Google Patents

電極配列を合わせる相互接続部のためのバンプの平坦化

Info

Publication number
JPH07509588A
JPH07509588A JP6505331A JP50533193A JPH07509588A JP H07509588 A JPH07509588 A JP H07509588A JP 6505331 A JP6505331 A JP 6505331A JP 50533193 A JP50533193 A JP 50533193A JP H07509588 A JPH07509588 A JP H07509588A
Authority
JP
Japan
Prior art keywords
bump
resin
bumps
layer
diamond
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6505331A
Other languages
English (en)
Inventor
テッド、スタンリー・エフ
ズナメロスキ、スティーブン・ジェイ
Original Assignee
ミネソタ・マイニング・アンド・マニュファクチュアリング・カンパニー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ミネソタ・マイニング・アンド・マニュファクチュアリング・カンパニー filed Critical ミネソタ・マイニング・アンド・マニュファクチュアリング・カンパニー
Publication of JPH07509588A publication Critical patent/JPH07509588A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12033—Gunn diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電極配列を合わせる相互接続部のためのバンブの平坦化発明の技術分野 本発明は、二つの電子素子における電極配列の相互接続に、例えば、半導体素子 のパッドを、このパッドに適合するプリント回路基板上もしくは相互接続部上の トレースパターン及び／又はパッドパターンに接続することに関する。特に、そ のような相互接続に使用するための、一つの電子素子における複数の電極に金属 バンブを準備するための、改善されたプロセスに関する。
発明の背景 電子素子は、小型化および複雑化が進んでおり、例えば、微細ピッチで多数の電 極を有するようになっている。二つの電子素子間では、数百の個々の接続が、約 １ｃｍ２あるいはもっと小さな領域を横切ってなされている。例えば、半導体素 子は、よく知られているように、多数の電極または接触パッドを有しており、こ れらは、相互接続部ないし回路基板上のトレースもしくはパッドのような別の一 組の電極に個々に接続されるものである。ここに含まれる目的のためには、「電 子素子」という用語は、能動半導体集積回路を示し、同様に、そのような回路が 上に取り付けられる回路基板や相互接続部を、そしてそのような回路をテストす るための試験クーポンを示すと理解されるであろう。
そのような接続を行う一つの方法は、半導体素子の個々のパッド上に、あるいは 相互接続部ないし回路基板の適当なトレースまたはパッド上に金属バンブを形成 することを伴うものである。好ましくは、バンブは、より敏感な半導体素子上で の処理ステップ数を減らすため、そして最終的な歩留まりの損失を低下させるた めに、相互接続部のトレースないしパッド上に形成される。
各バンブと、それが接合される電極との位置合わせを行った後、二つの素子は、 圧力及び／又は温度を加えることで、それぞれに位置合わせされた電極の対どう しの間で電気的接続がなされるように接合することができる。このような電気的 接続は、冶金学的接着によって、接着剤によって、あるいは単純に、その加圧圧 力を保つことによって保持される。
バンブは、いろんな金属を用いることができるが、通常は、その耐食性と同様に 高い導電性が故に金が用いられている。
バンブは、英国特許明細書第１２４３０９７号（ガーター）に示されているよう に、電極上に直接電気メッキすることができ、仮基板上に形成して電極上に移転 させて接着することがてきる。移転は、バンプ形成時に通常使用される洗浄溶液 およびメッキ溶液によって、あるいは別の事情によって生じるかもしれないダメ ージから電子素子を保護する。米国特許第４６９３７７０号（ハタダ）において は、仮基板上に形成されたバンブは５〜４０μｍの高さで形成でき、２０μｍ平 方の平坦な接触面を有することができる。このバンブは、温度２５０〜４５０℃ 、各バンプ上の圧力１１０〜７０ｇ」で、第１半導体素子のアルミニウム電極に 移転させることができる。そして第１半導体素子は、温度２５０〜４５０℃、各 バンブ上の圧力ｒ５０〜２００　ｇＪで、第２半導体素子に接続することができ る。
半導体素子の典型的なパッドは、その頂部高さで形成され、開口を有する不動態 層によって、あるいは個々のパッドによって能動回路から隔てられている。この 技術分野においては、パッドの表面が一つの平面内にあることは知られているが 、それら表面は回路構成の下層における高さの違いおよびその他の原因のために 、全（の共通平面内にはないかも知れない。
回路基板または相互接続部上のパッドおよびトレースもまた、それらの厚さにお ける差異のために共通平面内にはないかも知れない。例えば、電気メッキで形成 されるトレースは、トレース密度の異なる領域において異なった厚さに形成され る傾向がある。さらに、電気メッキの陽極および陰極に対するトレースまたはパ ッドの正確な中心からのずれが厚さの不均一をもたらすので、トレースおよびパ ッドの接触面は、共通平面内にないかも知れない。
平坦でないことの問題の他の様相について、米国特許第４７４９１２０号（ハタ ダ）に議論されており、ここでは「配線基板の取付面が幾らかの捩れ部または湾 曲部を有していて、半導体素子が金属バンブ接続によってそのような捩れた若し くは湾曲した表面に取付固定されていれば、半導体素子自体が、または金属バン プ接続が、その捩れ部ないし湾曲面部に起因する不必要な力によって破壊される かも知れない。」　（第１欄、第４２〜４９行）と述べられている。これに対し ては、エポキシ樹脂のような硬化可能な絶縁樹脂を、半導体素子の金属バンブと 配線パターンとの間に挿入して、バンブに、そして樹脂を介して配線パターンに 、十分な圧力をかけることによって対処している。この硬化した樹脂は、半導体 素子の端部が配線パターンと接触することによって損傷されるのを防止するよう に言われている。
トレースおよび接触パッドが共通平面内にないことに加えて、バンブの接触面も 概して共通平面内にはない。これは、バンブが、平面からずれたトレース上ない しパッド上に形成されるとき、バンブの接触面がそれらのずれを反映する傾向が あるためである。さらに、バンブを均一な高さに形成することは、パッドおよび トレースを共通平面に形成するすることが難しいのと同じ理由で難しい。これ　 。
らの問題はバンブによって大きくされる。何故ならば、一般にバンブはパッドま たはトレースよりも厚いからである。現在では、バンブは、不動態層の差異によ るパッドの箇所での両方の凹所の余裕を見て、同様にバンブの接触面の共通面か らのずれの余裕を見て、同時に誤差に対する十分な余地を残して、一般に２０μ ｍの高さに形成されている。
多数のバンブを有する電子素子を大規模に経済的に製造する従来の技術では、パ ッドまたはトレースのいずれかの上で、各電子素子のバンブの接触面は、平面か ら±１μｍもしくはそれ以上に共にずれている。そのような素子が他の素子に電 気的に接続されるときには、高い方のバンブの先端が低い方のバンブの接触面に 達して対応電極に接触するようになるまで、接着による場合は永久的に、あるい は圧力による場合は一時的に、押し付けるに十分な圧力及び／又は温度を加える ことが必要になる。すべてのバンブは、そのときだけ、電極と電気的接続状態と なる。そのような温度および圧力は、敏感な電子素子を損傷してしまう虞れを有 している。温度および圧力が、初期損傷を検出しないように低く保たれていると きであっても、そのような損傷が結果的に欠陥を招（ことにもなりかねない。
さらには、実際の損傷がなかったとしても、そのような圧力下では、電子素子は 作動しなかも知れない。例えば、ひ化ガリウムのような多くのｍ−■半導体装置 は、圧電材料である。このように、低い方のバンブが良好な電気的接触をなすよ うに高い方のバンブの先端を押し付けることで生じる圧力勾配は、そのチップを 横切る電場をも形成してしまう。そのような電場は、たとえ実際の検出がなくて もチップが正常に作動するのを妨害するかも知れず、そして圧力が除去されれば チップは正常に作動するであろう。
接着プロセスにおいて半導体素子に損傷をもたらすかも知れない虞れに対する配 慮から、設計者は、パッドの下の領域に回路構成を配置するのを避けがちである 。そのような損傷に対するどの保証も、回路構成の配置におけるスペースのより 効率的な使用を許容したものであった。
１９９８年１１月７日〜１０日の第８回国際電子工学実装会議年会の技術会議議 事録（パンその他）、論文ｒ高密度鋼−ポリイミド相互接続部製作への平面のア プローチ」は、マルチチップ基板として使用できる多層相互接続部の製作方法に 関するものである。その相互接続部は、基板鋼へのパターン電気メッキ（＋ｐａ ｔｔｅｒｎ　ｅｌｅｃｔｒｏｐｌａｔｉｎｇ　ｔｏ　ｐｌａｔｅ　ｃｏｐｐｅｒ ）を用いて、導体層およびピラ一層（ｐｉｌｌａｒ　１ａｙｅｒｓ）を形成する ように製作される。これら銅の形状は、微細構造を部分的に平坦化すべくメッキ された形状の上にポリイミドがスピンコーティングされる（ｓｐｉｎ　ｃｏａｔ ｅｄ）前に、信頼性を高めるために、ニッケルでコーティングされている。基板 表面を全面的に平坦化して銅ピラーを露出するために、機械的研磨が実施される 。そして基板は、次の導体層およびピラ一層を形成する準備がなされた状態とな る。同様のプロセスが米国特許第４８１０３３２号に述べられている。
米国特許第４８７９２５８号（フィッシャー）は、機械的研磨による集積回路の 平坦化に関するものである。数ある可能性の中で、フィッシャーの特許に教示さ れた一つの研磨装置は、ダイヤモンド微粒子が埋め込まれたガラス盤である。
記載された別の研磨装置は、ダイヤモンドチップの針である。
粗面をより平滑にするためにパンおよびフィッシャーが機械的研磨を採用したと いう点では、それらの表面は「平坦化面」と呼べるかも知れない。しかしながら この技術分野においては、初期共通面でない表面は、共通面となるように研磨す ることができないのはよく知られていることである。これは、研磨される表面の すべてに加わる一定で等しい圧力の必須的な使用を伴うからである。これは、硬 さの異なる領域を除いて向こう側の表面がら（ｆｒｏｍ　ａｃｒｏｓｓ　ｔｈｅ 　５ｕｒｆａｃｅｓ）略同量の材料を除去する。また、バンブの最終的高さを研 磨プロセスで直接コントロールするのは不可能である。それどころか、バンブの 高さはモニタされなければならず、そしてそのプロセスは所望の高さになったと きに停止されなければな本発明によれば、複数の電極を有する電子素子が、選択 された電極上の樹脂によって囲繞された位置決め金属バンブによって他の電子素 子に接着するために提供される。バンブはそのとき、それらのすべての外面が実 質的に一つの平面内に置かれるようにダイヤモンド旋削される。そして、樹脂は 除去される。
図面の簡単な説明 図１から８は、本発明の方法に係る種々の処理段階における電子素子を示してお り、 図９は、本発明に係る最も一般的な方法のフローチャートであり、図１０は、本 発明に係る方法のより明確な第１実施例のフローチャートであり、そして、 図１１は、本発明に係る方法のより明確な第１実施例のフローチャートである。
好ましい実施例の詳細な説明 本発明は、保護樹脂で囲繞されて選択された電極金属バンブ上での位置決めステ ップと、樹脂層とバンブを、それらの露出面が実質的に一つの平面内に置かれる ようにダイヤモンド旋削するステップと、露出したバンブを残して樹脂層を除去 するステップとによる、多数の電極を有する電子素子の配列接着のための準備方 法を提供する。
本発明のプロセスは、図面を参照することによってさらに理解される。図１は、 基板１２上の二つの金属導体１０を示している。導体１０は、接触パッドもしく は接続トレースでもよく、銅、アルミニウム、あるいはその他の適当な金属導体 材料であってもよい。基板１２は、例えば、半導体集積回路や回路基板であって もよく、あるいは集積回路が取り付けられるその他の如何なる相互接続部であっ てもよい。
図２に示すように、金属導電体の層１４は、基板１２および導体１０上に析出さ せられる。層１４は、スパッタリングのように如何なる周知技術によって析出さ せてもよい。層１４は、電気メッキのための電場の面を提供するために後のステ ップで用いられる。
図３に示されるように、樹脂層１６は、金属導電体層１４の次にその上に形成さ れる。樹脂層１６は、硬化後に、常温で過度のスミアリングやチッピングを伴う ことなく機械加工できて、機械加工中にバンブを支持しつる材料のものが好まし い。また、その樹脂は、好ましくは輻射硬化性レジスト（ｒａｄｉａｔｉｏｎ　 ｃｕｒａｂｌｅｒｅｓｉｓｔ）である。この輻射硬化性レジストで最も一般的に 用いられるのはフォトレジストである。常温で過度のスミアリングを生じずに機 械加工できるフォトレジストの例として、クレゾール・ノボラック樹脂およびア クリレートである。本プロセスに置いて有用な他の樹脂には、ポリイミドおよび エポキシか含まれる。
樹脂層１６は、標準プロセスを用いてパターン化される。樹脂１６は、典型的に は写真製版によってパターン化され、適当なマスクを通して露光されるが、例え ば、レーザーによるパターンの書き込みのように他の技術を用いることもできる 。あるいは、樹脂１６は、電子ビームに対する露出のように他の方法によるパタ ーン化も可能である。露光の後、レジストは、バンブが必要な位置の開口を残し て現像される。図４に示すように、二つの開口１８が形成される。
金属導電体、好ましくは銅が、樹脂層１６内に形成された開口１８のような開口 内に、典型的には電気メッキによってこのとき析出する。図５に示すように、銅 バンプ２０は、好ましくは樹脂層１６よりも僅かに短くされている。さらに、下 の導電体層１０の厚さは、機械加工中の破壊に対して十分に耐えられるよう大き くされている。経験的には、層１０の厚さが１μｍよりも小さいものは、そのよ うな破壊を受ける。さらに、そのような破壊は、導電体層１０がノくンブ２０よ りも幅広であれば減少する。
樹脂層１６および導電性バンブ２０は、続いてダイヤモンド旋削により加工され て平滑な共通面を形成する。ダイヤモンド旋削は、よ（知られた機械加工技術で あり、単一点のダイヤモンド工具が、所望の形状に合致した加工面までの材料内 の深さがよく制御されて切られるように用いられる。本発明と共に用いられる好 ましいダイヤモンド工具は、０．５から５ｍｍの範囲内の半径の先端を有してい る。
前述したように、樹脂層１６は、好ましくは、室温において過度なスミアリング やチッピングを生じずに機械加工できる材料である。しかしながら、何らかの理 由で、電気メツキ工程中の機械加工性が低い材料を使うことが望まれるならば、 その材料は除去されて、バンブ２０形成後に加工性のよい材料と置き換えられて もよい。
ダイヤモンド旋削工程中の樹脂層１６の使用は大きな利点をもたらす。この材料 は、バンブ２０がダイヤモンド工具に突然接触することがないようにこのバンブ を保護し、ダイヤモンド旋削工程中にバンブに作用する剪断力の大部分を吸収す る。この破壊防止のための助けについては、既に議論されている。
ダイヤモンド旋削の使用は、従来技術を上回る大きな利点をもたらす。上述した ように、バンブを均一な高さに形成することは、析出工程における変化のため、 不可能ではないにしても極めて困難である。この問題は、基板上の異なった位置 での高さの変化によってさらに悪化する。例えば、バンブが電気メツキ工程によ って形成されるならば、工程の変化に起因する高さの違いは、典型的には約５％ となるであろう。これは、下側の面の非平坦性に起因する変化に加算される。さ らに、もし定圧研摩プロセスがバンブの平坦化を試みるために用いられるとする と、研磨プロセスの性質に起因してさらに大きな高さの変化が現れるであろう。
これとは対照的に、ダイヤモンド旋削に従うバンブの高さは、平坦化される表面 に対するダイヤモンド工具の位置によりて決定される。このように、ダイヤモン ド旋削される面は、図６に特定される平面２２のように、均一な平面に非常に近 づく。
ダイヤモンド旋削を使用すれば、バンブ２０の表面を、平面２２からの最大変位 がり　５μｍとなる程度に平坦化することが可能である。この最大変位は０．１ μｍまで低減することが可能であると信じられている。
必要であれば、バンブ２０の平坦化される表面には違った材料が適用されるかも 知れない。例えば、図７に示すように、金の薄層２８が適用されてもよい。層２ ８は非常に薄いので、バンブ２０の表面の平坦化の度合いは、非常に大きく低減 されるであろう。しかしながら、もし材料が金である場合には、薄層２８は金の 望ましい電気接触特性をもたらすと同時に高価な金の必要量を最小にするであろ う。本発明のプロセスの使用は、従来技術において可能であったよりもはるかに 薄い金の層の使用を可能にする。従来技術のバンブは、バンブの表面が共通平面 内にないということを修正するために、銅と比較して大きい金の圧縮性の利点を 活かすために、金の厚い層を含んでいた。高い正確さが要求される場合には、必 要な金の量は増大するが、前述の場合に代わって金の層２８の形成後にダイヤモ ンド旋削が行われてもよい。
薄層２８の形成に続いて、樹脂層１６は剥ぎ取られる。それに続き、バンブ２０ の下に直接ある部分を除いて、層１４のすべては除去される。最終的な構造が図 ８に示されている。図８の構造が作られたとき、素子は、圧力及び／又は熱によ る標準的な技術を用いて接着できる状態となる。しかしながらバンブの表面は、 従来技術よりもさらに近づくように平面に一致するので、必要な圧力の大きさは 低減され、電子回路の損傷発生率が低減する。
別の実施例においては、バンブ２０は、前述したガーラーおよびハタダの特許に 教示されているように、仮基板上に形成されてその後に導電体層１０に移転され てもよい。この手順が用いられる場合には、ダイヤモンド旋削による平坦化に先 行してバンブは保護樹脂によって囲繞されるべきである。
図９は、本発明のプロセスの最も基本的な形態のフローチャートである。図９に 示すように、電極を有する基板は、保護樹脂によって囲繞された導電性バンブを 備えて選択された電極を有している。第２工程においては、バンブおよび樹脂層 は、それらの露出面を平坦化するためにダイヤモンド旋削される。そして樹脂は 、バンブを露出させるように除去される。
図１０は、該発明のより明確な実施例のフローチャートである。図１０のプロセ スによれば、複数の電極を有する基板は、その上にスパッタリングされた金属導 電材の層を有している。そして、輻射感応（ｒａｄｉａｔｉｏｎ−ｓｅｎｓｉｔ ｉｖｅ）樹脂が、スバッタリされた金属を覆って基板上に塗布（ｉｓ　ａｐｐｌ ｉｅｄ）される。そして、この樹脂は露光され、選択された電極の上の開口を残 して現像される。導電バンプは、電気メッキによってそれら開口内に形成される 。樹脂およびバンブの露光面は、ダイヤモンド旋削によって平坦化される。そし て、金の薄層がバンブの頂部に取り付けられる。最後に、樹脂およびスパッタリ ングされた金属層が、バンブと電極の間の部分を除いて除去される。
他の実施例においては、図１１にフローチャートの形で示すが、複数のバンブが 仮基板上に好ましくは電気メッキで形成される。それらのバンブは、仮基板から 取り外されて本基板上の電極に接着される。そして樹脂層がバンプ上にコーティ ングされる。樹脂およびバンブは、ダイヤモンド旋削によって平坦化され、その 樹脂は除去される。
この発明は、二つの電気素子または電子素子が互いに永久的に接着されなかった 状況においても、非常に大きな利点をもたらす。そのような利点が得られる一つ の場は、集積回路のテストの場合である。そのような回路をテストするためには 、テスト回路とテスト装置の間における電気的接触は良好でなければならない。
これを達成するための一つの方法は、そのテストを行う前に集積回路をそのパッ ケージング内に装填する（ｉｎｓｔａｌｌ）ことである。この方法では、集積回 路が、実際に使用される場合と同じようにしてテスト装置と電気的に接続される 。この方法の不利な点は、すべてのチップが、それらでさえ結果的には拒否され るであろうが、実装に多大な費用を負わなければならないことである。また、現 在用いられている多（の方法においては、そのパッケージはすっかり除かれてお り、したがってパッケージレベルのテストは実施可能な選択ではなくなりでいる 。
チップのテストの前にそれらチップを実装する他の方法は、導電パッドに対する はんだ付けを実際に行うことはせずに、チップ上の導電パッドをテスト装置に機 械的に接触させるシステムを用いることである。これを行う一つの方法は、試験 クーポン上に適当な導電体トレースを設け、これらトレースをチップ上の接触パ ッドに対応する金属バンブに接続することである。これらの金属バンプは押され て、テストを行うためにチップ上の接触パッドと接触する。従来技術で製作され たバンブは共通面性が欠如しているため、チップ上のすべての導電パッドに対す る良好な電気的接触を確実にするために過度の圧力がチップ上に加えられるにち がいない。
もし一つの導電パッドが試験クーポンに対して良好な電気的接触を行えなければ 、そのチップは、たとえそれが欠陥を有していなくとも欠陥を有しているように テストされる。もしすべての接触パッドが試験クーポン上のバンブと接触してい れば、必要な力はチップに損傷を与えかねない。あるいは、上述のように、チッ プが圧電性材料のものであれば、圧力で生じる電場によってチップは欠陥品とし てテストされる。
試験クーポンは、本発明によって製作することができる。これは、高い精度で共 通平面内にあるバンブを有した試験クーポンを提供する。この方法では、試験ク ーポンはチップに接続され、別の方法では必要とされていた圧力よりも小さな圧 力で、従来技術による試験クーポンの問題を除去するのを助ける圧力でテスト以 下の工程が順に行われた。
１　直径１０ｃｍでＱ、５ｍｍ厚のシリコン・ウェハーが、基板として用いられ るように粘着層で下処理された。
２、銅層が０．　３μｍの厚さでスパッタ析出された。
３、ウェハーの厚さが、平坦化のレベル決定の際の後の使用のために、基準線を 決めるべ（デジタル・マイクロメータで測定された。
４、ウェハーの裏側が、アメリカン・ヘキストＡＺＰ４６２０フォトレジストで 、４０００ｒｐｍで２０秒間スピンコーティングされ、約１５μｍ厚の薄膜を形 成するように、強制空気コンベアベルトオーブン内で８５℃で１５分間焼かれた 。この商業的に入手可能な液体フォトレジストは、アセテート、クレゾール・ノ ボラック樹脂、およびスルフオニツク・エステルを含んでいる。この裏面のフォ トレジストコーティングは、ウェハーの反対側に直接スパッタリングされる電気 メッキが誤った銅の上になされるのを防止するために施される。
５、ウェハーの前面は、同じフォトレジストＡＺＰ４６２０でコーティングされ た。このコーティングは、２２００ｒｐｍで４０秒間のスピンコーティングであ り、約１２μｍ厚の膜を形成するように８５℃で１５分間焼かれた。
６、フォトレジストがコーティングされたウェハーは、ＪＢＡブランドのエクス ポーザー／アライナー内で４０ｍＷ／ｃｍ”のフルエンスで１５秒間、刷版（マ スク）を通して波長４０５ｎｍの紫外線（ＵＶ）に露光された。このマスクは、 電子回路と同じクロム−オン−ガラスの版パターンを有している。
７、フォトレジストは、Ａ２４００に現像液と脱イオン水（ＤＩ）の１：４溶液 内で２分１５秒間現像され、さらに４５分間脱イオン水ですすがれ、強制空気の 下で乾燥された。回路パターンに相当するフォトレジスト層の領域は、これによ ってメッキに対して開放された（ｗｅｒｅ　ｏｐｅｎｅｄ　ｆｏｒ　ｐｌａｔｉ ｎｇ）。
８、回路パターンは、約６μｍの高さでバンブを形成するように銅で電気メッキ された。
９、メッキの後、フォトレジストはＪ、Ｔ、ベーカーＰＲＳ−１０００を用いて 剥ぎ取られ、バンブの高さがアルファーステップ２００プロフアイロメータを用 いて測定された。
１０、工程４におけるように、ウェハーの裏面が、銅がはみ出してメッキされる のを防止するために、フォトレジストの薄層で再びコーティングされた。
１１、ウェハーはＡＺＰ４６２０フォトレジストにより、１６００ｒｐｍの回転 速度で４０秒間コーティングされ、８５℃で１５分間焼かれた。このスピン−オ ンおよび焼きは再び繰り返され、約３０μｍの厚さのフォトレジストの２重層を 形成した。
１２、バンブと同じ形状を有する写真製版マスクが、ウニ／へ−上の回路トレー スに合わせて置かれ、フォトレジスト層が工程６におけるように紫外線に６０秒 間露光された。このフォトレジスト層は、１　：　４Ａ２４００に／脱イオン水 の現像溶液内で現像され、そしてすすがれた。
１３、各バンブと下にある回路トレースとの足した高さが約２３μｍとなるよう に、バンブパターンが電気メッキされた。
１４、バンブ＋トレースの高さが測定されるのを許容するように、フォトレジス トが剥ぎ取られた。
１５、フォトレジストの２重層が、バンブとその下の銅トレースを覆って、工程 １１におけるようにウェハー表面上にスピンコーティングされた。この工程は、 工程１５で除去された支持膜を元に戻した。実際には、平坦化の前にバンブの高 さを測定する必要はなく、したがって工程１４および１５は、普通は必要とされ ないであろう。
１６、アノラッド（Ａｎｏｒａｄ）のダイヤモンド旋削機を用いて平坦化が行わ れ、そのダイヤモンド工具は、鋼製のシャンク上に、すくい角０”で０．７５ｍ ｍに丸められた面を有する単結晶のダイヤモンドが取り付けられていた。ウェハ ーは、機械の真空チャックに据え付けられ、ウェハー表面上に公称２０μｍでバ ンブ／フォトレジストの複合体を切るように、ダイヤモンド工具がセットされた 。スピンドル速度３０００ｒｐｍ、１５ｃｍ／ｍｉｎの送り速度が採用された。
１７、フォトレジストがウェハーから剥ぎ取られた。
１８、平坦化されたバンブ＋トレースの形状の高さは、シリコン・ウェハー上で 短距離毎の幾つかの位置でアルファーステップ２００表面プロファイロメータを 用いて測定された。測定された形状の高さは、１９．５〜２０．６μｍの範囲内 に納まり、その平均は、標準偏差０．２μｍで２０．０４μｍであった。
例２ 例１で述べた工程１から１４までを繰り返した後、以下の工程が順に行われた。
１５、ンガーガイギ−（Ｃｉｇａ−Ｇｅｉｇｙ）　・プロブイミド（登録商標） ４１２のポリイミドの層が、回転速度６００ｒｐｍで４０秒間、ウェハーの表面 上にスピンコーティングされ、バンブおよびその下の銅トレースを覆いながら、 ５５℃で３０分間、さらに１１０℃で１時間焼かれた。
１６、アノラッド（Ａｎｏｒａｄ）のダイヤモンド旋削機を用いて平坦化が行わ れ、そのダイヤモンド工具は、鋼製のシャンク上に、す（い角０°で０．７５ｍ ｍに丸められた面を有する単結晶のダイヤモンドが取り付けられていた。ウェハ ーは、機械の真空チャックに据え付けられ、ウェハー表面上に公称２０μｍでバ ンブ／フォトレジストの複合体を切るように、ダイヤモンド工具がセットされた 。スピンドル速度３０００ｒｐｍ、１５ｃｍ／ｍｉｎの送り速度が採用された。
１７、フォトレジストがエタノールアミンを用いてウェハーから剥ぎ取られた。
１８、平坦化されたバンブの高さは、シリコン・ウェハー上で短距離毎の幾つか の位置でアルファーステップ２００表面プロファイロメータを用いて測定された 。測定された形状の高さは、１８．６〜２０．８μｍの範囲内に納まり、その平 均は、標準偏差０．　５μｍで２０，０μｍであった。
フロントページの続き （７２）発明者　ズナメロスキ、ステイーブン・ジエイアメリカ合衆国５５１３ ３−３４２７ミネソタ州セント・ボール、ポスト・オフィス・ボックス３３４２ ７　（番地の表示なし）

Claims (10)

    【特許請求の範囲】
  1. １．他の電子素子との電気的接続を形成するために、複数の電極を有してなる電 子素子を提供する方法にして、 上記電極のうちの選択されたものに、樹脂で囲続された金属バンプを位置付けさ せる工程と、 上記バンプのそれぞれが外表面を有し、該外表面のすべてが実質的に一つの平面 内に存するように、該バンプおよび上記樹脂をダイヤモンド旋削する工程と、そ して、 上記樹脂を除去する工程とを含む方法。
  2. ２．上記バンプが電気メッキにより形成される請求項１記載の方法。
  3. ３．上記電極上への上記金属バンプの位置付けに先行して該電極を覆う均一な層 として、樹脂を付着させる工程と、そして、上記選択された電極を露出させるよ うに、上記樹脂の層をパターン化する工程とをさらに含む請求項２記載の方法。
  4. ４．上記パターン化は、写真製版によってなされる請求項３記載の方法。
  5. ５．上記バンプは、仮基板上に形成され、そして上記電極に移される請求項１記 載の方法。
  6. ６．上記樹脂は、上記バンプが上記電極に取り付けられた後に付着される請求項 ５記載の方法。
  7. ７．上記金属バンプは、金である請求項１記載の方法。
  8. ８．上記金属バンプは、銅である請求項１記載の方法。
  9. ９．上記金属バンプの外表面に金の層を形成する工程をさらに含む請求項８記載 の方法。
  10. １０．上記金は、上記金属バンプがダイヤモンド旋削された後で且つ上記樹脂が 除去される前に形成される請求項９記載の方法。
JP6505331A 1992-07-30 1993-07-16 電極配列を合わせる相互接続部のためのバンプの平坦化 Pending JPH07509588A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US92255992A 1992-07-30 1992-07-30
US922,559 1992-07-30
PCT/US1993/006700 WO1994003921A2 (en) 1992-07-30 1993-07-16 Planarizing bumps for interconnecting matching arrays of electrodes

Publications (1)

Publication Number Publication Date
JPH07509588A true JPH07509588A (ja) 1995-10-19

Family

ID=25447214

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6505331A Pending JPH07509588A (ja) 1992-07-30 1993-07-16 電極配列を合わせる相互接続部のためのバンプの平坦化

Country Status (5)

Country Link
EP (1) EP0653105A1 (ja)
JP (1) JPH07509588A (ja)
KR (1) KR950702746A (ja)
CA (1) CA2139314A1 (ja)
WO (1) WO1994003921A2 (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910006967B1 (ko) * 1987-11-18 1991-09-14 가시오 게이상기 가부시기가이샤 반도체 장치의 범프 전극 구조 및 그 형성 방법
CA2029244A1 (en) * 1989-11-03 1991-05-04 Timothy L. Hoopman Planarizing surfaces of interconnect substrates by diamond turning
JP2624567B2 (ja) * 1990-09-06 1997-06-25 松下電子工業株式会社 バンプレベリング方法およびその装置
US5072520A (en) * 1990-10-23 1991-12-17 Rogers Corporation Method of manufacturing an interconnect device having coplanar contact bumps
JPH04188734A (ja) * 1990-11-21 1992-07-07 Matsushita Electron Corp 半導体装置のバンプレベリング方法

Also Published As

Publication number Publication date
KR950702746A (ko) 1995-07-29
WO1994003921A2 (en) 1994-02-17
CA2139314A1 (en) 1994-02-17
EP0653105A1 (en) 1995-05-17
WO1994003921A3 (en) 1994-04-14

Similar Documents

Publication Publication Date Title
JP3285796B2 (ja) 導電性接触パツド接続方法
JP4785937B2 (ja) 半導体装置の製造方法
US5322593A (en) Method for manufacturing polyimide multilayer wiring substrate
US5144747A (en) Apparatus and method for positioning an integrated circuit chip within a multichip module
US5391516A (en) Method for enhancement of semiconductor device contact pads
CN100395886C (zh) 半导体器件的制造方法
US7294909B2 (en) Electronic package repair process
JPH04313247A (ja) 同一平面の接触バンプを有する相互接続装置及びその製造方法
JPH0517708B2 (ja)
TWI233188B (en) Quad flat no-lead package structure and manufacturing method thereof
US5829126A (en) Method of manufacturing probe card
JP2003508898A (ja) マイクロビームアセンブリおよび集積回路と基板との内部連結方法
EP0577779A1 (en) Multichip integrated circuit module and method of fabrication
JP3345948B2 (ja) プローブヘッドの製造方法
US6891360B1 (en) Plated probe structure
US4200975A (en) Additive method of forming circuit crossovers
JPH07106334A (ja) 光学半導体装置を光学基板に付着する方法
JPH07509588A (ja) 電極配列を合わせる相互接続部のためのバンプの平坦化
JP3523815B2 (ja) 半導体装置
JPH05315731A (ja) 配線基板の接続パッドの製造方法
JPH08340029A (ja) フリップチップｉｃ及びその製造方法
JPH06268098A (ja) 半導体集積回路装置の製造方法
JP7404665B2 (ja) フリップチップパッケージ、フリップチップパッケージ基板およびフリップチップパッケージの製造方法
JPH02209742A (ja) テープ自動化ボンディングプロセス用の金／錫共晶ボンディング
JP2001118994A (ja) 半導体装置