JPH0750871Y2 - 直流安定化電源の並列運転制御装置 - Google Patents
直流安定化電源の並列運転制御装置Info
- Publication number
- JPH0750871Y2 JPH0750871Y2 JP1989137594U JP13759489U JPH0750871Y2 JP H0750871 Y2 JPH0750871 Y2 JP H0750871Y2 JP 1989137594 U JP1989137594 U JP 1989137594U JP 13759489 U JP13759489 U JP 13759489U JP H0750871 Y2 JPH0750871 Y2 JP H0750871Y2
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Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は直流安定化電源の並列運転時における制御特性
を改良する装置に係り、特に低負荷時の出力電圧の保持
に関する。
を改良する装置に係り、特に低負荷時の出力電圧の保持
に関する。
〈従来の技術〉 第２図は従来装置の回路図で、二台のスイッチング電源
を並列接続したものを示している。ここでは、両者の回
路が同一なので一代の回路図を省略してある。図におい
て、DC−DC電源部10は一般的なスイッチング電源で、直
流電圧VinをトランスＴの一次巻線n1に印加する。一次
巻線n1にはコンデンサC1が並列に接続されており、直流
電圧Vinを平滑化している。一次巻線n1にはトランジス
タなどのスイッチング素子Ｑが直列に接続されており、
制御信号に従いオンオフ動作する。するとトランスＴの
二次巻線n2にスイッチング信号が誘起されるので、二次
側回路を構成しているダイオードD1,D2で整流し、チョ
ークコイルＬで高周波数成分を除去し、コンデンサC2で
平滑化して出力電圧Voutを得ている。
を並列接続したものを示している。ここでは、両者の回
路が同一なので一代の回路図を省略してある。図におい
て、DC−DC電源部10は一般的なスイッチング電源で、直
流電圧VinをトランスＴの一次巻線n1に印加する。一次
巻線n1にはコンデンサC1が並列に接続されており、直流
電圧Vinを平滑化している。一次巻線n1にはトランジス
タなどのスイッチング素子Ｑが直列に接続されており、
制御信号に従いオンオフ動作する。するとトランスＴの
二次巻線n2にスイッチング信号が誘起されるので、二次
側回路を構成しているダイオードD1,D2で整流し、チョ
ークコイルＬで高周波数成分を除去し、コンデンサC2で
平滑化して出力電圧Voutを得ている。
出力電圧安定化回路20は、電流検出回路21、誤差増幅回
路22及びパルス幅（PWM）制御回路23を備えており、出
力電圧Voutが一定電圧になるようにスイッチング素子Ｑ
に制御信号を送っている。電流検出回路21は、二次側回
路より負荷側に供給される負荷電流を知るために設けら
れており、一次巻線n1に設けられたカレントトランスCT
を介して負荷電流IL#2に比例した電圧の電流検出信号を
得ている。誤差増幅回路22は、OPアンプの＋端子に出力
電圧Voutを抵抗R11,R12で分圧して入力し、一端子に基
準電圧Vref1を入力すると共に、出力端子からの信号を
抵抗R13及びコンデンサC11を用いて帰還している。PWM
制御回路23はダイオードD11及び抵抗R14を介して誤差増
幅回路22の出力する誤差信号を入力し（電圧帰還入力側
VPWM）、電流検出回路21の出力する電流検出信号を電流
帰還入力VOLSに入力して過負荷防止に役立てている。ま
た、抵抗R15を介して電流検出信号を抵抗R14,R15の比で
定まる所定の割合で誤差信号と加算して電圧帰還入力側
VPWMに入力している。更に、基準電圧Vref2を入力し
て、この誤差信号と電流検出信号を加算した信号と基準
電圧Vref2との差が小さくなる方向に制御する信号をパ
ルストランスPTを介してスイッチング素子Ｑに送ってい
る。
路22及びパルス幅（PWM）制御回路23を備えており、出
力電圧Voutが一定電圧になるようにスイッチング素子Ｑ
に制御信号を送っている。電流検出回路21は、二次側回
路より負荷側に供給される負荷電流を知るために設けら
れており、一次巻線n1に設けられたカレントトランスCT
を介して負荷電流IL#2に比例した電圧の電流検出信号を
得ている。誤差増幅回路22は、OPアンプの＋端子に出力
電圧Voutを抵抗R11,R12で分圧して入力し、一端子に基
準電圧Vref1を入力すると共に、出力端子からの信号を
抵抗R13及びコンデンサC11を用いて帰還している。PWM
制御回路23はダイオードD11及び抵抗R14を介して誤差増
幅回路22の出力する誤差信号を入力し（電圧帰還入力側
VPWM）、電流検出回路21の出力する電流検出信号を電流
帰還入力VOLSに入力して過負荷防止に役立てている。ま
た、抵抗R15を介して電流検出信号を抵抗R14,R15の比で
定まる所定の割合で誤差信号と加算して電圧帰還入力側
VPWMに入力している。更に、基準電圧Vref2を入力し
て、この誤差信号と電流検出信号を加算した信号と基準
電圧Vref2との差が小さくなる方向に制御する信号をパ
ルストランスPTを介してスイッチング素子Ｑに送ってい
る。
出力電圧Voutは、スイッチング電源＃１の出力とスイッ
チング電源＃２の出力をダイオードD21,D22を突き合わ
せたもので、負荷側に供給される。スイッチング電源＃
１とスイッチング電源＃２とは、誤差増幅回路22とPWM
制御回路23の間を互いの電源の間で接続するロードシェ
ア線で接続されており、負荷電流IL#1と負荷電流IL#2の
バランスを取っている。ロードシェア線の電圧をロード
シェア電圧VLSとする。またPWM制御回路23の基準電圧は
次の関係を充足しているものとする。
チング電源＃２の出力をダイオードD21,D22を突き合わ
せたもので、負荷側に供給される。スイッチング電源＃
１とスイッチング電源＃２とは、誤差増幅回路22とPWM
制御回路23の間を互いの電源の間で接続するロードシェ
ア線で接続されており、負荷電流IL#1と負荷電流IL#2の
バランスを取っている。ロードシェア線の電圧をロード
シェア電圧VLSとする。またPWM制御回路23の基準電圧は
次の関係を充足しているものとする。
Vref2#1＞Vref2#2 （１） 〈考案が解決しようとする課題〉 しかしながら、（１）式を充足している状態で出力電圧
のみで帰還制御している場合には、ロードシェア電圧V
LSが基準電圧Vref2#1で制御されるから、電圧帰還入力
側VPWM#2が基準電圧Vref2#2よりも大きくなって、スイ
ッチング電源＃２の出力電圧が低下してしまうという課
題があった。
のみで帰還制御している場合には、ロードシェア電圧V
LSが基準電圧Vref2#1で制御されるから、電圧帰還入力
側VPWM#2が基準電圧Vref2#2よりも大きくなって、スイ
ッチング電源＃２の出力電圧が低下してしまうという課
題があった。
そこで、負荷電流に比例する電流センス信号をPWM制御
回路23の電圧帰還入力側に帰還し、負荷分担割合を変更
して電圧帰還入力側VPWM#2を基準電圧Vref2#2と等しく
なるように制御して、出力電圧をVoutに制御する。しか
し、無／軽負荷状態では電流センス信号が小さいので、
帰還量が小さく電圧帰還入力側VPWM#2が基準電圧V
ref2#2に比べて大きくなって、出力電圧を低下させる動
作に入り出力電圧が低下してしまうという課題があっ
た。
回路23の電圧帰還入力側に帰還し、負荷分担割合を変更
して電圧帰還入力側VPWM#2を基準電圧Vref2#2と等しく
なるように制御して、出力電圧をVoutに制御する。しか
し、無／軽負荷状態では電流センス信号が小さいので、
帰還量が小さく電圧帰還入力側VPWM#2が基準電圧V
ref2#2に比べて大きくなって、出力電圧を低下させる動
作に入り出力電圧が低下してしまうという課題があっ
た。
本考案はこのような課題を解決したもので、出力電圧を
ダイオード突合わせし、電流分担をして並列運転してい
る二台の直流安定化電源において、無／軽負荷時に片方
の電源が出力電圧低下を招来するのを防止する直流安定
化電源の並列運転制御装置を提供することを目的とす
る。
ダイオード突合わせし、電流分担をして並列運転してい
る二台の直流安定化電源において、無／軽負荷時に片方
の電源が出力電圧低下を招来するのを防止する直流安定
化電源の並列運転制御装置を提供することを目的とす
る。
〈課題を解決するための手段〉 このような目的を達成する本考案は、一次巻線と二次巻
線を有するトランス（Ｔ）と、この一次巻線に印加され
る直流電圧をオンオフするスイッチング素子（Ｑ）と、
このスイッチング素子のオンオフにより当該二次巻線に
誘起されるスイッチング信号を整流平滑化する二次側回
路と、この二次側回路の出力する電流に関連する電流検
出信号を出力する電流検出回路（21）と、この二次側回
路の出力する電圧を第１の基準電圧と比較して誤差信号
を出力する誤差増幅回路（22）と、当該電流検出信号と
この誤差信号とを所定の比率で加算し、この加算された
電圧と第２の基準電圧とを比較してこの差信号を小さく
する方向に前記スイッチング素子に制御信号を送るパル
ス幅制御回路（23）とを有するスイッチング電源を二台
備え、各電源の二次側回路出力端をダイオードを突合わ
せて並列接続した直流安定化電源であって、次の構成と
したものである。
線を有するトランス（Ｔ）と、この一次巻線に印加され
る直流電圧をオンオフするスイッチング素子（Ｑ）と、
このスイッチング素子のオンオフにより当該二次巻線に
誘起されるスイッチング信号を整流平滑化する二次側回
路と、この二次側回路の出力する電流に関連する電流検
出信号を出力する電流検出回路（21）と、この二次側回
路の出力する電圧を第１の基準電圧と比較して誤差信号
を出力する誤差増幅回路（22）と、当該電流検出信号と
この誤差信号とを所定の比率で加算し、この加算された
電圧と第２の基準電圧とを比較してこの差信号を小さく
する方向に前記スイッチング素子に制御信号を送るパル
ス幅制御回路（23）とを有するスイッチング電源を二台
備え、各電源の二次側回路出力端をダイオードを突合わ
せて並列接続した直流安定化電源であって、次の構成と
したものである。
即ち、各スイッチング電源に、前記二次側回路の出力す
る電圧を第１の基準電圧と比較して偏差を増幅する手段
（OP24）を設けると共に、この増幅手段の出力する第２
の誤差信号（V19）の電位が前記誤差増幅回路の誤差信
号に比較して大きくなるように当該増幅手段で増幅し、
当該第２の誤差信号をダイオード（D12）を介して前記
パルス幅制御回路の電流検出信号と誤差信号とを所定の
比率で加算した信号（VPWM）に接続し、第２の誤差信号
が加算信号よりも大きいときは第２の誤差信号が当該加
算信号と絶縁され、第２の誤差信号が加算信号よりも小
さいときは第２の誤差信号が当該加算信号と導通状態に
おかれ、この加算信号の値を前記第２の基準電圧と等し
い値にする出力電圧低下防止回路（24）を設けている。
る電圧を第１の基準電圧と比較して偏差を増幅する手段
（OP24）を設けると共に、この増幅手段の出力する第２
の誤差信号（V19）の電位が前記誤差増幅回路の誤差信
号に比較して大きくなるように当該増幅手段で増幅し、
当該第２の誤差信号をダイオード（D12）を介して前記
パルス幅制御回路の電流検出信号と誤差信号とを所定の
比率で加算した信号（VPWM）に接続し、第２の誤差信号
が加算信号よりも大きいときは第２の誤差信号が当該加
算信号と絶縁され、第２の誤差信号が加算信号よりも小
さいときは第２の誤差信号が当該加算信号と導通状態に
おかれ、この加算信号の値を前記第２の基準電圧と等し
い値にする出力電圧低下防止回路（24）を設けている。
そして、各スイッチング電源の誤差増幅回路の出力電圧
を連結して負荷電流を調整するロードシェア回路を設け
たことを特徴としている。
を連結して負荷電流を調整するロードシェア回路を設け
たことを特徴としている。
〈作用〉 本考案の各構成要素はつぎの作用をする。トランス、ス
イッチング素子及び二次側回路は一般的なスイッチング
電源の構成要素である。誤差増幅回路及びパルス幅制御
回路は出力安定化回路である。電流検出回路は過負荷防
止を行うと共に、ロードシェア回路に起因する片側電源
の出力電圧低下を防止するため、誤差信号と電流検出信
号を加算してパルス幅制御回路に送っている。出力電圧
低下防止回路は無／軽負荷状態では、電流検出回路の信
号を誤差増幅回路の信号と加算してもなお出力電圧の低
下を招来するので、この加算信号を第２の基準電圧と等
しくしてこの低下を防止している。
イッチング素子及び二次側回路は一般的なスイッチング
電源の構成要素である。誤差増幅回路及びパルス幅制御
回路は出力安定化回路である。電流検出回路は過負荷防
止を行うと共に、ロードシェア回路に起因する片側電源
の出力電圧低下を防止するため、誤差信号と電流検出信
号を加算してパルス幅制御回路に送っている。出力電圧
低下防止回路は無／軽負荷状態では、電流検出回路の信
号を誤差増幅回路の信号と加算してもなお出力電圧の低
下を招来するので、この加算信号を第２の基準電圧と等
しくしてこの低下を防止している。
〈実施例〉 以下図面を用いて、本考案を説明する。
第１図は本考案の一実施例を示す回路図である。尚第１
図において、前記第２図と同一作用とするものには同一
符号をつけ説明を省略する。図において、出力電圧低下
防止回路24が設けられており、誤差増幅回路21の出力電
圧VO#2と基準電圧Vref1を共用している関係で、抵抗R11
の前に抵抗R16が挿入されている。そこで、誤差増幅回
路22のOPアンプ22の＋端子に抵抗R12の分圧する電圧V12
が接続され、出力電圧低下防止回路24のOPアンプ24の＋
端子に抵抗R12の分圧する電圧V11が接続される。これら
の電圧は次式を充足している。
図において、前記第２図と同一作用とするものには同一
符号をつけ説明を省略する。図において、出力電圧低下
防止回路24が設けられており、誤差増幅回路21の出力電
圧VO#2と基準電圧Vref1を共用している関係で、抵抗R11
の前に抵抗R16が挿入されている。そこで、誤差増幅回
路22のOPアンプ22の＋端子に抵抗R12の分圧する電圧V12
が接続され、出力電圧低下防止回路24のOPアンプ24の＋
端子に抵抗R12の分圧する電圧V11が接続される。これら
の電圧は次式を充足している。
V11＝（R11＋R12）／（R16＋R11＋R12）×VO#2 （２） V12＝R12/（R16＋R11＋R12）×VO#2 （３） また、OPアンプ22の一端子には抵抗R17を介して基準電
圧Vref1が接続されており、OPアンプ24の一端子には抵
抗R18を介して基準電圧Vref1が接続されている。OPアン
プ24の出力端子と一端子の間は、コンデンサC11及び抵
抗R19で帰還接続されており、また出力端はダイオードD
12を介して誤差増幅回路22の電圧帰還入力側VPWMと接続
されている。この結果、OPアンプ24の出力端電圧V19はO
Pアンプ22の出力端電圧V13に比較して、一般に大きくな
っている。
圧Vref1が接続されており、OPアンプ24の一端子には抵
抗R18を介して基準電圧Vref1が接続されている。OPアン
プ24の出力端子と一端子の間は、コンデンサC11及び抵
抗R19で帰還接続されており、また出力端はダイオードD
12を介して誤差増幅回路22の電圧帰還入力側VPWMと接続
されている。この結果、OPアンプ24の出力端電圧V19はO
Pアンプ22の出力端電圧V13に比較して、一般に大きくな
っている。
ダイオードD12のカソード側がOPアンプ24に接続されて
いるので、OPアンプ24の出力端電圧V19（第２の誤差信
号）が、誤差増幅回路22の誤差信号と電流検出回路21の
電流検出信号の加算信号電圧VPWMよりも大きいときは、
ダイオードD12がオフ状態なので絶縁された状態にあ
る。他方、出力端電圧V19が加算信号電圧VPWMよりも小
さいときは、ダイオードD12がオン状態なので導通状態
となって、ダイオードD12に電流ID12が流れてOPアンプ2
4の出力端に電流が吸込まれる（シンク電流）。この場
合、PWM制御回路23は内部的にはOPアンプの＋端子に基
準電圧Vref2が接続され、−端子に加算信号電圧VPWMが
接続されているから、この状態では加算信号電圧VPWMが
基準電圧Vref2と等しくなる。
いるので、OPアンプ24の出力端電圧V19（第２の誤差信
号）が、誤差増幅回路22の誤差信号と電流検出回路21の
電流検出信号の加算信号電圧VPWMよりも大きいときは、
ダイオードD12がオフ状態なので絶縁された状態にあ
る。他方、出力端電圧V19が加算信号電圧VPWMよりも小
さいときは、ダイオードD12がオン状態なので導通状態
となって、ダイオードD12に電流ID12が流れてOPアンプ2
4の出力端に電流が吸込まれる（シンク電流）。この場
合、PWM制御回路23は内部的にはOPアンプの＋端子に基
準電圧Vref2が接続され、−端子に加算信号電圧VPWMが
接続されているから、この状態では加算信号電圧VPWMが
基準電圧Vref2と等しくなる。
このように構成された装置の動作を次に説明する。通常
の負荷電流では、出力電圧低下防止回路24が動作せずダ
イオードD12がオフ状態にあり、第２図の装置と同一の
動作をする。
の負荷電流では、出力電圧低下防止回路24が動作せずダ
イオードD12がオフ状態にあり、第２図の装置と同一の
動作をする。
無／軽負荷状態では、出力電圧低下防止回路24が動作し
てダイオードD12がオンする。即ち、OPアンプ24の出力
端電圧V19は、無／軽負荷状態で加算信号電圧VPWMと等
しくなり、若しくは低くなる。次に、各スイッチング電
源における基準電圧Vref1及びOPアンプ22の出力端電圧V
13の相違に起因して、ロードシェア電圧VLSがスイッチ
ング電源＃２の出力電圧低下を招来する条件を説明す
る。Vref1＃１＜Vref1＃２が成立していると、V13#1＞V
13#2となる。そこで、 VLS＝V13#1−VF(D12#1)＝（Vref2＃１） （４） が成り立つ。
てダイオードD12がオンする。即ち、OPアンプ24の出力
端電圧V19は、無／軽負荷状態で加算信号電圧VPWMと等
しくなり、若しくは低くなる。次に、各スイッチング電
源における基準電圧Vref1及びOPアンプ22の出力端電圧V
13の相違に起因して、ロードシェア電圧VLSがスイッチ
ング電源＃２の出力電圧低下を招来する条件を説明す
る。Vref1＃１＜Vref1＃２が成立していると、V13#1＞V
13#2となる。そこで、 VLS＝V13#1−VF(D12#1)＝（Vref2＃１） （４） が成り立つ。
このときの制御は、VPWM#1＝Vref2#1を実現するように
動作している。無負荷時にPWM制御回路23に対する電流
帰還量がスイッチング＃1,＃２でほぼ同一として固定す
ると、VPWM#2＞Vref2#2となって出力電圧が低下する。
動作している。無負荷時にPWM制御回路23に対する電流
帰還量がスイッチング＃1,＃２でほぼ同一として固定す
ると、VPWM#2＞Vref2#2となって出力電圧が低下する。
出力電圧が低下すると、出力電圧低下防止回路24の入力
電圧V11が基準電圧Vref1#2よりも小さくなって、OPアン
プ24の出力電圧V19が低下して、ダイオードD12がオンし
て電流ID12が流れる。これにより、VPWM#2＝Vref2#2と
なって出力電圧が一定値VCO（＜Vout）に保持される。
電圧V11が基準電圧Vref1#2よりも小さくなって、OPアン
プ24の出力電圧V19が低下して、ダイオードD12がオンし
て電流ID12が流れる。これにより、VPWM#2＝Vref2#2と
なって出力電圧が一定値VCO（＜Vout）に保持される。
尚、ダイオードD21,D22のカソード側の共通に接続し、
並列運転している電源において、各スイッチング電源の
動作状態を監視するために、アノード側に出力電圧監視
回路を設けている場合がある。この様な場合には、無／
軽負荷時に従来は片側の電源の出力電圧が低下して並列
運転動作から外れてしまう場合に、出力電圧監視回路が
異常信号を出力していた。この様な出力電圧監視回路を
有する場合には、出力電圧低下防止回路24の保持する電
圧VCOを異常検出レベル以上にすれば、異常信号の出力
を防止できる。
並列運転している電源において、各スイッチング電源の
動作状態を監視するために、アノード側に出力電圧監視
回路を設けている場合がある。この様な場合には、無／
軽負荷時に従来は片側の電源の出力電圧が低下して並列
運転動作から外れてしまう場合に、出力電圧監視回路が
異常信号を出力していた。この様な出力電圧監視回路を
有する場合には、出力電圧低下防止回路24の保持する電
圧VCOを異常検出レベル以上にすれば、異常信号の出力
を防止できる。
〈考案の効果〉 以上説明したように、本考案によれば出力電圧低下防止
回路24を設けたので、出力電圧をダイオード突合わせ
し、電流分担をして並列運転している二台の直流安定化
電源において、無／軽負荷時に片方の電源が出力電圧低
下を招来することがなく、一定値VCOに保持される。
回路24を設けたので、出力電圧をダイオード突合わせ
し、電流分担をして並列運転している二台の直流安定化
電源において、無／軽負荷時に片方の電源が出力電圧低
下を招来することがなく、一定値VCOに保持される。
第１図は、本考案の一実施例を示す回路図、第２図は従
来装置の回路図である。 10……スイッチング電源、21……電流検出回路、22……
誤差増幅回路、23……PWM制御回路、24……出力電圧低
下防止回路。
来装置の回路図である。 10……スイッチング電源、21……電流検出回路、22……
誤差増幅回路、23……PWM制御回路、24……出力電圧低
下防止回路。
Claims (1)
- 【請求項１】一次巻線と二次巻線を有するトランス
（Ｔ）と、この一次巻線に印加される直流電圧をオンオ
フするスイッチング素子（Ｑ）と、このスイッチング素
子のオンオフにより当該二次巻線に誘起されるスイッチ
ング信号を整流平滑化する二次側回路と、この二次側回
路の出力する電流に関連する電流検出信号を出力する電
流検出回路（21）と、この二次側回路の出力する電圧
（VO#2）を第１の基準電圧（Vref1）と比較して誤差信
号（V13）を出力する誤差増幅回路（22）と、当該電流
検出信号とこの誤差信号とを所定の比率で加算し、この
加算された電圧（VPWM）と第２の基準電圧（Vref2）と
を比較してこの差信号を小さくする方向に前記スイッチ
ング素子に制御信号を送るパルス幅制御回路（23）とを
有するスイッチング電源を二台備え、各電源の二次側出
力回路端をダイオード（D21,D22）を突き合わせて並列
接続した直流安定化電源であって、 各スイッチング電源に、前記二次側回路の出力する電圧
を第１の基準電圧と比較して偏差を増幅する手段（OP2
4）を設けると共に、この増幅手段の出力する第２の誤
差信号（V19）の電位が前記誤差増幅回路の誤差信号に
比較して大きくなるように当該増幅手段で増幅し、当該
第２の誤差信号をダイオード（D12）を介して前記パル
ス幅制御回路の電流検出信号と誤差信号とを所定の比率
で加算した信号（VPWM）に接続し、第２の誤差信号が加
算信号よりも大きいときは第２の誤差信号が当該加算信
号と絶縁され、第２の誤差信号が加算信号よりも小さい
ときは第２の誤差信号が当該加算信号と導通状態におか
れ、この加算信号の値を前記第２の基準電圧と等しい値
にする出力電圧低下防止回路（24）を設け、 各スイッチング電源の誤差増幅回路の出力電圧を連結し
た負荷電流を調整するロードシェア回路を設けたことを
特徴とする直流安定化電源の並列運転制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989137594U JPH0750871Y2 (ja) | 1989-11-28 | 1989-11-28 | 直流安定化電源の並列運転制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989137594U JPH0750871Y2 (ja) | 1989-11-28 | 1989-11-28 | 直流安定化電源の並列運転制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0377287U JPH0377287U (ja) | 1991-08-02 |
| JPH0750871Y2 true JPH0750871Y2 (ja) | 1995-11-15 |
Family
ID=31684745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989137594U Expired - Lifetime JPH0750871Y2 (ja) | 1989-11-28 | 1989-11-28 | 直流安定化電源の並列運転制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750871Y2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2002346211B2 (en) | 2001-06-27 | 2008-06-12 | Sony Corporation | Integrated circuit device, information processing device, information recording device memory management method, mobile terminal device, semiconductor integrated circuit device, and communication method using mobile terminal device |
| JP4768304B2 (ja) * | 2005-04-15 | 2011-09-07 | キヤノン電子株式会社 | 周辺デバイスカード、ホスト装置、周辺デバイスカードの制御方法、周辺デバイスカードの制御プログラム、およびホスト装置の制御プログラム |
-
1989
- 1989-11-28 JP JP1989137594U patent/JPH0750871Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377287U (ja) | 1991-08-02 |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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