JPH0750757B2 - 半導体装置 - Google Patents

半導体装置

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JPH0750757B2
JPH0750757B2 JP2020948A JP2094890A JPH0750757B2 JP H0750757 B2 JPH0750757 B2 JP H0750757B2 JP 2020948 A JP2020948 A JP 2020948A JP 2094890 A JP2094890 A JP 2094890A JP H0750757 B2 JPH0750757 B2 JP H0750757B2
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特にリードフレームを用
いた半導体集積回路の樹脂封止構造に関する。
〔従来の技術〕
半導体装置は、金属条材をプレス加工又はエッチング加
工によって製造されたリードフレームと半導体素子とを
電気的に接続した後に樹脂パッケージによって封止する
構造が典型的な例である。
第3図は金属条材にリードフレームのパターンを形成し
たときの平面図であり、金属条材50には各工程での位置
決めのための基準ピン孔51が開けられ、一定ピッチでパ
ターンが形成されている。
リードフレームのパターンは、半導体素子20を搭載する
ステージ1,これを支持するサポートバー2,ステージ1の
回りに放射条に配列した複数のインナーリード3,外部に
突き出るアウターリード4及びこれらのインナーリード
3とアウターリード4との間を走り最終的には各リード
を分離独立させるダムバー5を備えたものである。
半導体素子20と各インナーリード3との間には貴金属を
利用したワイヤがワイヤボンディングによって結線さ
れ、アウターリード4までの電気的な接続が行われる。
そして、半導体素子20を含めて樹脂パッケージによって
樹脂封止され、突き出たアウターリード4を適切な形状
に加工した後、これを外部接続端子としてプリント配線
基板に接続実装して電気的導通回路が構成される。
〔発明が解決しようとする課題〕
第4図は樹脂パッケージ6によって樹脂封止した半導体
装置の最終製品の例を示すものである。
樹脂パッケージ6の種類は、実装方法やその形状等によ
り、DIP(ディアル・イン・ラインパッケージ),QFP
(クワッド・フラットパッケージ),SOJ(スモール・ア
ウトラインJ−ベンド)等の表面実装形に区分されてい
る。そして、アウターリード4の形状としては、同図
(a)〜(c)のように下にJ字状に曲げたもの,L字状
としたもの及び下に真っ直ぐに伸びるもの等がある。
このような各種の形状にアウタリード4を持つ半導体装
置では、いずれもリードフレームの上下を挟むようにし
て樹脂パッケージ6によって封止するので、アウターリ
ード4が下に伸びる長さも大きくする必要がある。この
ため、金属条材50及び樹脂パッケージ6に使用する樹脂
(コンパウンド)の使用量も増大し、コスト上の問題も
無視できない。また、プリント配線基板への取付けに際
しても、アウターリード4が下に長く延びているもので
は、半導体装置の空間占有領域も大きくなり、実装密度
の向上にも限界がある。
そこで、本発明の目的は、金属条材及び樹脂(コンパウ
ンド)の使用量を減少させ、経済的で且つ高密度表面実
装に適した半導体装置を提供することにある。
〔課題を解決するための手段〕
本発明は、半導体素子を一体に含んでリードフレームを
樹脂パッケージによって封止し、該樹脂パッケージの外
部にアウターリードを突き出し、前記半導体素子を含む
面側のみのリードフレームを前記樹脂パッケージによっ
て封止し、前記アウターリードをリードフレームとほぼ
同じ平面上で直線的に延ばした半導体装置であって、前
記樹脂パッケージに封止された領域以外のリードフレー
ムの全面に、前記領域の縁部にオーバラップするするめ
っき層を施し、前記樹脂パッケージによる封止面と反対
側の面であって前記めっき層の表面に樹脂被膜層を形成
し、更に、前記アウターリードの先端下面に突部を設け
ていることを特徴とする。
〔作用〕
リードフレームは半導体素子を搭載した面側だけが樹脂
パッケージによって封止され、しかもアウターリードは
真っ直ぐに延びているので、樹脂の量が減ると共にアウ
ターリードを曲げる場合よりも長さも短くなる。アウタ
ーリードの先端下面に突部を設けることにより、プリン
ト配線基板の上に載せたときにできる隙間を放熱空間と
して利用でき、樹脂被膜相によってリードフレームとプ
リント基板との間の絶縁も確実に行われる。
〔実施例〕
第1図は本発明の半導体装置をプリント配線基板Pの上
に設置した状態を示す概略縦断面図、第2図は金属条材
50に形成したリードフレームのパターンを示す平面図で
ある。
リードフレームのパターンは第3図の従来例と全く同様
であり、ステージ1,サポートバー2,インナーリード3,ア
ウターリード4及びダムバー5がそれぞれ形成されたも
のである。そして、ステージ1の上には半導体素子20が
固定され、Au,Al等を利用したワイヤ7によってこの半
導体素子20の各インナーリード3の先端上面に形成した
貴金属のめっき層8との間をワイヤボンディングによっ
て接続している。
リードフレームAに対して樹脂パッケージ6は第1図に
示すようにリードフレームAの下面が露出するように封
止している。すなわち、樹脂パッケージ6は半導体素子
20側のリードフレームAの上面のみを封止し、ステージ
1,インナーリード3及びアウターリード4の下面は全て
剥き出しになっている。換言すると、金属条材50の肉厚
分だけリードフレームAが樹脂パッケージ6の中に埋ま
ったように一体化されている。そして、樹脂パッケージ
6による封止領域は第2図の一点鎖線Bで囲んだ範囲で
あり、ダムバー5の内側に沿った線が境界となってい
る。更に、アウターリード4は図示のようにインナーリ
ード3と同じレベル上で外部に伸びる直線状である。
プリント配線基板Pへの実装には、アウターリード4の
先端部の下面及び端面を受けてこれを支持する半田層9
を利用する。このような半田層9を形成しておくことに
よって、剥き出しになっているリードフレームAの下面
がプリント配線基板Pの表面に接触することなく保持さ
れる。
また、アウターリード4の先端の下面を下に突き出した
突部4aが形成され、この突部4aの高さ分だけリードフレ
ームAとプリント配線基板Pの表面との間隔を広げるよ
うにしている。そして、リードフレームAの下面全体,
縁部周面及び上部のダムバー5の部分にかけてNi,Ni合
金又はPd,Pd合金等のめっき層11が形成され、このめっ
き層11の下面にはポリイミド等の樹脂被膜層12が一体化
されている。
このようにめっき層11と樹脂被膜層12とによってリード
フレームAが剥き出しになっている部分をカバーするの
で、一層高い絶縁構造とすることができ、信頼性が更に
向上する。また、アウターリード4の下面に設けた突部
4aによってリードフレームAの下面とプリント配線基板
Pの表面との間隔が開くので、この間隔を放熱空間とし
て利用できる。したがって、プリント配線基板Pとの間
の相対的な熱影響の発生がなく、絶縁性だけでなく半導
体素子20の保護も万全なものとなる。
〔発明の効果〕
以上のように、本発明では、樹脂パッケージはリードフ
レームの上面のみを被覆するので、成形に必要な樹脂
(コンパウンド)の量も減り、更にアウターリードを曲
げないのでその長さも従来に比べて短くできるので、金
属条材及び合金樹脂素材の節約が可能となる。
また、樹脂パッケージによって封止されていない部分を
めっき処理したり合成樹脂の被膜でカバーすので、プリ
ント配線基板との絶縁が確実に行われて信頼性が向上
し、且つエレクトロマイグレーションを防止できる。そ
して、アウターリードの先端の下面に突部を設けること
により、半導体装置の下面とプリント配線基板の表面と
の間に適切な大きさの隙間を持たせることができる。こ
のため、この隙間を放熱空間として利用でき、半導体装
置の保護に役立てることができる。
【図面の簡単な説明】
第1図は本発明の一実施例を示す半導体装置をプリント
配線基板の上に設置したときの概略縦断面図、第2図は
リードフレームのパターンを樹脂封止領域と共に示す平
面図、第3図は従来から利用されているリードフレーム
のパターンの典型例を示す平面図、第4図は樹脂パッケ
ージとアウターリードの従来の様々な形状を示す図であ
る。 1:ステージ、2:サポートバー 3:インナーリード 4:アウターリード、4a:突部 5:ダムバー、6:樹脂パッケージ 7:ワイヤ、8:めっき層 9:半田層、11:めっき層 12:樹脂被膜層、20:半導体装置 50:金属条材、51:基準ピン孔 A:リードフレーム B:樹脂パッケージ境界線

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】半導体素子を一体に含んでリードフレーム
    を樹脂パッケージによって封止し、該樹脂パッケージの
    外部にアウターリードを突き出し、前記半導体素子を含
    む面側のみのリードフレームを前記樹脂パッケージによ
    って封止し、前記アウターリードをリードフレームとほ
    ぼ同じ平面上で直線的に延ばした半導体装置であって、 前記樹脂パッケージに封止された領域以外のリードフレ
    ームの全面に、前記領域の縁部にオーバラップするめっ
    き層を施し、 前記樹脂パッケージによる封止面と反対側の面であって
    前記めっき層の表面に樹脂被膜層を形成し、 更に、前記アウターリードの先端下面に突部を設けてい
    ることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JPS63197363A (ja) * 1987-02-12 1988-08-16 Goto Seisakusho:Kk 半導体装置の製造方法

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