JPH0758246A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH0758246A
JPH0758246A JP20340993A JP20340993A JPH0758246A JP H0758246 A JPH0758246 A JP H0758246A JP 20340993 A JP20340993 A JP 20340993A JP 20340993 A JP20340993 A JP 20340993A JP H0758246 A JPH0758246 A JP H0758246A
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JP
Japan
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circuit pattern
semiconductor device
resin
semiconductor element
mounting pad
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Pending
Application number
JP20340993A
Other languages
English (en)
Inventor
Takashi Abe
孝詩 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPH0758246A publication Critical patent/JPH0758246A/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【構成】回路パターン５を形成した絶縁性基盤６に開口
部をもうけ、その開口部に金属性等の搭載基盤２を固着
し、その搭載基盤２上に半導体素子１を搭載し、半導体
素子１の電極１０と回路パターン５をワイヤボンデイン
グで接続した後、封止樹脂の側面からアウタリード９を
導出させ、封止樹脂８から搭載基盤２が露出するした半
導体装置。 【効果】絶縁性基板と半導体素子の総厚が薄くなり、薄
型パッケージに対応できる。更に、半導体素子の電極と
回路パターンの高さ方向の段差は小さく、ボンデイング
ワイヤのループが低くても半導体素子のエッヂがショー
トすることは無くなり、トランスファーモルドに於いて
もワイヤ流れが発生しなくなった。又、搭載基盤を金属
にする事により、薄型パッケージでありながら、熱抵抗
の極めて低いパッケージを提供する事ができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は絶縁性基盤を用いた樹脂
封止型の半導体装置に関するものである。
【０００２】
【従来の技術】図３は従来の絶縁性基盤を用いた樹脂封
止型の半導体装置を示す断面図である。図に於いて半導
体素子１はベース基盤３１に搭載されていた。半導体素
子の電極１０とベース基盤上に形成された回路パターン
５はボンデイングワイヤ４により電気的に接続されてい
た。回路パターン上には封止樹脂８の外形とほぼ同じサ
イズにソルダーレジスト７が形成されておりトランスフ
ァモールド時回路パターンの間から樹脂が漏れないよう
になっていた。アウターリード９は半田メッキ処理或い
は半田デッピング処理がされておりフォーミングされた
後プリント基盤に半田付けされていた。
【０００３】
【発明が解決しようとする課題】従来の絶縁性基盤を用
いた樹脂封止型の半導体装置は半導体素子をベース基盤
３１に搭載していた。このベース基盤はガラス入リエポ
キシ 或いはポリイミドなど熱伝導度の低い材料が使わ
れていたため半導体素子から発生した熱の放散が悪くパ
ッケージの熱抵抗も高かった。
【０００４】又、半導体素子１の電極１０と回路パター
ン５の高さ方向の断差が大きくボンデイングワイヤのル
ープが低いと半導体素子１のエッヂがショートするとい
う課題があった。
【０００５】さらにボンデイングワイヤのループが高い
と薄型のパッケージに適用できなくなり、トランスファ
ーモルドに於いてワイヤ流れが発生し易いという問題が
あった。
【０００６】又、絶縁性基盤の厚みが０．３ｍｍで半導
体素子の厚みが０．４ｍｍの場合、絶縁性基盤と半導体
素子の総厚は０．７ｍｍと大変厚くなった。
【０００７】
【課題を解決するための手段】上記目的は回路パターン
を形成した絶縁性基盤に開口部をもうけ、その開口部に
搭載基盤を固着し、その搭載基盤上に半導体素子を搭載
し、半導体素子の電極と回路パターンをワイヤボンデイ
ングで接続した後、封止樹脂の側面からアウタリードを
導出させ、封止樹脂から搭載基盤が露出するように形成
したことにより達成される。
【０００８】更に上記搭載基盤を金属にして、樹脂封止
の方法をトランスファーモールドにすることにより達成
される。
【０００９】又、樹脂封止の方法をポッテングにするこ
とにより、低コストで半導体素子を提供できる。
【００１０】
【実施例】以下本発明の一実施例を図１及び図２で説明
する。
【００１１】図１に於いて、回路パターン５を形成した
絶縁性基盤６に開口部をもうけ、その開口部に接着層３
を介して搭載基盤２を固着する。その後半導体素子１を
搭載基盤に搭載する。半導体素子の電極１０と搭載基盤
に形成された回路パターン５はボンデイングワイヤ４に
より電気的に接続する。回路パターン上には封止樹脂８
の外形とほぼ同じサイズにソルダーレジスト７が形成さ
れておりトランスファモールドに於いて回路パターンの
間から樹脂が漏れないようになっている。アウターリー
ド９は半田メッキ処理或いは半田デッピング処理がされ
ておりフォーミングした後プリント基盤に半田付けされ
ている。この時、絶縁製基盤はＴＡＢテープのようにす
ることによりダイアタッチ、ワイヤボンデイング、モー
ルド等の生産性が向上する。
【００１２】又、絶縁製基盤の厚みが０.３ｍｍで半導
体素子の厚みが０.４ｍｍ搭載基盤の厚みが０.２ｍｍの
時、総厚は０.５ｍｍで済む。
【００１３】又、半導体素子１の電極１０と回路パター
ン５の高さ方向の段差は小さく、ボンデイングワイヤの
ループが低くても半導体素子１とエッヂ３２がショート
することは無くなった。
【００１４】このようにボンデイングワイヤのループを
低くする事ができ薄型のパッケージに適用しやすくな
り、更にトランスファーモルドに於いてもワイヤ流れが
発生しなくなった。
【００１５】搭載基盤はガラス入エポキシ、或いは ポ
リイミドのような樹脂基盤で形成した場合 基盤のコス
トは安く提供する事ができる。
【００１６】又、搭載基盤を銅などの熱伝導性が高い材
料で形成した場合、薄型パッケージでありながら熱抵抗
の極めて低いパッケージを提供する事ができる。
【００１７】更に金属性の材料にする事により水分の進
入を防止する事ができる。
【００１８】図２は本半導体装置の他の実施例の断面図
を示す図である。
【００１９】図のようにワイヤボンデイングした後ポッ
テイング材２１で、ソルダーレジストの内側を、封止す
る事により大変簡単に樹脂封止する事ができる。すなわ
ち トランスファモールド金型等の設備が必要ないため
である。この場合も、ガラス入エポキシ、或いはポリイ
ミドのような樹脂基盤で形成した場合、基盤のコストは
安く提供する事ができる。
【００２０】又、搭載基盤を、銅などの熱伝導性が高い
材料で形成した場合、薄型パッケージでありながら熱抵
抗の極めて低いパッケージを提供する事ができる。
【００２１】更に金属性の材料にする事により水分の進
入を防止する事ができる。
【００２２】
【発明の効果】以上述べたように本発明によれば、回路
パターンを形成した絶縁性基盤に開口部をもうけ、その
開口部に搭載基盤を固着し、その搭載基盤上に半導体素
子を搭載し、半導体素子の電極と回路パターンをワイヤ
ボンデイングで接続した後、封止樹脂の側面からアウタ
リードを導出させ、封止樹脂から搭載基盤が露出するよ
うにする事により絶縁性基板と半導体素子の総厚が薄く
なり、薄型パッケージに対応できる。
【００２３】更に、半導体素子の電極と回路パターンの
高さ方向の段差は小さく、ボンデイングワイヤのループ
が低くても半導体素子のエッヂがショートすることは無
くなり、トランスファーモルドに於いてもワイヤ流れが
発生しなくなった。
【００２４】又、搭載基盤を金属にする事により、薄型
パッケージでありながら、熱抵抗の極めて低いパッケー
ジを提供する事ができる
【図面の簡単な説明】
【図１】本発明の一実施例を示す断面図。
【図２】本発明の他の実施例を示す断面図。
【図３】従来の半導体装置を示す断面図。
【符号の説明】
１・・・半導体素子 ２・・・搭載基板 ３・・・接着層 ４・・・ボンデイングワイヤ ５・・・回路パターン ６・・・絶縁性基板 ７・・・ソルダーレジスト、 ８・・・封止樹脂 ９・・・アウターリード １０・・・電極 ２１・・・ポッテイング材 ３１・・・ベース基板

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】回路パターンを形成した絶縁性基盤に開口
    部をもうけ、その開口部に搭載基盤を固着し、その搭載
    基盤上に半導体素子を搭載し、半導体素子の電極と回路
    パターンをワイヤボンデイングで接続した後、封止樹脂
    の側面からアウタリードを導出させ、且つ 封止樹脂か
    ら搭載基盤が露出するように樹脂封止したことを特徴と
    する半導体装置。
  2. 【請求項２】上記搭載基盤が金属であることを特徴とす
    る請求項１記載の半導体装置。
  3. 【請求項３】樹脂封止の方法が、トランスファーモール
    ドであることを特徴とする請求項１記載の半導体装置の
    製造方法。
  4. 【請求項４】樹脂封止の方法が、ポッテングであること
    を特徴とする請求項１記載の半導体装置の製造方法。
JP20340993A 1993-08-17 1993-08-17 半導体装置とその製造方法 Pending JPH0758246A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20340993A JPH0758246A (ja) 1993-08-17 1993-08-17 半導体装置とその製造方法

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JP20340993A JPH0758246A (ja) 1993-08-17 1993-08-17 半導体装置とその製造方法

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JPH0758246A true JPH0758246A (ja) 1995-03-03

Family

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JP20340993A Pending JPH0758246A (ja) 1993-08-17 1993-08-17 半導体装置とその製造方法

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997030478A1 (fr) * 1996-02-15 1997-08-21 Nitto Denko Corporation Dispositif a semi-conducteur et grille de connexion multicouche utilisee pour ledit dispositif
US6333212B1 (en) 1995-08-25 2001-12-25 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333212B1 (en) 1995-08-25 2001-12-25 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
WO1997030478A1 (fr) * 1996-02-15 1997-08-21 Nitto Denko Corporation Dispositif a semi-conducteur et grille de connexion multicouche utilisee pour ledit dispositif

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