JPH0750505B2

JPH0750505B2 - 改良された切断制御システム

Info

Publication number: JPH0750505B2
Application number: JP62507139A
Authority: JP
Inventors: ブルースエイレイノルズ; アレクサンダーブレンゴーズ
Original assignee: クウォードテックインコーポレーテッド
Priority date: 1986-10-31
Filing date: 1987-10-30
Publication date: 1995-05-31
Anticipated expiration: 2010-05-31
Also published as: FI883091A; DK359288A; US4885785A; CA1305235C; EP0288550B1; ATE69766T1; EP0288550A1; DE3774873D1; DK359288D0; WO1988003091A1; JPH01501694A; NO882905L; AU8326287A; FI883091A0; NO882905D0

Description

【発明の詳細な説明】発明の背景本発明は、一般的には、ウェブ送り印刷機に関し、特
に、該ウェブがウェブ送り印刷機システム中を通って移
動する時その移動中のウェブ上の像又は折り記号に対す
る切断装置の相対的位置を精密に制御するための改良さ
れたシステムに関する。

ウェブ送り印刷機においては、ウェブ材料（代表的に
は、紙）がリールスタンド等の格納機構から、該ウェブ
に像（折り記号）を印刷する一つ以上の印刷ユニットに
送られる。印刷されたウェブは普通は次に乾燥機及び／
又はコーティング設備等の各処理ユニットを通して駆動
される。ウェブは次に、ウェブ上の反復する各折り記号
を分離するための切断装置に送られる。切断装置は、普
通、一つ以上の切断ブレードを持った一対の共同する切
断シリンダーから成る。該切断シリンダーは、該ブレー
ドがその移動中のウェブの例えば反復する折り記号
（像）の間の点等の所定の点と交差する様に、印刷ユニ
ットと同期して回転させられる。切断ブレードは、該ウ
ェブ上に反復して印刷された折り記号と精密に整合した
関係で反復して該移動中のウェブと交差しなければなら
ない。しかし、例えば、ウェブの引っ張り、継ぎ目、並
びに、フォルダー、スリッター、インプリンター、グル
アーその他の処理設備からの影響などの、印刷システム
の色々な条件により、切断装置に対するウェブの位置及
び、従って、折り記号の位置が時間と共に変化する。従
って、切断装置に対するウェブの直線位置を進ませたり
送らせたりしてウェブ及び切断機構の位置関係を周期的
に調整する必要がある。

従って、普通は、切断機構に対するウェブの直線位置、
即ち、印刷ユニットから切断機構までのウェブ経路の実
効長さを変える調整機構が設けられる。例えば、補償ロ
ーラーの、これと共同するアイドルローラーに対する相
対位置を変化させて、ウェブの実効長さを変え、斯くし
てウェブ上の各像に対する切断機構の相対位置を進ませ
又は送らせる。補償モーターを使って該補償ローラーの
位置を選択的に調整する。同様に、回転式切断ダイス型
を使い、切断シリンダー上の切断ブレードの位置を変え
ることにより調節を行なうことも出来る。

一般的に、調整（補償）機構を制御して切断機構に対す
るウェブ像パターンの直線位置を制御する閉ループシス
テムが知られている。斯かるシステムでは、エンコーダ
が切断機構に接続され、切断機構の作動サイクルを表わ
すパルス、即ち：各切断サイクルの公称開始点（上死
点）を示す第１パルスと；切断サイクルの進みを示す第
２信号（例えば、１切断サイクル当たり1200個の方形
波）とを提供する。オペレーターは、その間にブレード
がウェブと交差するべき切断サイクルの位置に対応する
予定の幅の『窓』を設定することによってシステムを所
期設定する。該窓（捕捉範囲）の長さは、上死点パルス
後の第２所定数のインクレメンタルパルスを開始させる
（サイクルの公称開始）、第１の初定数のインクレメン
タルパルスに等しい長さである。

スキャナー移動中のウェブの上に光学スキャナーが配置され、一筋
の光が、そのスキャナーの直下のウェブ部分に投射され
る。ウェブ上の像は、該像の濃度（暗さ）に応じて変化
する量の光を反射する。該スキャナーはその反射光を受
け取って、像の濃度を表わす出力信号を発生する。該濃
度信号は、所定臨界濃度を表わす基準信号と比較され
る。若し所定捕捉範囲窓内に十分な強さの低濃度（明）
から高濃度（暗）への移動が検出されると（即ち所定臨
界値を越えると）、その移行点（移行が生じた上死点後
のインクレメンタルパルスの数）が該窓の中央に対応す
るカウントと比較され、それに従って補償ローラー位置
が進ませられ又は送らせられる。

しかし、斯かるシステムは、オペレーターが手操作によ
り捕捉範囲窓を特に指定された濃度移行部（カットマー
ク）と整列させる必要があるので、不都合である。ま
た、斯かるシステムは、指定されたカットマークと、臨
界値を越えるウェブ上の他の濃度移行部とを区別するこ
とが出来ない。従って、システムが混乱すると、指定さ
れたカットマーク以外の濃度移行部にシステムが誤って
ロックする様な状態が生じる虞れがある。その様な場
合、又はカットマークが捕捉範囲窓内に検出されない場
合には、オペレーターは手でシステムを押えて補償ロー
ラーを位置決めしてシステムを指定されたカットマーク
と整列させ直さなければならない。斯かるシステムにお
いては、スキャナーとカットマークの横位置とのアライ
メントを維持することも必要である。従って、斯かるシ
ステムにおいては、ウェブの横運動により特にトラック
を外れ易く、更に、色々な幅のウェブを収容するために
スキャナーの位置を手で変えなければならない。

その上に、斯かるシステムの臨界値を適切に選ぶにはジ
レンマの様な問題がある。若し臨界値を十分に高く設定
しなければ、例えば、目的のカットマーク以外の濃度移
行に追従し、従って突飛な補償又はジッターにロックす
るなど、擬似トリガーに反応しがちである。逆に、若し
濃度臨界値をあまりに高く設定すると、システムが働き
かけることの出来る像が不当に限定されることになる。
例えば、高濃度臨界値は、完全濃度を達成していない像
にシステムが作用することを妨げようとする、更に、多
くの場合、ウェブ上の像は、カットマークとして作用す
るのに十分な程度に強度が強く、十分に他の移行部から
分離され、十分に大きく、十分に直線的に配置された濃
度移行部を提供しない。その様な場合、像とは別に離れ
た異質のカットマークを印刷する必要がある。その異質
のカットマークは、普通は、ウェブの横側の縁、又は隣
り合う像と像との間に配置される。いずれの場合も、異
質のカットマークを使用するには、ウェブ上に囲まれた
開き場所が必要であり、無駄が増える傾向がある。

本発明者が1985年３月29日に出願した米国特許第717,75
1号は、パターン認識技術を用いて上記の問題を避ける
切断制御システムを説明している。エンコーダによりイ
ンクレメンタルパルスが発生される毎にスキャナーの出
力端子からの信号がデジタル形式に変換される。切断サ
イクルの過程で、ウェブ上の像を表わすデジタル折り記
号が斯くして作成され格納される。折り記号がシステム
により最初に処理される時、その折り記号に対応するデ
ータが基準パターンとして格納され、これと後の（新し
い）折り記号とが比較される。新しいパターンの、基準
パターンからの位置的揺らぎに応じて、調整機構への制
御信号が発生される。

基準パターンからの新しいパターンの位置の揺らぎは、
新しいパターンと基準パターンとを相互相関させること
により決定出来る。しかし、デジタル像処理には膨大な
量のデータが必要である。マイクロプロセッサは、相互
相関計算を実行するのに数秒を要し、必要なデータ解釈
のためにシステムの応答時間が制限されがちである。大
量のデータを処理するため、従来のシステムは、データ
整理技術を利用して、相関処理で使われるデータの量を
削減している。その結果、データ整理プロセスにおいて
重要な情報が犠牲になることがある。更に、データ解釈
が最少にされている場合には、システムは擬似像を追跡
し易く、また、折り記号のコントラストが十分で無けれ
ば、追跡しそこない易い。

発明の概要本発明は、像（折り記号）の長さに等しい捕捉範囲を有
し、横移動及びウェブの瞬間的中断等の擬似移行部に対
して非常に寛容な制御システムを提供する。独立のアド
レス・ゼネレータを有する数個の高速RAM装置と共同す
る高度にパイプライン化されたハードウェア相関ユニッ
ト（highly−pipelined hardware correlation unit）
を使って新パターンを基準パターンと相互相関させる。

図面の簡単な説明以下、本発明の切断制御システムの好適な模擬的実施例
を、添付図面を参照して説明するが、図面において同じ
符号は同じエレメントを指示する。

普通のウェブ送り印刷機と共同する、本発明に従って構
成された模擬的切断制御システムの概略ブロック図であ
る。

第２図は、第１図の中央処理ユニットと付随回路とのブ
ロック略図である。

第2A図及び第2B図は、本発明のシステムの動作に使われ
る色々なフラグ、変数及びアレイの概略的に説明する図
である。

第３図は、第１図のシステムに使われる通信インターフ
ェースの略ブロック図である。

第４図は、第１図のエンコーダ及び同期回路のブロック
図である。

第5A図は、第１図のスキャナー・マルチプレクサ、スキ
ャナー利得制御回路、及び信号調整回路及びA/D変換器
のブロック図である。

第5B図は、第5A図のスキャナー利得制御回路とフラッシ
ュA/D変換器との略ブロック図である。

第6A図は、第１図の相関ユニットの略ブロック図であ
る。

第７図は、第6A図のAPU制御論理回路のブロック図であ
る。

第８図は、第6A図の累算器のブロック略図である。

第9A図及び第9B図は、各動作モードにおける相関ユニッ
トの実効的構成の略ブロック図である。

第10A図及び第10B図は、相関プロセスにおいて使われる
拡張基準アレイの生成を詳述する図である。

第11図は、本発明の一面に従う、高分解能窓を生成する
拡張ゼネレータ回路のブロック略図である。

第12図は模範的出力制御回路のブロック略図である。

第13図は、第１図のCPUの動作全体を詳述する流れ図で
ある。

第14A図は、第13図の計算ルーチンの模範的実施例の流
れ図である。

第14B図は、第14A図の計算ルーチンにより発動される利
得制御サブルーチンの模擬的実施例の流れ図である。

第15図は、第14A図の平均計算ルーチンの流れ図であ
る。

第16A図及び第16B図は共に第14A図の計算ルーチンに呼
び出されるアレイ拡張サブルーチンの流れ図である。

第17図は、第16A図及び第16B図に呼び出されるコピー・
サブルーチンである。

第18図は、第14A図の計算ルーチンにより呼び出される
分散の模範的実施例の流れ図である。

第19図は、第14A図の計算ルーチンにより呼び出される
位置エラー計算ルーチンの模範的実施例の流れ図であ
る。

第20図は、第19図の位置エラー計算ルーチンにより呼び
出される相互相関ルーチンの模範的実施例の流れ図であ
る。

第21A図は、第19図の位置エラー計算ルーチンにより呼
び出されて相関の最大値を定義するルーチンの流れ図で
ある。

第21B図は、第17図のGIT MAXルーチンの流れ図であ
る。

第22図は、第19図の位置エラー計算ルーチンにより呼び
出される受け入れ判定ルーチンの流れ図である。

第23図は、第14A図の計算ルーチンにより呼び出される
対称性試験サブルーチンの動作を詳述する流れ図であ
る。

第24図は、第19図の位置エラー計算ルーチンにより呼び
出される粗位置判定ルーチンの流れ図である。

第25A図及び第25B図は、共に、第19図の位置エラー計算
ルーチンにより呼び出される精密位置エラールーチンの
流れ図である。

第26図は、第14A図の計算ルーチンにより呼び出される
マーク制御ルーチンの流れ図である。

第27図は、第26図のマーク制御ルーチンにより呼び出さ
れるマーク検出サブルーチンである。

第28図は、第17図のルーチンにより呼び出されてデータ
のアレイの次の立ち上がりエッジのアドレスを判定する
サブルーチンの作用を詳述する流れ図である。

第29図は、高分解能窓を定義するルーチンの流れ図であ
る。

第30A図は、適当なTDC中断ルーチンの流れ図である。

第30B図は、適当な速度変化検出ルーチンの流れ図であ
る。

第31図は、第13図のルーチンにより呼び出されるモータ
ー制御サブルーチンの作用を詳述する流れ図である。

模範的実施例の詳細な説明第１図を参照するに、本発明の切断制御システム10は、
ウェブ送り印刷機において切断装置に対して印刷された
像を精密に位置決めする。紙等のウェブ材料14がリール
スタンド（図示せず）等の格納機構から印刷機12へ送ら
れる。ウェブ14は、一つ以上の印刷ユニット16、色々な
処理装置18、及び位置補償機構20を通して切断機構22内
へ送られる。

補償機構20は、印刷ユニット16から切断機構22に至るウ
ェブ経路の実効長さを調節して、切断機構22に対してウ
ェブを進ませたり送らせたりする。補償機構20は、一対
の不動のアイドラーローラー26及び28と共同する可動補
償ローラー24から適宜成る。補償モーター30は、補償ロ
ーラー24とアイドラーローラー26及び28との相対的位置
を選択的に変えて、実際上、該機構を通るウェブ経路の
長さを変える。例えば、ウェブ経路に沿って切断機構22
を変位させる機構等の、ウェブ送り印刷システムに適用
することの出来る他の多くの機構も利用することが出来
る。

切断機構22は、普通の回転切断シリンダー型であるのが
適当である。一対の共同するシリンダーは、該シリンダ
ーのうちの少なくとも一つに対称的に取り付けられた一
つ以上のブレードを持っている。切断機構22の切断シリ
ンダーは、印刷ユニット16の動作と同期して普通の駆動
機構（図示せず）により回転させられる。切断シリンダ
ーが回転する時、ブレードは、印刷ユニット16のそれと
対応する周期で周期的にウェブ14と交差する。システム
10は、一つ以上の普通のエンコーダ51と共同するデータ
収集処理ユニット37、並びに、普通の光学スキャナー3
4、キーボードモジュール78及び補償モーター30を適宜
含む。スキャナー34及びエンコーダ51は普通のマルチプ
レクサユニット50及び52を通してデータ収集処理ユニッ
ト37に適宜接続されている。実際には、マルチプレクサ
50及び52は処理ユニット37と一体であってよい。後に説
明する様に、スキャナー34はウェブ14上の像を表わすア
ナログ信号を供給し、エンコーダ51は切断機構の作動サ
イクルを示す信号を供給する。データ収集処理ユニット
37は、エンコーダ51及びスキャナー34により供給される
信号に働き掛けて、制御信号を補償ローラー30に供給し
て補償ローラー24の位置を制御させる。ユーザーとシス
テム10との通信は、キーボードモジュール78を通してな
される。

エンコーダ51は切断機構22に作用的に接続されて、切断
機構サイクルを表わす電気パルスを発生させる。各切断
サイクルは、作動サイクルの指定された任意の公称開始
点で生成される、本書において時々上死点（TDC）パル
ス又はマーカーパルスと呼ばれる第１パルスと、機械
（切断）サイクルにおける進みを示す一連のパルス（例
えば、切断シリンダーの360度の回転を通じて2,400個の
方形波が一定間隔で生成される）とによって表わされ
る。エンコーダ51は、Encoder Products Company Model
No.716又はSumtak Model No.LEI−053 optical encode
r等の、市販されているシャフト駆動エンコーダである
のが適当である。

光学エンコーダ34は、SICK GMBH Model NT6scannerが適
当であり、印刷機の作動中、光学スキャナー34及び切断
機構22間のウェブ経路に沿う直線距離が一定である様に
補償ローラー24及び切断機構22の近くに配置されてい
る。斯くして、切断位置は、ウェブの走査されている部
分から一定距離離れている。光学スキャナー34は、アイ
ドラーローラー28に着脱可能に取り付けられたブラケッ
ト（図示せず）上に適宜配置されている。該ブロケット
（図示せず）は、光学スキャナー34の直線方向及び横方
向調節の両方を普通の方法で行なうことを許す物であ
る。切断機構P22をウェブ経路に沿って並進させる補償
機構を用いれば、スキャナー34は切断機構22と共に並進
する様に適宜取り付けられる。光学スキャナー34は、そ
の時点でスキャナーの下にあるウェブ部分の像濃度を示
す本質的に連続的なアナログ信号（ビデオ信号）を発生
させる。

光学スキャナー34からのアナログ像濃度（ビデオ）信号
と、切断サイクルを示すエンコーダ51からの各信号と
は、夫々、マルチプレクサ50（時にスキャナー入力MUX5
0と呼ばれる）と、マルチプレクサ52（時にはエンコー
ダ入力MUX52と呼ばれる）とにより、切り替え又は多重
化されて、データ収集処理ユニット37に選択的に中断さ
れる。複数のスキャナー及びエンコーダの中から選択出
来る能力は、色々なウェブ機構に合わせて印刷機を再構
成し、且つ、印刷機の状態変更を補償することを容易に
する。

一般に、光学スキャナー34からの信号をデータ収集処理
ユニット37へ供給する前に増幅することが望ましいので
あるが、特に、光学スキャナー34がデータ収集処理ユニ
ット37から或る程度離れて配置されている時に望まし
い。従って、光学スキャナー34とデータ収集処理ユニッ
ト37との間に増幅器40を配設することが出来る。増幅器
40は、光学スキャナー34の近傍に配設された電圧−電流
変換器から適宜成り、スキャナーからのアナログ電圧を
電流−ループ信号に変換するが、ここで電流の強さはス
キャナー出力電圧に正比例する。光学スキャナー34は、
−0.5Vないし＋1.5Vピークピーク電圧を出力する。スキ
ャナー34出力信号が−0.5Vである時には、増幅器40の出
力電流は約4mAである。スキャナー34出力信号が＋0.5V
である時には、増幅器40の出力電流は約18mAである。こ
れら両極の間では、増幅器40の入力端子電圧はその出力
電流と線形に関連している。増幅器40はマルチプレクサ
50の一入力に接続されている。

後に第5Aと関連してもっと十分に説明する様に、スキャ
ナー入力マルチプレクサ50の各入力に普通の光学アイソ
レーターが接続されている。該光学アイソレーターは、
増幅器40の電流ループ出力信号を、マルチプレクサ50に
より選択的に切り替えられる電圧信号に変換する。増幅
器40をデータ収集処理ユニット37と接続する電流ループ
・インターフェースは、該各装置間を直流的に完全に絶
縁する。従って、切断制御システム10は、スキャナー3
4、印刷機、及びデータ収集処理ユニット37の間に生じ
ることのあるグランド・ループ問題とは無関係となる傾
向がある。また、該電流ループ・インターフェースは、
産業的環境に存在する電気的ノイズにも不感となる傾向
があり、電流ループ信号は、該装置を接続するのに使わ
れたケーブルの長さに関わらず本質的に一定に保たれ
る。

データ収集処理ユニット37は、スキャナー34からのデー
タを分析して、進み又は送れリレー84等の適当なインタ
ーフェース回路に制御信号を選択的に供給して、補償モ
ーター30の動作を、従って補償ローラー24の位置を、制
御する。データ収集処理ユニット37は、好ましくは、適
当なデータ獲得同期論理回路54、適当な利得制御ユニッ
ト55、フラッシュ型A/D変換器（ADC）56、直接メモリー
・アクセス装置（DMA）58、中央処理ユニット（CPU）6
8、普通のデータ及びアドレス・バス69、普通のランダ
ム・アクセス・メモリー（RAM）70（時にシステムRAM70
と称する）、相関ユニット71、読み出し専用メモリー
（ROM）72、不揮発性メモリー、電気的消去可能読み出
し専用メモリー（EEPROM）74、及び適当な出力制御ユニ
ット80から好適に成る。実際には、DMA58はしばしばCPU
68と一体を成す。しかし、説明を簡単にするため、DMA
ユニット58は第１図において別に示されている。

ユーザーとCPU68との間の通信のために使われるキーボ
ードモジュール78は、キーボードシリアルインターフェ
ース装置76を通してCPU68に適宜接続されている。キー
ボードモジュール78は、キーボード、表示装置、泳ぎマ
イクロプロセッサに基づくコントローラー（図示せず）
を適宜含み、該コントローラーは、キーボードからコマ
ンドを受け取ってそれをインターフェースユニット76を
通してデータ収集処理ユニット37に送る。該コントロー
ラーに付随するEPROMに符号定義情報が適宜維持されて
いる。マイクロプロセッサコントローラーは、キーボー
ドにより生成されたｘ及びｙ座標信号を処理してこれ
を、対応するASCII等価信号に変換する。変換された信
号は、バッファ及び光学的に絶縁された電気ループ（第
３図）を適宜通して、CPU68に送られる。番犬タイミン
グ回路を使って、プログラム故障時にキーボードモジュ
ールマイクロプロセッサをリセットすることが出来る。
マイクロプロセッサは、正常作動時には該番犬タイマー
を定期的にリセットする。若し番犬タイマーが所定期間
内にリセットされると、マイクロプロセッサをリセット
する出力パルスが生成される。

オペレーター入力は、キーボードモジュール78表示装置
上に現われる色々なメニューにより適宜対話的に誘い出
される。キーボードモジュール78は、メニュー及びキー
ボード入力をリクエストに変換し、該リクエストはCPU6
8に送られる。キーボードモジュール78を通して入力さ
れたパラメータ、コンフィギュレーション、その他のデ
ータは、データ収集処理ユニット37のEEPROM74に格納さ
れたコンフィギュレーション表に保持される。CPU68はE
EPROM74と共同してキーボードモジュールリクエストを
解釈し且つこれに働き掛ける。

オペレーターは、例えば、夫々のメニューを使って印刷
機コンフィギュレーション又は動作モードを選択し、又
はセットアップパラメータを変更することが出来る。色
々な作業を実行するためにウェブ印刷機を色々なコンフ
ィギュレーションで作動させることがしばしば必要にな
る。所望のコンフィギュレーションに対応する色々なス
キャナー、エンコーダ及び補償モーターを、キーボード
モジュール78上のメニューに従って選択することが出来
る（即ち、プログラムされたMUX50及び52）。更に、色
々なウェブコンフィギュレーションを据え付け時にシス
テム（RAM70又はEEPROM74）にプログラムすることが出
来るので、システム10を唯一のコマンドに応答して所望
のウェブコンフィギュレーション用に構成することが出
来る。これにより、情報管理システムによるウェブ印刷
機の運転が容易になる。

オペレーターの運動の自由度も増す。印刷機オペレータ
ーは、印刷機を色々なコンフィギュレーション（構成）
で作動させている時、色々な場所に立たなければならな
いことがある。システム10は、オペレーターが遠くにあ
る数台のキーボードモジュールのいずれかを通して色々
なスキャナー又は補償モーター及びエンコーダを選択す
ることにより印刷機を効果的に構成し直すことを可能に
する。

キーボード78から他の機能を実行することが出来る。そ
の機能には、例えば、効果修正が行なわれる前に必要な
変位のプログラマブルな変更、メートル法又はヤードポ
ンド法による表示の選択、切断制御システムにより生成
された信号に応答して修正モーターが運動する速度の制
御、修正を行なう前に平均化されるべき所定数の相関の
選択、最低必要ウェブ印刷機速度の選択、制御システム
発動の臨界値の選択、自動モード及び手動モードでの指
定された動作を行なわせるためにモーターが運動し続け
なければならない時間の選択、及びありふれた据え付け
エラーの補正、が含まれる。

キーボードモジュール78は、オペレーターに表示するた
めの信号もCPU68から受け取る。キーボードモジュール7
8はこれらの信号を、キーボードモジュール78上の英数
字表示装置又はLED等の適当な表示装置に中継する。例
えば、若し印刷機が所定最低印刷機速度以上で作動して
おり、且つ、先にシステムが追跡していたパターンが無
くなったならば、システムは自動的に休止モードに入
る。若し休止モードが例えば10秒程度の、プログラムで
設定された期間を越えて続いたならば、キーボードモジ
ュール表示装置全体が閃光を発して、問題が起きたこと
を示す。キーボーモジュール78は、相関に利用出来るデ
ータが十分にあるか否かを示す表示も行なう。

システム10は、普通、経路14に沿う切断機構22の実際の
位置を制御する。アナログ−デジタル変換器（ADC）56
は、選択されたスキャナー34からのアナログ信号をデジ
タル化する。該デジタル信号の印は、切断機構サイクウ
の各増分期間の経過毎にDMA58の制御下に格納される。
ウェブ上の像（パターン）を表わす、１切断サイクルに
ついてのサンプルの組がこの様にして収集される。基準
パターンが指定され、その後、実際上は相関ユニット71
がその後の（新しい）パターンを該基準パターンと比較
する。その相関の結果、一連の32ビット相関係数がRAM7
0に格納される。CPU68は、RAM70の一連の相関係数にア
クセスし且つこれを分析して、例えばイレー84を通して
補償モーター30に供給される適当な制御信号を出力制御
ユニット80から発生させる。

より詳しく述べると、スキャナー34と、これと共同する
エンコーダー51とがMUX50及び52によって選択される。
選択されたスキャナー34からの瞬時アナログ像信号は、
MUX50により適当な利得制御回路55を通してADC56に供給
される。ADC56はスキャナー34からのアナログ像信号を
適宜サンプリングし、切断ドラムの各増分回転毎に夫々
６ビットのデジタルワード（バイト）を発生させる。AD
C56の６ビット出力は、システムデータバス69を通し
て、DMA58（実際には、CPUチップの構成要素）の入力に
中断される。DMA58は、データの格納を制御する。スキ
ャナー入力MUX50は、利得制御回路55、及びADC56につい
ては、第5A図と関連して後により詳細に説明する。

ADC56及びDMA58のためのタイミング信号は、同期ユニッ
ト54により供給される。選択されたエンコーダ51からの
信号（切断装置サイクルを示す）は同期ユニット54に供
給され、該ユニットはエンコーダ出力信号を整合（タイ
ミン）信号として利用出来る形に変換する；エンコーダ
51からの１回転当たり2400サイクルの出力信号は、ADC5
6及びDMA58に対してクロック信号として使われる１回転
当たり4800パルスの信号に変換される。エンコーダ入力
MUX52及び同期ユニット54については、第４図と関連し
て後にもっと詳細に説明する。

デジタル折り記号をメモリーに獲得した後、基準パター
ン（折り記号）を確立する。その後、相関ユニット71は
ウェブ上の基準パターンからの後のパターンの変位の印
を発生させる。普通、相関ユニット71は、切断サイクル
折り記号（即ち、１切断装置サイクルに相当する一組の
バイト）を、基準パターンとして、又は、基準パターン
が確立された後は、『新』パターンとして、格納する。
次に、相関ユニット71は、CPU68の監督下に、一連の32
ビットの相関係数を発生させる。この一連の係数は、新
パターンの基準パターンとの相関を表わす。該相関係数
は、CPU68により処理されるため、RAM70に格納される。
係数が格納された後、相関ユニット71はウェブ14上の連
続する像の折り記号を処理する。

CPU68は、格納されている相関係数の分布を分析して、
新パターンが或る基準を満たすか否か判定する。しばし
ば、像は、多くの類似したピーク及び谷を含む電気アナ
ログ信号を発生させる。擬似追跡を防止するため、（相
関係数で表わされる）相関パターンの形を検査して、適
切な対称的形状に囲まれた主要なピークを識別する。新
パターンが指定された基準を満たせば、基準パターンに
対する変位が該主要ピークを用いて判定され、モーター
30が適宜制御される。

第２図を参照するに、CPU68はAdvanced Micro Devices
マイクロプロセッサ80188−10CPUである。CPU68は、前
述の如く、共通アドレス及びデータバス69（例えば、ア
ドレスライン８本、データライン８本、及び夫々の制御
ラインDEN、DT/R,WR、RD及びRESET）システムRAM70、シ
ステムROM72、及びシステムEEPROM74と共同する。バス6
9はバスドライバー302、304、306及び308を通してCPU68
のアドレス及びデータバス入力に接続されている。バス
ドライバー302、304、306、308は、バス69と共有する全
ての装置に信号を供給する付加的駆動能力を生成する。

CPU68は、次の制御信号、即ち： DATA ENABLE（DEN）−−選択された装置を使用可能に
してバス69を駆動する。

DATA TRANMIT/RECEIVE（DT/P）−−バス69上のデーダ
がCPU68から送信されるべきか又はCPU68により受信され
るべきかを示す； WRITE（WR）−−書き込み動作において実際のデータ転
送をトリガーするのに使われる； READ（RD）−−読み出し動作において実際のデータ転送
をトリガーするのに使われる； RESET−−色々な装置を指定され所期状態から回復させ
るのに使われる；を発生させると共に、相関ユニット71及びDUART装置330
及び332、並びに色々なラッチ及びI/O装置を選択的に使
用可能にする各周辺チップ選択信号を発生させる。

CPU68は、色々なリクエスト及びシステム中断信号にも
応答する。例えば、エンコーダが上死点での動作を感知
する毎に“TDCIN"中断信号がCPU68に対してエンコーダ5
1により生成される。実時間計算を容易にするためにタ
イマー中断信号も定期的にCPU68に加えられる。これら
中断信号は、CPU68により、とりわけ、絶対印刷機速度
を判定するために使われる。同様に、DMA58がCPUチップ
に内蔵されている場合には、DMAリクエスト信号、即ちD
MAREQ0及びDMAREQ1、が同期ユニット54から供給され
て、フラッシュ変換器DMA56からシステムRAM70又は相関
ユニット71のRAM62、64へのデータ転送を制御する。

RAM70は32KバイトToshiba 62256−70RAMから適宜成る。
希望する場合には、拡張のための設備を含めることが出
来る。WRITE、READ、及びCPU68により生成される周辺チ
ップ選択信号がRAM70の書き込み（WR）入力及びチップ
選択入力（CS）に中継される。システムRAM70は、第2A
図及び第2B図に概略的に示されている。システム10の動
作に使われる色々な動作フラグ、変数及びアレイのイン
デックスを格納する。

“VARIANCE"は、自動相関機能時に生成される最高値を
格納するためにシステムが使う２バイト変数である；受
け入れ試験は、VARIANCEの値に基づいている。

“CORRELATION COUNTERS"7002、7003は、相関プロセス
中に相関係数が何個作成されたか監視するために使われ
る二つの２バイト・カウンターである。

“MAXIMA"は、精密相互相関アレイにおける最大値のア
ドレスを決定する際にシステムが使う２バイト変数であ
る。

“MAXIMAR"7018は、粗相互相関アレイにおける最大値の
アドレスを格納するためにシステムが使う２バイト変数
である。

“MINIMAL"7007は、圧縮アレイのために相互相関機能時
に生成される最小値を格納するためにシステムが使う２
バイト変数である。

“MIXIMAL"7006は、圧縮アレイのために相互相関時に生
成される最大値を格納するためにシステムが使う２バイ
ト変数である。

“CROSSL"は、精密相互相関アレイのアドレス（ポイン
ター）を格納するためにシステムが使う２バイト変数で
ある。

“CROSSC"は、粗相互相関アレイのアドレス（ポインタ
ー）を格納するためにシステムが使う２バイト変数であ
る。

“CROSS"7010は、初めにCROSSL又はCROSSCの値がロード
される２バイト変数であり、相互相関及び自動相関生成
プロセス時にシステムが使う。

“CROSSM"は、初めにCROSSL又はCROSSCの値がロードさ
れる２バイト変数であり、精密及び粗相互相関アレイに
ついての最大の相互相関を定義する際に際にシステムが
使う。

“CROSSMI"は、精密及び粗相互相関アレイ内に含まれる
最小値を判定する際にシステムが使う２バイト変数であ
る。

“TEMPOR"7012は、パターン認識モードにおいてエラー
の計算中に使われる２バイト一時格納変数である;TEMPO
Rの値は、所要の相関量を示すために使われる。

“TEMPSUM"7014は、パターン認識モードにおいてエラー
の計算中に使われる２バイト一時格納変数である。

“TEMPUL"7016は、パターン認識モードにおいてエラー
の計算中に使われる２バイト一時格納変数である。

“POWERL"は、対称性が満たされたか否かを判定する際
にシステムが使う２バイト変数である;POWERLの値は、
粗相互相関アレイの中央より左側の各相関係数の代数和
に相当する。

“POWERR"は、対称性が満たされたか否かを判定する際
にシステムが使う２バイト変数である;POWERRの値は、
粗相互相関アレイの中央より右側の各相関係数の代数和
に相当する。

“MARK CENTER"は、マークの中心のアドレスを（RAM62
内に）格納するためにシステムが使う（マーク制御モー
ド）２バイド変数である。

“MARK SIZE"は、マークあたりの印の数で表現され
る、走査されているマークの寸法を格納するためにシス
テムが使う２バイト変数である。

“TICKS PER INCH"は、マークの寸法を判定するため
の測定単位としてシステムが使う、オペレーターが入力
する２バイトパラメータである。TICKS PER INCHは、
KLICKS REVOLUTIONをブランケットシリンダーの寸法
（インチを単位とする）で割ることにより見出される。

“KOEFF"は、２バイト変数であり、その値は分周器（ク
ロック）を割るために使われる。KOEFFの値は、（NEWSP
EED100/部ランけっと寸法）として決定される。

“ADDREFROM"は、２バイト変数であり、ソース（入力）
アレイのアドレスを指し、拡張アレイ（REFLONG AND
REFCONDENSED）を作成する際にシステムが使うものであ
る。

“ADDRETO"は２バイト変数であり、ターゲット（出力ア
レイのアドレスを指し、拡張アレイ（REFLONG AND RE
FCONDENSED）を作成する際にシステムが使うものであ
る。

“OLD SPEED"は、先に決定された印刷機の速度に対応
する値を格納するためにシステムが使２バイト変数で有
る。

“NEWSPEED"は、印刷機の現在の速度に対応する値を格
納するためにシステムが使う２バイト変数である。

“COUNTER"、“COUNTERS"、“COUNTERO"、“COUNTER1"
及び“COUNTER2"は、色々なルーチンの処理中にシステ
ムが使う作業レジスタ（２バイト）である。

“MAXIMUM"は、粗相互相関アレイの最大値を格納するた
めにシステムが使う２バイト変数である。

“MEAN"は、スキャナーから入力されたデータの計算さ
れた平均値を格納するためにシステムが使う２バイト変
数である；マーク制御モードではこの値はMEANORの値と
比較され、パターン認識モードでは入力アレイを構成す
る値を名詞化するために使われる。

“MEANOR"は、MEANが計算されたパスの後のパスにおい
てスキャナーから入力されたデータの計算された平均値
を格納するためにシステムが使う２バイト変数である。

“CORRELATION COEFFICENT ARRAY"7004は、精密及び
粗相互相関係数アレイから成る928バイトアレイであ
る。

“ADJUSTMENT"7020は、利得制御機能の一部としてシス
テムが使う２バイト変数である;adjustmentの値はGAIN
に対する離散的調整量を表わす。

“GAIN"7022は、D/A変換器への入力レベルを制御するた
めにシステムが使う２バイト変数である。

“REGISTER1"は、精密及び粗相互相関アレイの最大値を
決定する際にシステムが使う２バイト変数である。

“SIGNAL"は、スキャナーからの入力信号の最大振幅に
対応する値を格納するために使われる２バイト変数であ
る。

RAM70は、データ収集に使う各バッファも含むことが出
来る。RAM70における変数及びアレイの実際の記憶場所
は、システム10の作動中に変わることが有る。

ROM72は256Kバイト27256−2EEPROMであるのが適当であ
る。ROM72は、同様にバス69を通してCPU68に接続されて
いる。ROM72のチップ選択端子はCPU68の上側チップ選択
端子に適宜接続され、ROM72の読み取り端子はバスドラ
イバー302のシステムREAD出力に接続されている。ROM72
は、システム10の働きを制御するプログラムを格納する
ために使われる。

システムEEPROM74はXICOR2816EEPROMから適宜成る。EEP
ROM74は同様にバス69を通してCPU68に接続されている。
EEPROM74のチップ選択端子はCPU68の中央チップ選択端
子に適宜選択されている。EEPROM74の書き込み端子は普
通の２入力ORゲート348の出力信号に応答する。ORゲー
ト348の出力が低くなる時データがEEPROM74に入力され
る。これは、WRITEが低レベルで且つ書き込みイネーブ
ルスイッチ344が閉じている時にのみ生じる。EEPROM74
は、先に記載した様に、オペレーターが入力した色々な
システムパラメータ及びコンフィギュレーションデータ
を格納するために使われる。希望する場合には、CPU書
き込み・サイクルの開始時点で準備が出来ていないこと
のある色々なシステム構成要素を適応させるため、バス
69を通してRAM70及びORゲート348に加えられるWRITE信
号をCPUクロックサイクルに対して遅らせることが出来
る（結晶振動発生クリック信号CPUCLKと同期して）。CP
U68により、生成されたWRITEコマンド信号に対して1/2
サイクル遅延させるためにCPU68とドライバー302との間
にフリップフロップ及びインバーターを介在させること
が出来る。

第３図を参照するに、バス69に接続された普通のDUART
装置330を通してCPU68とキーパッドモジュール78（第１
図）との間の通信が行なわれる。普通のバッファ350及
び光学アイソレーター351を含むバッファ付の光学的に
絶縁された電流ループを通して色々なキーボードモジュ
ール78がDUART330に適宜接続されている。また、DUART
装置330は、普通のRS232ドライバーにも接続されてい
る。RS−232チャネルを経由するデータ通信のボー・レ
ート又は周波数基準を生成するための時間基準を与える
ため、局部クロックがDUART装置330に提供される。

先に記載した様に、MUX52は、機械サイクル信号（TDC及
びKLICK信号）を、選択されたエンコーダ51から同期回
路54に切り替える。ここで第４図を参照するに、MUX52
は、適当なバッファ420及び光学アイソレーター422と共
同する例えば74LS353等の普通のデジタルマイクロプロ
セッサチップ426から成る。各エンコーダ51からの信号
は、バッファ420及び光学アイソレーター422を通してMU
Xチップ426の付随チャネル（二つの入力端子の組）に接
続されている。色々なエンコーダが、直角移送関係の１
回転当たり1200サイクルの方形波二重出力から成る増分
前進信号を提供する。その様なエンコーダを使う場合に
は、これら出力信号を合成して１回転当たり2400サイク
ルの合成信号としMUXチップ426に加えられる排他的ORゲ
ート522及び562を使うことが出来る。例えばシステムの
診断及び試験を容易にするために、プログラマブルなカ
ウンター・タイマー427はMUX427のチャネルの一つに入
力信号を供給することが出来る。

MUXチップ426は、二つの入力端子の毎（Ａ、Ｂ、Ｃ、
Ｄ）の一つをその出力端子に選択的に接続して各出力信
号、即ち：機械サイクル増分前進を表わすYA信号（例え
ば、１回転当たり2400パルス信号）、及び機械サイクル
の公称開始点を表わすYB信号（例えば上死点パルス（TD
C））、を供給する。その入力端子の組はCPU68からの選
択信号（ENCSEL Ａ及びENCSEL Ｂ）に従って選択され
る。ENCEN Ａ及びENCSEL Ｂの発生については第5A図
と関連してより詳しく説明する。

MUX52はTDCパルス及び選択されたエンコーダ51からの増
分前進信号を同期ユニット54に加え、該ユニットは同期
及びクロック信号を生成して処理ユニット37の動作を調
節する。より詳しく述べると、MUX52の出力YAに出現す
る増分前進信号は、インバーター574、576及び排他的OR
ゲート578から適宜成るパルス発生／掛け算器570に供給
される。パルス発生器570は、MUX52からの１回転当たり
2400サイクル信号を、該１回転当たり2400サイクル信号
の各エッジのトリガーにより、１回転当たり4800パルス
ストリーム（以降、時にKLICKSと称する）に適宜変換す
る。パルス発生器570からの増分前進パルスはCONVERTコ
マンド信号としてADC56に加えられる。TDCパルスは、MU
X52により中断（TDCINT）信号としてCPU68に接続され、
且つ、DMA装置58（実際は、CPU68の一部分）に適切なDM
Aリクエスト信号を生成するために使われる。より詳し
く述べると、TDCパルスはＤ型フリップフロップ588のク
ロック入力似供給され、該フリップフロップ588は、ラ
ッチとして作用し、且つ、該処理回路がデータのロード
を求める時CPU68により生成されたTDC待ち信号によりク
リアされる。フリップフロップ588のＱ出力は、各Ｄ型
フリップフロップ572及び573のデータ入力に加えられ
る。フリップフロップ572、573は、DMA58の各チャネル
に対して、増分前進パルスと同期して、DMAリクエスト
（DMAREQ1、DMAREQ0）を生成するために利用される。よ
り詳しく述べると、フリップフロップ572及び573は、増
分パルス（KLICKS）の立ち上がりエッジによりクロック
され、高レベルDMAリクエストを発生させる。一つのDMA
動作が完了すると、次の増分パルスに備えてフリップフ
ロップ272、273をクリアする信号（セレクトDAC、セレ
クトフラッシュ）が生成される。１サイクル分のデータ
が蓄積されると、DPU68は、低レベルTDC待ち信号を生成
してフリップフロップ588をクリアし、フリップフロッ
プ572、573により生成されるDMAリクエストを実際上割
り込み禁止にする。

以下に説明する様に、スキャナー34からの像信号は、普
通、連続するTDCパルス間の機械サイクルの各増分前進
中に１回、即ち、各DMA REQUEST（DMAREQ0）につき１
回、サンプリングされる。各TDCパルス間の48インチの
繰り返し長さについては、パルス発生器570からの１回
転当たり4800パルス信号は0.010インチの分解能に相当
する。しかし、或る場合には、機械（例えば切断）サイ
クルの全体又はその一部に亙ってもっと高い分解能を与
えるのが望ましい。例えば、普通はウェブ上に印刷され
た本質的像から離れた縁のスペースに印刷される所定形
状のカットマークシステム10を利用したい場合には、0.
010インチより高い分解能が有利である。従って、機械
サイクルの特定の一部分又は幾つかの部分においてサン
プリング速度を高めめるために、即ちより高い分解能を
与えるために、適当な拡張発生回路57（第４図にて破線
で示されている）を同期ユニット54に包含させることが
出来る。適当な拡張発生回路57について第11図と関連し
て説明する。

選択されたスキャナー34（選択されたエンコーダ51に相
当する）からの像信号は、MUX50を通して処理ユニット3
7に供給される。第5A図を参照するに、MUX50は、光学ア
イソレータ（各チャネルに一つづつ付属している）、普
通のNational LF1331Nアナログマイクロプロセッサチ
ップ653、及びシステムデータバス69を通してCPU68に接
続されたアドレス可能なラッチ676から適宜成る。マイ
クロプロセッサ50は、ラッチ676の内容に応じて個々の
スキャナーを選択する。ラッチ676の最下位ビットは、
バッファ666又はラッチ668の一方又は他方を使用可能に
する信号を供給する。実際には、マイクロプロセッサ50
を通してスキャナー出力選択を制御するために使われる
制御信号を生成すると共に、ラッチ676は、MUX54（第４
図）に供給されるエンコーダ選択信号並びに同期ユニッ
ト54（第４図）のTDCラッチ588を使用可能にするために
使われる“WAIT FOR TDC"信号を生成するためにも使
われる。

選ばれたスキャナー34からのアナログ信号がMUX50によ
り利得制御回路55に中継される。より詳しくは、第5B図
を参照するに、利得制御回路55は、バッファ550、利得
制御装置772、反転増幅器771、加算増幅器774、及び、
全体を776で示した適当な信号調整回路から適宜成る。
バッファ770、反転増幅器771及び増幅器774は、各LF353
双対演算増幅器チップの一部分から適宜成る。利得制御
装置772は、Logic Devices,Inc.のLMU558BC変換器等の
普通の掛け算デジタル−アナログ変換器772から適宜成
る。選ばれたスキャナーからの像信号は、結合コンデン
サ762、分圧器（抵抗器759及び763）及びバッファ770を
通して掛け算DAC772のアナログ入力（Vref）に供給され
る。掛け算DACは、CPU68により提供されるプログラマブ
ルな値を掛けた選ばれたスキャナー34から生成されるア
ナログ信号に対応するアナログ出力を（端子101に）産
出する。DAC772は、実際上、０から２までに亙って256
段階の離散的利得を有する電流増幅器として作用する。
DAC772からの出力信号は反転増幅器771に入力として加
えられる。加算増幅器774は、抵抗性加算回路網773と共
同して、緩衝された（バッファ770からの）像信号をDAC
772の反転した出力と代数的に加算する。正の相におい
て＋１から０に亙り、逆の相において０から＋１までに
離散的に256段階に亙る総利得が現われる様に、該加算
回路網における抵抗比は緩衝された信号及び反転された
信号の間で1:2であるのが適当である。

利得制御された信号は信号調整回路776に供給され、該
回路は該信号をフラッシュDAC56と両立する形に変換す
る。フラッシュA/D変換器56は、TRW,LSI Products Divi
sion,TRW Electronic Components Group,LaJolla,Calif
orniaから市販されているエミッタ接続論理回路（ECL）
TRW8440/AHである。この装置は、普通、−1.2ないし０
ボルトの範囲の電圧で作動する。従って、利得制御スキ
ャナー出力信号は、フラッシュA/D変換器56の入力に供
給される前にレベルシフトされる。信号調整回路776
は、バンドギャップ精密基準装置750、バッファ781、分
圧回路網775、及び高速単位利得バッファ768（例えば、
LM318バッファ）から成る。基準装置750は−1.2V基準電
圧を提供するが、これはバッファ781を通して分圧回路
網775に中継される。分圧回路網75は−0.6Vバイアス電
圧を供給するが、これは、加算増幅器774からの利得制
御像信号と共に（コンデンサ779を通して）単位利得バ
ッファ768に供給される。バッファ768の出力はDAC56に
供給される。高速バッファ768の出力に現われるレベル
シフトされた信号は抵抗器754を通してフラッシュA/D変
換器56の入力に中継される。スキャナー出力信号から有
害なノイズを除去し、且つ、フラッシュA/D変換器56の
入力に入力電圧範囲保護を与えるため、バイパスコンデ
ンサ760及び保護ダイオード755を設けることが出来る。

第5A図及び第5B図を参照するに、変換器５は、同期ユニ
ット54（第４図）により生成された正に成る“CONVERT"
コマンド信号に応答する。“CONVERT"の立ち下がりエッ
ジで、フラッシュA/D変換器56により生成された結果は
ラッチ664に保持され、その時それはシステムバス69を
通してCPU68及び相関ユニット71が利用出来る様に成
る。

希望する場合には、システム診断を行なうフィードバッ
クループを設けることが出来る。フラッシュA/D変換器5
6の出力は、バッファ666を通してD/A変換器672に中継さ
れ、その出力は、適当な信号調整回路674を通して入力M
UX50に供給され、これは、前述の様に、利得制御回路55
に入力信号を供給する。D/A変換器672はラッチ668を通
してバス69とも連絡している。信号調整回路674は、所
定の利得及び周波数応答を有する能動フィルタから成
る。斯くして、D/A変換器672への入力データは、CPU68
の選択に従って、フラッシュA/D変換器56又はシステム
データバスから来る。例えば、診断を目的として、CPU6
8により、システムバス69及びラッチ668を通してD/A変
換器672に既知の値を供給することが出来る。D/A変換器
56のアナログ出力は次にアナログマルチプレクサ50を通
して利得制御回路55に与えられ、フラッシュA/D変換器5
6を通して再びデジタル信号に変換される。すると、CPU
68はその既知の値をフラッシュA/D変換器56の出力から
供給されるデジタル値と比較することによりシステムの
直線性及び利得を測定することが出来る。

ここで第6A図を参照して、相関ユニット71についてより
詳しく説明する。相関ユニット71は、３状態バッファ21
0及び211、順次アドレスゼネレータ207及び242、二重ポ
ートランダムアクセスメモリー（RAM）62及び64、２方
向３状態ドライバー260及び262、強制論理回路67、繰り
返しカウンター280、ラッチ264及び266、及び『積の
和』ゼネレータ66から成る。３状態バッファ210及び211
は各々１対の74F541から適宜成る。２方向３状態ドライ
バー260及び22は各々74LS245から適宜成る。アドレスゼ
ネレータ207及び242は16ビット事前ロード可能同期カウ
ンター（例えば、74F569）である。RAM62及び64は各々M
itsubishi Eluctric Corp.M5M5165P−70等の8K高速二重
ポートRAMから適宜成る。『積の和』ゼネレータ66は、
掛け算器270、ラッチ274、32ビット累算器276、及びバ
ッファ（ドライバーを伴っている）278から適宜成る。
掛け算器270は、LOGIC DEVICES LMU558等の静的組み
合わせ掛け算器（クロック信号を要しない）から適宜成
る。累算器276については、第８図の関連してより詳し
く説明する。

第７図を簡単に参照する。APU制御論理回路67は、24MHz
クロック432、分周器434、バッファ614及び616、Ｄ型フ
リップフロップ（FF）590、608及び612、２入力ANDゲー
ト600及び610、及びインバーター609、602、及び630−6
33から適宜成る。希望する場合には、インバーター598
及びLED594等のインジケーターを包含させても良い。シ
ステムクロック432は、24MHz出力信号を供給する様に構
成された普通のクリスタル振動子であれば良い。システ
ムクロック532に撚り産出された24MHzクロック信号はフ
リップフロップ434に中継され、該フリップフロップは
該信号を２分周して12MHz方形波信号を供給する。該12M
Hz信号は、MATHCLK及びCPUCLKを供給するバッファ614及
び616に加えられる。CPUCLK信号はCPU及びその付属回路
をクロックするために使われる。

フリップフロップ590、608及び612は、後に説明する様
に、共同して相関ユニット71の動作モードを制御する。
FF590は、プリセット可能なＤ型フリップフロップから
適宜成り、該フリップフロップは、Ｄ入力が低レベルに
拘束され、CPU68からのAPUSTARTコマンドによりプリセ
ットされ、繰り返しカウンター280により生成されたAPD
ONE信号によりクロックされる。FF590は、反転信号MAS
及びLOCを生成する。MAS信号は、活動状態である時に
は、３状態バッファ210及び211を使用可能にすることを
許す。LOC信号は、活動状態である時には、RAM62、64に
関するアドレスゼネレータ207及び242の出力を可能にす
る。MAS信号も、データ入力としてFF608に加えられる。
FF608は、MATHCLK及びCPUCLK（FF434のＱ出力から）が
導き出される12MHz信号によりクロックされる。FF608の
Ｑ出力は、インバータ609に加えられて、信号CEPを発生
させるが、該信号は、MAS信号を有効に反映するが１ク
ロックサイクルMAS信号から遅れている。CEPはアドレス
ゼネレータ207及び242の増大を開始させるために使われ
る。FF608もANDゲート610と共同して、MATHCLKの開始か
ら１サイクル遅れてこれに同期してゲート制御されたク
ロック信号MCLK供給する。フリップフロップ608のＱ出
力は、バッファ598を通して、インジケーターLED594
（相関回路が作動中であることを示す）を点灯させる。
FF590のＱ出力はANDゲート600に中継され、該ゲートは
インバーター602を通して、インバーター630、631、632
及び633を駆動し、その出力（LOCARD、LOCBRD、LOCAC
S、及びLOCBCS）は、相関ユニット71（第6A図）の高速R
AM62、64のチップ選択及び読み取りラインを使用可能に
するために使われる。FF608の出力はクロック信号とし
てFF612に供給される。FF612のＤ入力は高レベルに拘束
され、クリア入力は、CPU68により生成されるCLR AP
INT信号に応答する。FF612の出力（APDONINT）は中断信
号としてCPU68に供給される。

ここで第８図を参照するに、累算器276は、縦続接続さ
れて32ビット加算器を成す４ビット加算器910−917から
適宜成る。加算器910及び911、912及び913、914及び91
5、及び916及び917は、夫々、８ビットラッチ918−921
の出力に供給される。ラッチ918−921は、MATHCLKの立
ち上がりエッジで付属の加算器の出力を格納する。加算
器910−913のＡ入力はラッチ274からの信号を受信す
る。掛け算器270からの16ビットのワードの最高位ビッ
トは符号拡張されて加算器914、915、916及び917のため
のＡ入力を成す。ラッチ918−921からの出力は再循環的
に付属の加算器910−917のＢ入力に加えられる。ラッチ
918−921は夫々、８ビットバスドライバー922−925に中
継されている。CPU68は、アドレス復号器946により選択
された通りに32ビット結果の各８ビット部分を読み取
る。初期設定時に、ラッチ918−921はゼロにクリアされ
る。

もう一度第6A図を参照するに、相関ユニット71は、下記
の二通りのモードで作動する。

デーア収集モード。このモードでは、DMA58は相関ユニ
ットRAM62及び64（及びシステムRAM70）と共同して、第
１に適当な基準パターンのインデックスをRAM62に確立
し、その後、RAM64にウェブ14上の後続（新パターン）
折り記号のインデックスを確立する。

相関モード。このモードでは、APU論理回路67の制御下
に、RAM62及び64の内容が選択的に出力されて『積の
和』ゼネレータ66により処理されて一連の相関係数を生
成する。

システム10は、システムの追跡を止め、又はオフにされ
るまで、データ収集モードと相関モードとで相互に作動
する。

第４図、第７図、及び第9A図を参照するに、データ収集
モードはCPU68からFF588（第４図）にWAIT−FOR−TDCコ
マンドが供給されると開始する。その次にTDCパルスがF
F588に加わると、高レベルデータ信号がFF573に供給さ
れる。F573は、次の増分パルス即ちインクレメンタルパ
ルス（例えばKLICK）に応答して、DMAリクエスト（DMAR
EQ0）を生成してTDC56からRAM70（又はRAM64）へのデー
タのロードを開始させる。後に説明する様に、相関動作
の完了後、CPU68がAPUSTARTコマンドを生成する時ま
で、FF590は活動状態MAS信号を生成して２方向３状態ド
ライバー268及び262及びアドレスバッファ211及び210を
使用可能にする。斯くて、システムは第9A図に略図示し
た実効構成を取り、この構成においては、CPU68及びDMA
58は、システムバス69を通して、相関ユニットRAM62及
び64とのデータ転送及び繰り返しカウンター280のプリ
セットを直接制御する。

第6A図及び第9A図を参照するに、データ収集モードにお
いて、スキャナーデータがバス69を介してRAM64に書き
込まれる。若し基準パターンのインデックスがRAM62に
いまだに確立されていなければ、RAM64内のデータが基
準パターンとして適しているか否か試験される。若し該
データが適当であれば、基準パターンのインデックスが
該データから導出されてバス69を通してRAM62に納めら
れる。基準パターンのインデックスがRAM62に確立され
ると、相関ユニット71は新パターンのインデックスをRA
M64に生成する。

より詳しく述べると、第9A図、第10A図及び第10B図を参
照するに、初期データ収集モード動作中、連続するTDC
パルス間の機械（例えば、切断）サイクルの各増分前進
に対応するバイトの完全な組（KLICK）、第１図のRAM7
0、第9B図のRAM74又はRAM70からのデータがDMA58により
RAM64の所定の連続する記憶場所にロードされて、4800
バイト・アレイ6410を成す。アレイ6410は、時に『精密
分解能』アレイ又は『精密』アレイと呼ばれるが、第10
B図に略図示されている。アレイ6410内のデータが所定
の基準を満たせば、時に『粗分解能』又は『圧縮』アレ
イ6422と呼ばれる1200バイトアレイ6422（第10B図）
が、アレイ6410内の連続する四つの記憶場所の連続する
グループの各々の平均を取り、且つその結果として平均
値をRAM64内の所定の連続する記憶場所にロードするこ
とにより、作成される。後に説明する間に、圧縮アレイ
6422は、生じることのある広い範囲のミスアライメント
（例えば±８インチ）に亙る基準パターン及び新パター
ン間の相関の程度の荒い近似を提供するために使われ
る。粗アレイ6422作成前に基準パターンのインデックス
RAM62内に存在しなければ、後に説明する様に、精密ア
レイ6410内のデータが基準パターンとして適しているか
否か試験される。若しフラグLOCKEDがセットされていれ
ば、RAM62はロードされている。試験が満足であれば、
粗アレイ6422が作成された後、精密アレイ6410及び粗ア
レイ6422の両方が基準アレイ6210及び6222としてRAM62
に複写される。

相関処理を促進するため、基準パターンを表わす精密ア
レイ6210及び圧縮アレイ6222が『拡張』される。基準62
10及び新パターン6410の相互相関関数は、実際には、該
アレイの位置が増分的に互いにずらされてゆくのに従っ
て各アレイに付属するエレメントの積の和に等しい係数
を順次計算することによって作成される。相対位置がず
らされる毎に、係数が生成される。最大の相関係数、即
ち、分布のピークは、新パターン及び基準パターン間の
最大の潜在的アライメントに対応する。後により十分に
説明する様に、相関処理は、RAM62及び64内のデータに
選択的にアクセスすることによって為される。拡張アレ
イを作成すれば、複雑なアドレス指定アルゴリズムを使
う必要が無くなる；各係数の生成は、出発アドレスから
のアレイの直接的増加を通しで行なわれる。

特に、もう一度第10A図及び10B図を参照するに、拡張さ
れた精密分解能基準アレイ6220（時にREFLONGアレイ622
0と呼ばれる）は、アレイ6210の直前の32個の連続する
記憶場所（全体的に6216として示されている）の中の精
密分解能アレイ6210の最後の32バイト（全体的に6214と
して示されている）を複写し、且つ、アレイ6210の直後
の32個の連続する記憶場所（全体的に6218として示され
ている）の中の精密分解能アレイ6210の初めの32バイト
（全体的に6212として示されている）を複写することに
よって、作成される。従って、REFLONGアレイ6220の長
さは4864バイトである。実際には、この拡張は、アレイ
6410及び6422のRAM62への複写と関連して為される。

拡張粗分解能基準アレイ6232（時にREFCONDENSEDアレイ
と呼ばれる）を作成するために、同様のプロセスが使わ
れる。粗分解能アレイ6222の最後の200バイト（全体的
に6226で示されている）のコピーが元の1200バイト粗ア
レイ6222のコピーの直前の200個の連続する記憶場所
（全体的に6228で示されている）に格納され、粗分解能
アレイ6222の初めの200バイト（全体的に6224で示され
ている）のコピーが元の圧縮アレイ6222のコピーの直後
の200個の連続する記憶場所（全体的に6230で示されて
いる）に格納される。斯くして、REFCONDENSEDアレイ62
32の長さは1600バイトであり、分解能が或る程度下がっ
てはいるが、もっと大きなアレイ6220に包含されている
像情報の全ての包含している。該アレイ作成プロセス
を、第16A図及び第16B図と関連して、より詳細に説明す
る。

作動中、粗分解能相関の際には、新パターンアレイ6422
の内容が『ずらされる』のに従って、元の基準アレイ62
22は新パターンアレイ6422を『包み込む』ように見え
る。即ち、元の1200バイトパターンが試験されてしまう
と、次に現われるバイトが元の1200バイトパターンの第
１バイトと成る。このプロセスにより、複雑なソフトウ
ェアに基づくアドレス指定方式を用いずに、相関器は一
つのパターンを他のパターンに対して限られた範囲に亙
ってずらすことが出来る。REFLONGアレイ6220及び精密
アレイ6410を使う精密分解能相関は見掛け上の『包み込
み』をもたらす。

データ収集モードにおいて、REFLONG及びREFCONDENSED
アレイ6220及び6232がRAM62に作成された後、次の切断
サイクルからのデータがDMA58により（又はシステムRAM
70から）RAM64（第10B図）内の精密分解能アレイ6410の
連続する4800個の記憶場所の中にロードされ、粗アレイ
6422が作成される。RAM64に新パターンアレイ6410がロ
ードされ、且つ1200バイト粗アレイ6422が作成される
と、相関プロセスが始まる。

RAM62及び64が完全の折り記号のインデッスクを含んで
いれば、システム10は相関モードに入る。特に、第6A図
及び第７図を再び参照するに、繰り返しカウンター280A
PDONE信号（第７図）を生成する時CPU68はAPUSTARTコマ
ンドを生成してFF590を効果的にプリセットする。MAS信
号はこの様にして不活状態にされ、LOC信号は、且つ結
局はCEP信号は、RAM62及び64への読み取り及びチップ選
択信号（LOCARD,LOCBRD,LOCACS,LOCBCS）と共に活動状
態にされる。システム10は斯くして第9B図に概略的に示
した実効構成を取り、この構成では、３状態ドライバー
260及び262は結局不活状態にされ、一定の読み取り及び
チップ選択信号230、231、234及び235がRAM62及び64に
供給され、アドレスゼネレータ242及び207及び繰り返し
カウンター280はMATHCLK信号に関して不活状態にされ
る。斯くしてCPU68は高速RAM62及び64へのアクセスを拒
否され、動作の順序づけが制御論理回路67及びアドレス
ゼネレータ242及び207によって為される。第6A図及び第
9B図をもう一度参照するに、MATHCLK信号はアドレスゼ
ネレータ242及び207及び繰り返しカウンター280を増大
（increment）させ、RAM62及び64からデータを夫々ラッ
チ266及び264の中にラッチする。アドレスゼネレータ24
2及び207はRAM62及び64のためにアドレス指定をする。
制御論理回路67のゲート610（第７図）からのMCLK信号
（MATHCLKと同期して、且つこれから遅れて）は『積の
和』ゼネレータ66（第6A図）をクロックする。

より詳しく述べると、DMA58により生成されたレディー
信号に応答して、CPU68は、（システムバス69及び３状
態バッファ210及び211を通して）REFLONGアレイ6220
（又はREFCONDENSEDアレイ6232）の出発アドレスを（RA
M62に付属する）アドレスゼネレータ242にロードし、新
パターンアレイ6410（又は圧縮アレイ6422）の出発アド
レスをアドレスゼネレータ207（RAM64に付属）にロード
し、繰り返しカウンター280は新パターンアレイのバイ
ト数（4800又は1200）に相当する値になる。

CPU68はAPUスタート信号を発してAPU制御論理回路67を
トリガーする。制御論理回路67は３状態バッファ210及
び211を不活状態にし且つアドレスゼネレータを活動可
能にする（即ち、活動状態CEP信号を生成する）。

次に『積の和』相関係数がパイプライン的に生成され、
制御論理回路67からのMATHCLK信号により順序づけられ
る。出発アドレスがアドレスゼネレータ242及び207に格
納され、且つカウンター280が初期設定された後、MATHC
LKパルスが生成される毎に、次の出来事が生じる：
（１）RAM62、64の指定された記憶場所の内容がラッチ2
66及び264に書き込まれる；（２）アドレスゼネレータ2
42及び207が夫々基準パターンアレイ及び新パターンア
レイにおいて次の新しいアドレスを指す様に増大され
る；（３）繰り返しカウンター280が減らされる。同時
にMCLKパルスが（MATHCLKと同期して且つこれから１ク
ロックパルス遅れて）；（４）ラッチ274の先の内容を
反映する、新しい累算された値が確立される；（５）掛
け算器270からの積がラッチ274に書き込まれる。このプ
ロセスは繰り返しカウンター280が数え切るまで続き、
その時“done"信号がAPU同期論理回路67に対して生成さ
れ、『積の和』相関係数計算が完了したことを示す。CP
U68は次にバス69及びドライバー278を通して累算器276
の内容にアクセスし、生成された相関係数をRAM70（第
１図及び第２図）に格納する。

『積の和』パイプラインのフラッシングを考慮した後、
同期論理回路67はCPU68による相関ユニット71の制御を
可能にする；活動状態CEP信号がFF608により生成されて
３状態バッファ210及び211を使用可能にする。CPU68は
次に『ずらされた』基準アレイに対応する適切な出発ア
ドレスをアドレスゼネレータ242、207にロードする:RAM
62の中の出発記憶場所（基準パターン）のアドレス（ア
ドレスゼネレータ242内）が先の出発アドレスより１だ
け増やされる。この様にして出発アドレスに増分を与え
れば、次の相関係数の計算のために、基準アドレスがRA
M64内の新パターンアレイに対して効果的にずれる。CPU
68は生成された相関係数のカウント数を維持する（相関
係数カウンター7002;第2A図）。相関係数カウントは
（基準アレイの開始点に対する相対アドレスオフセット
として適宜使われる；連絡する各計算の開始時にアドレ
スゼネレータ242にロードされる出発アドレスは、基準
アレイ（REFLONG6220又はREFCONDENSED6232）と相関係
数カウンター7002の内容との和に等しい。実際には、第
2A図に示した様に、二つの相関係数カウンター7002及び
7003が使われる；第20図と関連して説明する様に、カウ
ンター7002はゼロからカウントアップして前述の相対ア
ドレスを提供し、カウンター7003は作成されつつあるア
レイの係数の総数からカウントダウンする。

新折り記号及び基準折り記号の間の相互相関は、一連の
所定数の相互相関係数により表わされる。精密分解能相
関については、64個の相関係数がREFLONGアレイ6220及
び新パターンアレイ6410（第9B図、第10A図）から生成
されてRAM70（第2B図に示されている）の相互相関係数
アレイ7004の第１部分（7004A）に格納される。後に説
明する様に、該アレイ内の個々の係数の相対記憶場所
は、相関係数カウンター7002の内容によって決定され
る。粗分解能相互相関については、400個の相関係数がR
EFCONDENSEDアレイ6232及び圧縮新パターンアレ6422か
ら生成され、相互相関係数アレイ7004の第２部分（7004
A）に維持される。粗相関は、実際には、新、旧基準折
り記号の間の広い範囲の相対位置ずれをカバーする。

好適な実施例では、相関プロセスは圧縮アレイ及び精密
アレイの両方に関して行なわれる。圧縮アレイ6232及び
6422は、相関の程度の粗い評価を提供して新パターン像
が基準と著しく類似していることを確かめるために使わ
れ、斯くしてシステムが相関の擬似パターンまたはピー
クを追跡することを防止する。精密基準アレイ6220及び
6420は、パターン位置エラーの絶対的表示を提供するた
めに使われる。

相関プロセスが完了した後、RAM70は32ビット『積の
和』相関係数のアレイを含んでいる。そのアレイは基準
パターンと新パターンとの間の相互相関の程度を表わ
す。後に説明する様に、CPU68は精密アレイの相関を分
析して、相関のピークに相当する相関係数を判定する。
データサンプリング区間により決定される離散的量だけ
パターンの位置か増分的にオフセットされるので、個々
の相互相関係数の値は新パターン及び基準パターンの間
のアライメントの程度に対応する。該アレイは、パター
ンの増分的シフトと同期して作成される。若しパターン
が機械サイクルに関して位置合わせされていれば、最大
の係数はアレイの中央に現われる。アレイにおける最大
係数の相対的位置は、従って、パターン間の位置的オフ
セットを反映する。切断ドラムの各回転について4800個
のパルスが生成されるので、各データサンプルはウェブ
の00.01インチの運動に相当する（48インチのリピー
ト、即ち、切断サイクルあたりのウェブの移動、を仮定
する）。精密アレイにおける各32ビット相関係数は、相
対変位の00.01インチの増分に相当する。従って、ピー
クに相当する係数の判定は、変位の程度を00.01インチ
の分解能で示す。

先に記載した様に、随意的な拡張ゼネレータ57により、
機械サイクルの一つ以上の部分について分解能をもっと
高くすることが出来る。第11図を参照するに、拡張ゼネ
レータ57は、普通のプログラマブルな分周器／カウンタ
ー（例えば、INTEL8254プログラマブルカウンター）56
1、563、及び565と、10MHzクロック569と、２入力ANDゲ
ート565と、インバータ567及び571と、普通のマルチプ
レクサ573とから適宜成る。拡張ゼネレータ57は同期ユ
ニット54内の点57Aおよび57B（及び、第７に見られる相
関ユニット71内の点612A）に選択的に挿入される。

通常分解能動作及び高分解能動作の選択はMUX573により
為される;MUX573は、選択信号SF/Wの状態に従って、そ
の出力端子に、その入力端子のＡ組及びＢ組のうちの一
方又は他方に供給された信号を選択的に提供する。

Ａ組の入力端子は、正常動作と関連し：（1A）パルスゼ
ネレータ570（第４図）からの増分前進パルスと；（2
A）フリップフロップ588（第４図）からのラッチされた
TDC信号と；（3A）FF608（第７図）のQ/出力からの遅延
したAPDONE信号とを加えている。後述する様に、Ｂ組の
入力は高分解能動作と関連している。

高分解能動作では、窓の持続時間中に同時に存在する活
動状態を有する信号がMUX573の入力2Bに加えられる。プ
ログラマブルなカウンター561及び563、インバーター56
7及びANDゲート565は共同して、機械サイクルの一部分
に相当する高分解能（高サンプルレート）窓を定義す
る。パルスゼネレータ570からの増分パルス（KLICKS）
は、プログラマブルな分周器561及び563のクロック入力
に中断される。フリップフロップ588（第４図）からのT
DC信号は分周器561のゲート入力に。プログラマブルな
分周器561の出力は、プログラマブルな分周器563のゲー
ト入力に、且つANDゲート565の一入力に中断されてい
る。ANDゲート565の他入力はインバーター567を通して
カンウンター563の出力に接続されている。高分解能が
始まるべき機械サイクル中の点のインデックス（例え
ば、TDCパルスと窓の開示点との間に発生する、パルス
ゼネレータ570からのKLICKSの数）は（CPU68によりバス
69を介して）プログラマブルな分周器／カウンター561
にロードされ、窓の持続時間のインデックス（例えば、
パルスゼネレータ570からのKLICKSに換算して）がプロ
グラマブルな分周器563にロードされる。プログラマブ
ルな分周器／カウンター561がその最終カウントに達す
る時、その出力は高レベルとなり、プログラマブルな分
数器563及びANDゲート565を使用可能にする。次にカウ
ンター563はKLICKパルスを数え初め、プログラムされた
窓の持続時間の終了時点でのみ高レベル信号を生成す
る。斯くして、ANDゲート565は高分解能窓でのみ高レベ
ル信号を生成する。ANDゲート565の出力は、フリップフ
ロップ588のラッチされたTDC出力の相対物としてMUX573
の2B入力に加えられる。

所望の分解能に対応する周波数を有する信号がMUX573の
1B入力に加えられる。ANDゲート565は、高分解能窓の持
続中プログラマブルな分周器575を使用可能にする。プ
ログラマプルなカウンター575は、10MHzクロック569か
ら所望の分解能に対応するクロック信号を得るのに適切
な数でプリロードされ、自動リセットモードで動作す
る。カウンター595の出力は発振器569を出力に対して。
分周器575の出力は、パルスゼネレータ570からのKLICK
信号の高分解能対応物として、MUX573の1B入力に供給さ
れる。

窓の終りを示す信号がMUX573の入力3Bに加えられる。プ
ログラマブルな分周器563がその最終カウントに達する
時、ANDゲート565の出力は低レベルとなってカウンター
575を使用不能にし、且つ、インバーター571を通して、
『窓の終わり』中断信号を発生させる。『窓の終わり』
中断信号はフリップフロップ608（第７図）からの遅延
した“AP Done"信号の対応物として、MUX573の入力3B
に加えられる。

MUX573の制御は、CPU68により好適に実行される（即ち
信号SF/Wが生成される）。

新パターン及び基準パターンの相対変位が判定された
後、CPU68は出力制御ユニット80へ補償信号を生成す
る。第12図を参照するに、出力制御回路80は、各々バス
69に接続された普通のアドレス可能ラッチ1252及び入力
ポート1258から適宜成る。CPU68からの補償信号はラッ
チ1252に受信されて、適当なコネクタ1253を通してリラ
ックス84（第１図）に加えられる。モーターからのフィ
ードバック信号は入力ポート1258を通してCPU68に供給
される。

希望する場合には、診断を容易にする表示装置（例え
ば、LED）1263を設けることが出来る。同様に、それ自
体がCPU68により所定期間内にリセットされないとして
も、CPU68へのリセット信号を生成する適当な番犬タイ
マー1291を利用することが出来る。LED1263及びタイマ
ー1291はアドレス可能ラッチ1260を通してバス69に適宜
接続されている。

ここで第13図を参照して、CPU68の全体的動作を説明す
る。システムに電力を投入すると、システムは『バック
グランド』ルーチン1300を実行し始める。システムは最
初に、ROM、RAM及びEEPROMエラー、利得制御エラー、相
関器エラー、A/D変換器エラー及びD/A変換器エラーの有
無を検査するハードウェア試験（ステップ1302）を実行
し、その結果に応じてフラグをセットする（ステップ13
04）。多くのエラー検出アルゴリズムを使ってコンピュ
ーターハードウェア周辺機器の故障の存在を判定出来る
ことを当業者は理解するであろう。ルーチン1300の残り
の部分は主プログラムループ1305を構成し、これは切断
制御システムが作動している間、連続的に作動する。

主プログラム1305の最初のステップは、データがキーボ
ードモジュール78からCPU68へ送られたか否か判定して
所要の更新をする（ステップ1306）ことである。キーパ
ッド入力及び更新は標準的な文字入力用割り込み駆動ル
ーチン及びコマンド復合用ポーリングルーチンを利用し
て適宜実行される。

データ収集処理ユニット37は自動又はマニュアルモード
で適宜作動出来る。キーパッド入力が収集され処理され
た後、代わりのシーケンスがシステムの動作モードに従
って、実行される。詳しく述べると、自動モードフラグ
Ｑが試験されて所望のモードを決定する（ステップ131
0）。若しマニュアルモードが選ばれていれば、モータ
ー制御サブルーチン（1316）が実行される。一般に、モ
ーター制御サブルーチン1316は、補償モーター30を選択
的に活動させて補償ローラー24（第１図）の位置を変化
させることによりウェブ位置補償を変更し、タイマーを
使い続けて余りに速い位置変化を阻止する。マニュアル
モードでは、ローラー24の位置はオペレーターの入力に
従って調節される。自動モードが使用されれば、システ
ムは、折り記号情報を収集し、必要なデータが収集され
終わると、位置エラーを計算し、計算を確認し、その結
果に従って調節をする。

より詳細に述べると、自動モード動作時には、システム
は初めに、折り記号データが相関ユニット71内にあるか
否かを判定する。この目的のために、DMA58がデータを
相関器RAM62及び64に直接ロードせずにRAM70内の中間バ
ッファにロードする瞬間に、（時にRAM70のRAMロードＺ
フラグと呼ばれる）フラグ『Ｚ』が、MDA58がデータ収
集サイクルを完了したか否か判定するために、試験され
る（ステップ1314）。データ収集が完了していなけれ
ば、システムは新しいデータを受け入れ続け、モーター
制御ルーチン1316に入る。

データ収集が完了すると、（フラグＺが少なくともRAM6
4がロードされたことを示す）、システムは計算サブル
ーチン1322を呼び出す。一般に、サブルーチン1322は基
準パターンが確立されたか否か判定し、若し確立されて
いなければ、基準パターンのインデックスをRAM62に生
成し：先に生成された折り記号（基準パターン）からの
新折り記号（新パターン）の、ウェブ位置の変動を判定
し；データ収集エラーの発生を検出し；その結果に従っ
てフラグをセットする。第14A図と関連して計算ルーチ
ン1322を説明する。

データ収集エラーは、入力信号上のノイズ、その時処理
されているパターンを確認出来ないこと、印刷機速度が
低過ぎること、等の色々な条件から生じることがある。
若し処理エラー発生すれば、計算された位置変動（エラ
ー）情報は無効である。従って、色々な処理エラーフラ
グが処理エラーのインデックスについて試験され（ステ
ップ1320）、そして、処理エラーが発生しなかった場合
に限って、位置エラーを補償するためモーター制御サブ
ルーチン1316が使われる。若し処理エラーが検出される
と、全ての位置エラー情報がクリアされ（ステップ132
5）、エラーのタイプが識別され、適切なメッセージが
キーボードモジュール78に送られて表示される（ステッ
プ1328）。エラーメッセージが表示装置に送られた後、
エラーインデッスクの表示を容易にするために休止フラ
グがセットされる（ステップ1324）。次にDMA58が使用
可能にされ、DMA使用中フラウ及びRAMロードフラグが適
宜セットされる。次にシステムはモーター制御サブルー
チン1316に入る。

ここで第14A図を参照するに、計算サブルーチン1322は
最初に、『システム・ロックド』フラグ（Ｖフラグ）が
セットされているか否か判定する（ステップ1410）。シ
ステム・ロックド・フラグ（Ｖフラグ）は、システムが
ウェブ位置エラー計算を開始するために十分なデータを
収集したこと、即ち、基準パターン及び新パターンの両
方のインデッスクが相関器ユニット71内にあること、を
示す。

該フラグがセットされていなければ、（ステップ1410）
基準パターンのインデッスクが未だ相関器ユニット71に
存在しないことを示し、基準インデッスクがRAM62に生
成される。システムは初めに、像信号がフラッシュADC5
6と両立する振幅範囲内にあることを保証するためにア
ナログ入力装置用の利得パラメータがセットされている
か否か判定する（ステップ1428）。利得制御が先にセッ
トされていなければ、利得制御サブルーチン1408が実行
され、DMA58が開放され（ステップ1424）（Ｚフラグが
クリアされる）そして主ループ1305への復帰が為され
る。利得制御サブルーチン1408については、第14B図と
関連してもっと詳細に説明する。

利得パラメータがセットされていると仮定すると、シス
テム10が最適なデータセットで作動していることを保証
するためRAM64の精密アレイ6410内のデータが正規化さ
れる（一点に集中される）。該正規化プロセスはパター
ンデータからDCオッフセット情報（例えば、周囲の成
分）を除去し、それが相関計算の結果に影響を与えない
ことを保証する。実際には、該アレイの中のデータの平
均値は、アレイ内の全バイトを加算してその和を総バイ
ト数で割り（ステップ1440）、次にその平均値を該アレ
イの各エレメントから引くことによって、計算される。
アレイがRAMに存在した後に数学的平均値を計算し、次
にその平均値を各エレメントから順次に引く、ソフトウ
ェアで正規化（集中化）を十分に実行出来る。しかし、
その様なことの実行には割合に時間がかかる。従って、
アレイ作成の過程で新パターンアレイの正規化を行なう
様に相関ユニット71を修正することが望ましい。適当な
ハードウェア拡張正規化プロセス1440について第6B図及
び第15図と関連して説明する。

精密アレイ6410が集中化されると、圧縮アレイ6422（第
3B図及び第10A図との関連で言及した）が作成される
（ステップ1448）。上述の様に、圧縮アレイは、各４デ
ータバイトを平均化し、該４バイトの平均値を表わす複
合バイトを作成することにより、形成される。

精密アレイ6410及び圧縮アレイ6422は次に、（第9B図及
び第10A図と関連して説明する様に）RAM62に拡張基準ア
レイ6220及び6232を作成するために使われる、ステップ
1436。拡張アレイ6220及び6232の作成について第16A
図、第16B図及び第17図と関連して説明する。

第18図と関連して説明する様に、次に基準パターンの分
散の程度（例えば、計算された最大自動相関エレメント
の値）が判定される（ステップ1500）。分散が計算され
てRAM70に格納されると、システム・ロックド・フラグ
（Ｖフラグ）がセットされ（ステップ1450）、DMA58が
開放されて更にデータ処理を可能にし（ステップ1424）
主ループ1305への復帰がなされる（ステップ1428）。

新パターン及び基準パターンの両方のインデックスが既
に相関ユニット71内にある時に（即ち、基準アレイ6220
及び6232がRAM62内にあり、且つＺフラグがセットされ
ている時）計算ルーチン1322に入ると、二つの位置エラ
ー検出モードの一つ（パターン認識又はカットマーク認
識）に入る。ロックド・フラグがセットされているとす
ると（ステップ1410）、システムは、どの位置エラー検
出モード要求されているか判定し（ステップ1411）、そ
の結果に従ってマーク位置エラー計算ルーチン2200（第
26図と関連して詳細に説明する）、又はパターン位置エ
ラー計算ルーチン1600（第19図と関連して説明する（ス
テップ1600）を実行する。

パターン認識モード動作を仮定すると、パターン位置エ
ラー計算サブルーチン1600（第19図）からの復帰の際
に、サブルーチン1600の過程で検出されたパターン認識
エラーについて試験が行なわれる（ステップ1422）。も
しパターン認識エラーが検出されなければ、パターン認
識エラーフラグはクリアされ（ステップ1420）、DMA58
は更にデータ収集活動をし得る様に開放され（即ち、Ｚ
フラグがクリアされる）（ステップ1424）、制御はバッ
クグランド・ルーチン1300に戻る（ステップ1428）。し
かし、若し位置エラー計算サブルーチン1600によりエラ
ーが検出されると、適切なパターン認識エラーフラグが
セットされ（ステップ1430）、DMA58は開放され（ステ
ップ1424）、制御はバックグランドルーチン1300に復帰
する（ステップ1428）。

ここで第14B図を参照して、利得制御サブルーチン1408
について説明する。利得制御ルーチン1408は、GAINパラ
メータ即ち、掛け算DAC772がそれを像信号（第5B図）に
乗じるところの係数、の適応制御に備えるものである。
利得はフラッシュADC56の利用を容易にするために制御
される。利得制御サブルーチン1408の開始時に、該サブ
ルーチンへの先の入力について試験が行なわれる（ステ
ップ1409）。詳しく述べると、変数ADJUSTMENT（第2B図
の記憶場所7020にある）の値が試験される。ADJUSTMENT
は、GAINパラメータの適応調整に利用され、GAINに対す
る離散的調整量を表わす。ADJUSTMENTの値がゼロなら
ば、初めて利得制御サブルーチン1408に入る。

初めて利得制御サブルーチン1408に入るとすると、一連
の利得初期設定ステップが実行される。掛け算DAC722に
最初に生成された値が負の数に相当することを保証する
ために、変数GAIN（第2B図の記憶場所7022）は所定の最
小値（16進値80が適当である）に設定される（ステップ
1412）。次に変数ADJUSTMENT7020は、物理的に可能な最
大微分（最大GAINから最小GAINを差し引いた値）に相当
する所定値（例えば、16進数7F）に等しく設定される
（ステップ1413）。

Ｚフラグ（DMAレディー）が次にゼロにクリアされて、
新パターンの適当なインデッスクが相関器71又はRAM70
内に無いことを示す（ステップ1414）。ADJUSTMENTの値
（記憶場所2070）は２で割られ（ステップ1415）、GAIN
の値がバス69を通して掛け算DAC772（第5B図）に供給さ
れる（ステップ1416）。

GAINの値がDAC772に供給された後、Ｚフラグが試験され
て、データの完全な組がRAM64内にあるか否か判定され
（ステップ1417）、若し否であれば、計算ルーチン1322
への復帰がなされる。最初の入力において、Ｚフラグは
ゼロにクリアされるので、500urnが行なわれる。

次にサブルーチン1408へ入るとき（ADJUSTMENTはゼロに
等しくは無い）、初期設定ステップ1412−1416は省略さ
れ、Ｚフラグは直に試験される（ステップ1417）。

アレイ6210がRAM64内にあるとすると（Ｚフラグは１に
等しい）、アレイ6210の最大エレメント及び最小エレメ
ントが判定され（ステップ1462）、且つ、該データがAD
C56の入力範囲に相当する値の範囲の中にあることを保
証するために、試験される。アレイ内の最小エレメント
の大きさが試験されて、それが、許容される最大スキャ
ナー出力に相当する範囲の中にあるか否か判定される
（ステップ1464）。最小エレメントの大きさが０である
場合には、スキャナー出力チャネルの信号の飽和を避け
るためにスキャナー利得が調整される（ステップ146
8）。スキャナー利得の調整は適応的に、GAINからADJUS
TMENT（7020）の値を引くことにより達成される。

アレイの最小エレメントがゼロでなければ、システムは
アレイの最大エレメントの大きさを予定の『負の最大』
値（例えば、16進数Fhex）と比較する（ステップ146
6）。該最大エレメントの大きさが予定の『負の最大』
値と等しければ、スキャナー利得を同様に下げなければ
ならない（ステップ1468）。

利得が調整された後、該利得値が所定最小利得値（例え
ば、16進数84）と比較される（ステップ1469）。その調
整された利得が最小値より小さくなければ、Ｚフラグは
ゼロにリセットされ（ステップ1414）、ADJUSTMENTの値
が２で割られ（ステップ1415）、調整されたGAINが掛け
算DAC772に出力されて次のデータ・サイクルと関連して
使われる。（リセット直後の）Ｚフラグが試験され、計
算ルーチン1332への復帰がなされる。

しかし、利得がその所定最小値より小さければ（ステッ
プ1469）、利得エラー・フラグがセットされ（ステップ
1480）、計算ルーチン1332への復帰がなされる。

アレイの最小値及び最大値が予定の『正最大値』及び
『負最大値』と等しく無ければ、システムはアレイのエ
レメントの大きさが許容可能範囲内にあるか否か判定す
る。最小エレメントの値が試験され（ステップ1470）、
もし例えば６より小さければ、GAINセット・フラグがセ
ットされ（ステップ1476）、計算サブルーチン1322（第
14A図）への復帰がなされる。若し最小エレメント最大
の大きさが許容可能範囲内になければ、システムは最大
エレメントが許容範囲内にあるか否か判定する（ステッ
プ1472）。もし負の最大値が、例えば、16進数『3A』よ
り大きければ、利得フラグがセットされ（ステップ147
6）且つルーチン1322への復帰がなされる（第14A図）。
文字アレイの最大エレメント及び最小エレメントのいず
れもが許容範囲内になければ、ADJUSTMENTの値（7020）
をGAINの値（7022）に加えることによりスキャナー利得
が増加される（ステップ1474）。

GAINの値が増加された後、その値が試験されて所定最大
値に達しているか否か判定される（ステップ1478）。若
しスキャナー利得が所定最大値（例えば、16進数FF）に
達していれば、利得エラーフラグがセットされて、スキ
ャナー出力信号が低過ぎて利得エラーが発生しているこ
とを示す（ステップ1480）。すると、サブルーチン1322
への復帰がなされる。若しスキャナー利得がなお所定最
大値未満であれば（増加後）、利得フラグ及び利得エラ
ーフラグをセットせずにルーチン1322（第14A図）へ復
帰する。

先に記載した様に、計算ルーチン1322（第14A図）にお
いて、RAM64内の粗アレイが計算された後、精密アレイ
及び粗アレイがRAM62内に拡張アレイ6220及び6232（第1
0B図）を作成するために使用される（ステップ1436）。
第10A図、第10B図、第16A図、第16B図、及び第17図の参
照するに、拡張アレイ6210は、最初にデータのブロック
をRAM64内の精密アレイ6410の端部6414（例えば最後の3
2バイト）から拡張アレイ6220の開始部分6216に複写す
ることによって作成される。詳しく述べると、RAM64内
の精密アレイ6410の開始点及び終点のアドレス、及びRA
M62内のREFLONGアレイの開始点が得られる（ステップ25
04）。所望の拡張に相当する数（『包み込み』）（例え
ば、32）が次に精密アドレス6410の終点アドレスから差
し引かれ、その結果がポインターADDREFROMにロードさ
れる（ステップ2506）。次に、カウンター（COUNTER2）
が拡張内のエレメントの数（例えば、32）に等しくセッ
トされ（ステップ2508）、REFLONGの第１バイトに相当
するアドレスがポインターADDRTOにロードされる（ステ
ップ2510）。次にそのデータのブロックはRAM64からRAM
62へ複写される（ステップ2512）。第17図を簡単に参照
するに、ポインターADDREFROMにより指定されたバイト
が、ポインターADDRTOにより指定された記憶場所に複写
される（ステップ2704）。次に、ポインターADDREFROM
及びADDRTOの各々に増分が与えられ（ステップ2708）、
COUNTER2には減分が与えられる（ステップ1712）。次に
COUNTER1の内容が試験される。（ステップ2714）。この
プロセスは、COUNTER2がゼロに達して、データブロック
全体が複写されたことを示すまで反復されるが、その時
点で呼びだしルーチンへの復帰がなされる。

次にRAM74内の4800バイト精密アレイ6410全体が、33番
目の記憶場所から始まる拡張アレイ6420に複写される。
この時点で、精密アレイ6410の末尾の32バイト（6218で
指定される32バイト）のコピーが拡張アレイ（REFLON
G）6220の初めの32個の記憶場所にロードされている；
そしてレジスターADDRTOは拡張アレイ6220の33番目の記
憶場所のアドレスを内蔵している。精密アレイ6410の開
始アドレスはポインターADDREFROMにロードされ（ステ
ップ2516）、COUNTER2は、精密アレイ6410の長さに相当
する値、例えば4800、にセットされる。次に複写シーケ
ンス（第17図と関連して説明した）が実行されて、精密
アレイ（6410）全体を33番目の記憶場所から始まるREFL
ONG（6220）に複写する（ステップ2520）。

次に精密アレイ6410の開始部分6412（例えば、初めの32
バイト）が拡張アレイ6220の末尾部分6218に複写され
る。精密アレイ6410の開始点のアドレスがポインターAD
DREFROMにロードされ（ステップ2522）、COUNTER2が再
び32にセットされ（ステップ2524）、複写シーケンス
（第17図と関連して説明した）が実行されて、精密アレ
イ6410の初めの32バイトがREFLONG（6220）の末尾の32
バイトに複写される。全体で4864バイトの拡張された精
密アレイ6220がこの様にして作成される。

ここで第16B図を参照するに、拡張された圧縮アレイ623
2が同様にして作成される。圧縮アレイ6422の末尾の642
6がREFCONDENSEDアレイ6232の開始部分6228に複写され
る。圧縮アレイ6422の最後のバイトのアドレスが得られ
る（ステップ2604）。所望の拡張に相当する数（例えば
200）がそのアドレスから差し引かれ、その差がレジス
ターADDREFROMに格納される（ステップ2606）。拡張圧
縮アレイ6232の開始点に対応するアドレスがレジスター
ADDRTOにロードされ（ステップ2608）、COUNTER2が次に
200にセットされる（ステップ2610）。次に複写シーケ
ンスが実行されて、圧縮アレイ6422の末尾の200バイト
をREFCONDENSED（6232）の開始部に複写する（ステップ
2612）。

次に1200バイトの圧縮アレイ6422全体がアレイ6232内の
次に続く記憶場所に複写される。ADDRTOは、この時点
で、アレイ6232内の201番目の記憶場所のアドレスを内
蔵している。圧縮アレイ6422の第１バイトのアドレスは
ADDREFROMにロードされ（ステップ2614、2616）、COUNT
ER2は、1200、即ち圧縮アレイ6422の長さ、にセットさ
れる（ステップ2618）。次に複写シーケンス（第17図）
が実行され、ADDRTOで指定される記憶場所（200）からR
EFCONDENSED（6232）の中に圧縮アレイ6422を複写す
る。

圧縮アレイ6422の開始部分6424（例えば、初めの200バ
イト）が次にアレイ6232の末尾部分6230（例えば末尾の
200バイト）の中に複写される。圧縮アレイ6422の開始
点のアドレスはADDREFROMにロードされ（ステップ262
2）、COUNTER2は200に等しくセットされ（ステップ262
4）、複写シーケンス（第17図）が実行される（ステッ
プ2626）。完了すると、プログラム制御は第14A図のル
ーチンに復帰する（ステップ2628）。

先に記載した様に、拡張アレイ6220及び6232がRAM62内
に作成された後、REFCONDENSEDアレイ6232の分散が計算
される。一般に、分布サブルーチン1500は、基準折り記
号が収集された後、２番目の折り記号（新パターン）が
作成される前に、実行される。即ち、利得フラグはセッ
トされているがシステムはロックされていない（Ｖフラ
グ＝０）。分散サブルーチン1500は、基準パターンの自
動相関の最大値を定義するために使われる。

カブルーチン1500の開始時、圧縮新パターンアレイ6422
がアドレスゼネレータ207にロードされる（ステップ150
4）。REFCONDENSED6232の開始点のアドレスは、200（即
ち、拡張されていない圧縮基準アレイ6222の出発アドレ
ス）だけオフセットされて、アドレスゼネレータ242に
ロードされる（ステップ1506）。次に圧縮アレイ642の
長さが繰り返しカウンター280にロードされ、（例え
ば、1200）そして相関係数カウンター7002が、作成され
るべき相関係数の数に相当する値（例えば、１）に初期
設定される（ステップ1508）。

CPU68は次にAPUスタートコマンドをAPU制御論理回路67
（第７図）に対して生成する。この様にして、先に記載
した相関動作が開始され、拡張されていないREFCONDENS
EDアレイ6222及び拡張アレイ6422の『積の和』（アレイ
6222の最大自動相関の値）が累算器276に累算される
（ステップ1510）。相関ユニット71が相関データを作成
している間、CPU68は、『積の和』結果が累算器276で利
用可能である時に生成される。APU制御論理回路67から
のAPUDONEINT信号をポーリングする（ステップ1512）。
『積の和』結果は、圧縮されたパターンの自動相関機能
の最大値に相当するものであるが、分散値として格納さ
れ（ステップ1514）、そして計算ルーチン1322への復帰
がなされる。

先に記載した通り、システムがロックした後（Ｖフラグ
＝１）、即ち、基準パターン及び新パターンの両方のイ
ンデックスが相関ユニット71に保有された後、位置エラ
ー計算サブルーチン1600がパターン認識モード動作にお
いて計算ルーチン1322（第14A図）により呼び出され
る。

ここで第19図を参照するに、サブルーチン1600の開始時
に、新パターン精密アレイ6410が正規化される。第14A
図と関連して既に説明したのと同様に、アレイ6410及び
6422の正規化は、該アレイのエレメントの平均値を計算
し、該平均値を各々のエレメントから差し引くことによ
り、ソフトウェアで実行することが出来る。しかし、こ
の実行には割合に時間がかかり、該正規化プロセスを相
関ユニット71のハードウェア増補により促進することが
出来る。第6B図を簡単に参照するに、８ビット加算器26
5を相関ユニット71のポイント267に挿入することが出来
る。ラッチ264の出力は、加算器265のＡ入力に供給され
る。アドレス可能ラッチ263は、バス69に接続され、デ
ータを加算器265のＢ入力に供給する。加算器265の出力
は、掛け算器270に加えられる。値１をRAM62内の所定の
記憶場所に確立し、アドレスゼネレータ242を該記憶場
所に応答する値にロックし、次にRAM64内の新パターン
アレイに対して値１で相関演算を行なうことによって、
アレイの平均値が作成される。この様なモック相関によ
り、累算器276内の新パターンアレイのエレメントの和
が作成される。エレメントの和はCPUによって処理さ
れ、該アレイ内のエレメントの数で割られて、平均値が
出力される。該平均値の２の補数が次にラッチ263にロ
ードされ、正規化されたデータが相関プロセスで使われ
る様に減算を行なって代数的に各エレメントと加算され
る。同じ平均値が相関係数（アレイの分解能に応じて64
ないし400）の各々の作成と関連して使われる。従っ
て、データを読み取って修正し、次にそれをRAM64内の
記憶場所に書き戻す必要が無く、付加的相関係数を作成
するのに要するより極僅かだけ長い時間で正規化を行な
うことが出来る。

より詳細には第6A図、第6B図および第15図を参照する
と、平均値は初め、相関カウンタ（第2A図の7002）を１
に設定することにより計算される。操作される新しいパ
ターンの列（6410）の長さ（4800）はこのとき、反復カ
ウンタ（280）にロードされる（ステップ1419）。RAM62
内のあらかじめ定められた領域のアドレス（一つのＩを
含む）はアドレス発生器242にロードされ（ステップ142
1）、アドレス発生器242にはMATHCLK信号により非動作
状態とされる。RAM70内の精細相互相関係数配列の第１
のエレメントのアドレスはCROSSと称する領域にロード
される（ステップ1425）。そして、CPU68はAPU開始信号
をAPU制御ロジック67（第７図のFF590に発生することに
より相関処理を開始する。RAM64内の新しいパターン配
列の各エレメントはラッチ264、加算器265および乗算結
果の合計発生器66に順次、入力される。相関器71の動作
の間、CPU68は（APU制御ロジック67のFF612から）AP D
ONE信号を投じる（ステップ1429）。前にも述べたとお
り、AP DONE割込みは乗算結果の合計が完全に累算器27
6内で準備できているときに発生される。このように本
実施例においてはAP DONE信号が投じられ、新しいパタ
ーン配列（6410または6226）内のエレメントの合計が累
算器276内に準備できていることが認識される。累計合
計はバッファ278を介して読まれ、可変のMEANに対応す
るメモリ領域に読み出される。合計は実際の平均値を決
定するために新しいパターン配列の長さにより分けられ
る（ステップ1435）。そして２の補数が取り出され（ス
テップ1435）、補数の平均が可変のMEANとして保持され
る（ステップ1437）。

再び第19図に戻ると、精細配列の平均が計算された後、
圧縮された新しいパターン配列6422が作成され（ステッ
プ1606）、それは前に第16A図に関連して述べたように
対応する処理と同様な方法により適宜、行われる。

そして、精細参照配列6220と精細新パターン配列6410と
の間で相関がとられ、その結果、64の32ビット相関係数
が相関器71により発生され、配列7004A〔第2A（２）
図〕に保持される（ステップ1610）。

そして、圧縮された参照配列6232と圧縮された新パター
ン配列6422との間で相関がとられ、その結果、400の32
ビットの乗算結果の相関係数が相関ユニット71により発
生され、RAM70内のあらい配列に保持される（ステップ1
612）。相互相関係数の発生および保持については第20
図に関連して更に説明がなされるだろう。

次に、極大値と極小値が明らかにされる（ステップ161
4）。圧縮された相互相関配列7004B内の最大エレメント
の値およびアドレスを最小エレメントの値が決定され、
各々、RAM70の領域（以後、しばしばレジスタと称す
る）であるMAXIML7006、MAXIMR7018およびMINIML7007
（第2A図）に保持される。精細配列7004Aの最大係数の
アドレスもまた決定され、RAM70の領域MAXIMA7008（第2
A図）に保持される。ステップ1614については第21A図お
よび第21B図に関連してより詳細に説明する。

あらい相互相関配列7004Bの最大値および最小値は次に
許容レベル臨界値に対してテストされる（ステップ162
0）。許容テスト・サブルーチン1620は第22図と関連し
てより詳細に説明する。

許容臨界値が満足されなければ、パターンに相関がない
ことを示すエラー・フラグがセットされ（ステップ162
2）、計算サブルーチン1322（第14A図）への復帰が行わ
れる。

しかしながら、許容臨界値が満足されれは、計算された
相互相関関数が所定の対称性臨界値に合うか否かを決め
るために、対称性サブルーチンが呼び出される（ステッ
プ1640、1642）。対称性サブルーチンについては第23図
に関連して適宜、説明する。対称性エラーが検出される
と、エラーフラグがセットされ（ステップ1622）、計算
サブルーチン1322（第14A図）への復帰が行われる。

対称性エラーがなければ、参照パターンからの新しいパ
ターンの位置的オフセットを示す信号が発生される。以
前にも述べたとおり位置エラー信号は位置エラーを補償
するために、モータ制御ルーチン1316（第13、31図）に
より用いられる。テストされている２つのパターン間の
オフセットの一連の計測はまず、配列の中央からの圧縮
された相関配列7004B内の最大エレメントの領域のオフ
セットを決定することにより得られる（ステップ163
0）。ステップ1630については第24図と関連してより詳
細に説明する。次に、概算オフセット値はテストされて
概算オフセットが配列7604B内の係数の数、例えば４の
±1.0％以内であるか否かを決定される。オフセットが
±1.0％以内でなければ、計算されたオフセットは圧縮
要素（ここでは４）により増幅され、圧縮された配列を
発生するために用いられ、その結果は位置エラーを示す
信号として用いられる（ステップ1634）。

しかしながら、ステップ1630で決定されたオフセットが
±1.0％以内であれば、精密な位置エラーが決定される
（ステップ1626）。配列の中央からの精細相互相関配列
7004Aの最大要素の位置のオフセットが決定され、位置
エラーを示す信号として用いられる。ステップ1626につ
いては後に第25Aおよび25B図に関連してより詳細に説明
する。一旦、位置エラーを示す信号が発生されると、休
止フラグがクリアされ（ステップ1638）、計算ルーチン
1322（第14A図）への復帰が行われる。

さて、第20図を参照して、位置エラー計算サブルーチン
1660（第19図）により呼び出される相互相関計算サブル
ーチン1610および1612について説明する。最初に初期化
シーケンスが実行される。所要（圧縮配列6422または精
細配列6410）の新しいパターン配列の第１のバイトのア
ドレスがアドレス発生器207に読み出される（ステップ1
706）。対応する拡張された参照配列（圧縮配列6232ま
たは精細配列6220）のアドレスがアドレス発生器242に
読み出される（ステップ1710）。反復カウンタ280に新
しいパターン配列内の要素の数に対応する値（例えば、
1200または4800）が読み出される（ステップ1714）。相
関係数カウンタは発生されるべき相互相関係数の数に相
当する値、例えばあらい配列のためには400、精細配列
のためには64にセットされる。

以前に述べたように、相互相関係数はRAM70（第2A図）
の配列7004内に保持される。CROSS（7010、第2A図）に
より示されるレジスタは相互相関係数配列7004内で各係
数がどこに書き込まれるべきかを示すためにポインタと
して用いられる。あらい相互相関係数のために、CROSS
には最初に配列7004Bの最初のバイトのアドレスが読み
出される。そして、精細配列のためには配列7004Aの最
初のバイトのアドレスが読み出される（ステップ172
0）。

次にAPU開始信号が上述したごとく、相関処理を開始す
るために発生される（ステップ1724）。そして、CPU68
はAPU制御ロジック67からのAPDONINT信号を受けとる。A
PDONINT信号がアクティブであれば（ステップ1725）、
相関係数が累算器276内に準備できていることを認識し
（ステップ1725）、CPU68は係数を読んでCROSSにより指
定されるアドレスに保持する（ステップ1726）。

そして、各ポインタは次の相関係数の計算および保持を
行うために更新される（ステップ1728、1730）。CROSS
はＩ加算される。参照配列アドレス発生器242は“シフ
トされた”参照配列（6232または6220）の始め、例えば
配列6232の開始アドレスを指定するようにリセットさ
れ、相関成分の数だけのオフセットが計算される（すな
わち、カウンタ7002の内容）。アドレス発生器207は対
応する新しいパターン配列6422または6410の初めのアド
レスによりリセットされる（ステップ1728）。相関係数
カウンタ7003は１づつ減算され、カウンタ7002は１づつ
加算され（ステップ1730）、カウンタ7003の内容はゼロ
であるか否か調べられる（ステップ1732）。この処理は
相関係数カウンタ7003が減算されてゼロになるまで続け
られ、ゼロになるとＹ（DONE）フラグがセットされ（ス
テップ1733）、位置エラー・ルーチン1600（第19図）へ
の復帰が行われる（ステップ1734）。

位置エラー計算ルーチン1660の間にRAM70内に相互相関
配列が発生された後、その配列に関する極大値と極小値
の情報が決定される（ステップ1614）。さて、第21B図
を参照して、サブルーチン1614についてより詳細に説明
する。あらい相互相関配列7004Bに関する情報が初めに
明らかにされる。配列7004Bの始めのアドレスがCROSSM
と示されるレジスタに読み込まれ、配列7004Bの長さ
（すなわち、400）がCOUNTERレジスタに読み込まれる
（ステップ2350）。次に、サブルーチンGETMAXがあらい
相互相関配列内に含まれる極大および極小要素のアドレ
スと対応する値を決定するために呼び出される（ステッ
プ2352）。次に、最大要素に対応するアドレスがMAXIMA
Rと示されるレジスタに保持され、最大要素の値がMAXIM
Lと示されるレジスタに保持され、最小要素の値がMINIM
Lと示されるレジスタに保持される（7004、第2A図）
（ステップ2356）。

次に、精細相互相関配列の最大および最小要素が決定さ
れる。COUNTERは精細相互相関配列の長さに等しい値、
すなわち64にセットされ、精細相互相関配列の初めのア
ドレスはCROSSMに読み出される（ステップ2358）。次に
精細相互相関配列の極大および極小要素の値およびアド
レうをもたらすために、GETMAXルーチンが開始される
（スペッウ2360）。最大要素のアドレスはMAXIMA（700
8、第2B図）で示されるレジスタに読み出され（ステッ
プ2362）、サブルーチン1600への復帰が行われる。

第21B図を参照して、サブルーチン1614（第21A図）によ
り呼び出されるGETMAXサブルーチンを説明する。初め
に、レジスタ:CROSSMにより指定される領域の内容、す
なわちそのとき処理されている相互相関配列の第１の要
素はCROSSMIと示されるレジスタにコピーされ（ステッ
プ2404）、REGISTER1と示されるレジスタはゼロにセッ
トされる（ステップ2408）。CROSSMIは処理されている
配列の最小値を設定することに関連して用いられる。RE
GISTER1は配列の最大要素を決定するのに用いられる。

GETMAXの動作の間、配列の各要素はREGISTER1の内容
（最初はゼロ）と順次、比較される（ステップ2409）。
配列要素がREGISTER1より大きければ、その配列要素は
最大値としてREGISTER1の現在の値と置き代わり、その
要素のアドレス（CROSSM）はMAXIMAに読み出される（ス
テップ2420）。しかし、REGISTER1の内容が配列要素の
値より大きければ、その配列要素はCROSSIの内容と比較
される（ステップ2412）。その要素の値がCROSSMIのそ
のときの値より小さければ、配列の最小値として、CROS
SMIのそのときの内容と置き代わる（ステップ2418）。
上述のごとく、CROSSMIには初めに配列の第１の要素の
値が読み出される（すなわち、配列の最初の要素は初期
状態で最小値であるとみなされる）。

配列の個々の要素が各々、調べられた後、CROSSM（初期
状態で配列の第１のバイトのアドレスにセットされてい
る）は次に続く配列の要素のところまで１づつ加算され
（ステップ2422）、COUNTER（初期状態で処理されるべ
き要素の総計に等しい値が読み出されている）は１づつ
減算される（ステップ2424）。この処理はCOUNTERがゼ
ロと等しくなるまで続けられ、ゼロとなったとき、読み
出しサブルーチン（例えば、第21A図のサブルーチン161
4）への復帰が行われる。

位置エラー検出計算ルーチン1600（第19図）において、
相互相関最大および最小値が設定された後、許容値検査
が行われる（ステップ1620）。さて、第22図を参照する
と、許容値決定サブルーチン1620は最初にレジスタMINI
ML7007（第2A図）に保持された、あらい配列の最小の相
互相関係数を参照パターンの最大の自己相関係数VARIAN
CEと比較する。最小要素の値がVARIANCEより大きけれ
ば、パターンが合致しないことを示すためにエラー・フ
ラグをセットし（ステップ1808）、サブルーチン1600
（第19図）への復帰が行われる。

最小要素（MINIML）が最大の自己相関要素（VARIANCE）
より大きくなければ、最大のあらい相互相関係数の値
（レジスタ:MAXIML7006に保持されているが）は最大の
自己相関要素:VARIANCEから減算される（ステップ181
1）。そして、その差分は最大の自己相関要素により割
られ、100が掛けられてパーセンテージを作る（ステッ
プ1813）。そして、その結果はVARIANCEの中の自己相関
の値と比較される（ステップ1812）。その結果値がVARI
ANCEの最大の自己相関係数より小さければ、エラー・フ
ラグがセットされ（ステップ1808）、サブルーチン1600
（第19図）への復帰が行われる（ステップ1810）。その
結果値がVARIANCE以上であれば、エラー・フラグはパタ
ーンが合致することを示すためにクリアされ（ステップ
1816）、サブルーチン1600（第19図）への復帰が行われ
る（ステップ1818）。

位置エラー計算ルーチン1600（第16図）において、相互
相関が許容臨界値と合致すれば（ステップ1620）、相互
相関の対称性が調べられる（ステップ1640）。対称性ラ
スト・サブルーチン1640は相関のピーク値と同様に出現
しうる、本物でないパターンを特性（雑音）によるロッ
キングを緩和するのに用いられている。さて、第23図を
参照すると、対称性ラスト1640を実行中、相互相関配列
7004Bの最大要素のアドレス（以前にレジスタ:MAXIMAR7
018に設定されている）が最初にアクセスされ（ステッ
プ3202）、最大要素の相対アドレス（配列7004Bの初め
からの領域数）が決定される（ステップ3204）。相対ア
ドレスは配列の中央の相対アドレス（例えば、200）と
照合される（ステップ3206）。相対アドレスが配列の半
分より小さければ、すなわち、最大要素が配列の最初の
半分にあれば、相対アドレスはカウンタ:Sに読み出され
る。しかし、最大要素が配列7004Bの２番目の半分にあ
れば、相対アドレスは最大要素から配列の終端までの距
離（領域の数）を決めるために、配列の要素の数（例え
ば、400）から減算され、その数はカウンタ:Sに読み出
される。

次に、最大要素の両側の係数の“パワー分布”が計算さ
れる。配列の初めと最大要素との間の配列7004B内の要
素の合計（すなわち、ゼロからカウント値:S−１までの
相対アドレス）が決定され、POWERLで示されるレジスタ
に保持される（ステップ3212）。最大要素から配列7004
Bの終端までの要素の合計（すなわち、カウント値:Sか
ら399までの相対領域の内容の合計）が計算され、POWER
Rで示されるレジスタに保持される（ステップ3214）。

次に、POWERLの値とPOWERRの値との差分が求められ（ス
テップ3216）、オペレータにより入れられた値（SIGNA
L）と比較される（ステップ3218）。その差分がオペレ
ータが入力した値以下であれば、雑音大（対称性エラ
ー）フラグはクリアされ（ステップ3220）、位置エラー
計算ルーチン1600への復帰が行われる。差分がオペレー
タが入力した値より大きければ、雑音大（対称性エラ
ー）フラグが復帰を行う前にセットされる（ステップ32
22）。

位置エラー計算サブルーチン1600（第19図）において相
互相関配列が許容臨界値および対称性臨界値にかなえば
（ステップ1620、1640）位置オフセットの概略の測定が
行われる（ステップ1630）。さて、第24図を参照する
と、サブルーチン1630はあらい相互相関配列7004Bの中
央の領域に相当するアドレス、すなわち相対アドレス20
0を得ることにより開始する（ステップ2106）。そし
て、そのアドレスはMAXIMARレジスタ内のあらい相互相
関配列の最大要素のアドレスから減算され、その結果は
レジスタTEMPOR内に保持されるステップ（2108）。その
差分は位置エラーを示している。TEMPOR内の差分の大き
さは必要とされる修正の量を示している差分の符号は修
正が行われるべき方向を示している。したがって、差分
の符号が調べられる（ステップ2110）。結果が負であれ
ば、新しいパターンは参照パターンに対しておくれてい
ることを示している。この場合、補償モータ30は参照パ
ターンに対して新しいパターンを進ませるよう減速させ
なければならない。TEMPOR内に含まれる値の２補数が取
り出され、TEMPORに格納され、進行フラグはクリアさ
れ、減速フラグがモータ制御に補償モータ30を減速せし
めるよう指示するためにセットされる（ステップ211
4）。TEMPORの値が負でなければ、補償モータ30は加速
されなければならない。それゆえ、減速フラグがクリア
され、前進フラグがセットされる（ステップ2112）。そ
して、サブルーチン1600（第19図）への復帰が行われ
る。

前にも述べたとおり、ルーチン1600（第19図）におい
て、ルーチン1630により明らかにされたコース・オフセ
ットが±1.0％以内であれば、位置エラーが精密に求め
られる（ステップ1632）。サブルーチン1626は配列の中
央からの精細相互相関配列7004Aの最大要素のオフセッ
トを決定する。さて、第25Aおよび25B図を参照すると、
精細相互相関配列の中央のエレメントのアドレスが求め
られ（ステップ1904）、MAXIMAレジスタ7008に保持され
た最大の相互相関係数のアドレスから減算される（ステ
ップ1906）。結果である差分は、一般には位置エラーを
示しているが、TEMPOR7012で示されるテンポラリ・レジ
スタ（第2A図）内に格納される（ステップ1908）。

しかし、相関の現実のピーク値は配列内の最大エレメン
トに正確には対応しないかもしれない。相関の現実のピ
ークは相互相関配列内に表わされている、離散している
点の間で起こるかもしれない。本発明の一面によれば、
相互相関配列によりもたらされる離散している点の間の
現実のピーク値の領域を決定するために、補間技術が用
いられる。補間関数は次のとおりである。

上式において、MAXIMAは精細相互相関配列7004A内の最
大係数のアドレスであり、カッコ（〔〕）は“その内
容”という意味で用いられており、例えば、〔MAXIMA−
１〕はアドレス:MAXIMA−１により指定される領域の内
容を意味する。

最大エレメント（MAXIMA）のすぐ前の精細相互相関配列
内のアドレス：（MXIMA−１）内の係数を値が決められ
る（ステップ1910）。アドレス:MAXIMA−１内の係数値
はTEMPOSUM7014（第２図）（ステップ1912）およびTEMP
MUL7016（第2A図）（ステップ1914）で示される各レジ
スタに保持される。次に、（MAXIMLレジスタ7006内の）
最大係数がTEMPSUMレジスタ7014内に保持されている（M
AXIMA−１の係数の）値に加算され、その結果の値はTEM
PSUMレジスタ7014内の累算される。次に、MAXIMAにより
指定される最大エレメントの値に２が掛けられ（ステッ
プ1918）、乗算結果はTEMPMULレジスタ7016のそのとき
の内容に加算される（ステップ1920）。そして、最大エ
レメントの次にくる、すなわち、アドレス（MAXIMA＋
１）の相互相関配列のエレメントはTEMPSUMレジスタ701
4の内容に加算され、結果の値はTEMPUSMレジスタ7014に
累算される（ステップ1926）。次に、アドレス:MAXIMA
＋１の係数は３倍され、（ステップ1928）、その結果は
TEMPMULレジスタ7016の内容に加算される（ステップ193
0）。

TEMPMULレジスタ7016の内容は上記の式の分子に対応
し、TEMPSUMレジスタ7014の内容は分母に対応する。さ
て、第25B図を参照すると、TEMPMULレジスタ7016の内容
はTEMPSUMレジスタ7014の内容により割られる（ステッ
プ2004）。そして、割算の結果はTEMPORレジスタの内
容、すなわち、係数配列7004Aの中央のアドレスとMAXIM
Aとの間の差分に加算される（ステップ2006）。その結
果、TEMPORレジスタ7012内の値が負であれば、新しいパ
ターンが参照パターンに対して遅れていることを示して
いることとなる。この場合、補償モータ30は参照パター
ンに対して新しいパターンを進ませるべく減速させなけ
ればならない。したがって、所要量の修正をもたらすべ
くTEMPORレジスタ7012内の負の値を示す２の補数が取り
出される（ステップ2010）。進行フラグがクリアされ
（ステップ2014）、減速フラグは補償モータ30を減速さ
せるべくモータ制御に指示するためにクリアされる（ス
テップ2018）。

TEMPORレジスタ7012内の結果が正であれば、補償モータ
30は加速されなければならない。その場合、TEMPORレジ
スタ7012の内容は必要は修正の大きさを表わしており、
減速フラグはクリアされ（ステップ2012）、加速フラグ
は補償モータ30を加速させるべくモータ制御に指示する
ためにセットされる（ステップ2016）。減速若しくは加
速フラグが一旦、適宜セットされると、ルーチン1600
（第19図）への復帰が行われる（ステップ2020）。

前に述べたとおり、システム10は上述のパターン信号ま
たは所定のカット・マーク・パターン・モードの中の位
置エラーを示す信号を発生する。カット・マーク・モー
ドにおいては、所定の長さを有するカットマークが検出
され、各々、カットマークをつける機械周期内での位置
の偏差は位置エラーを決定するのに用いられる。実際に
は共通のカットマークは長さがおよそ1/16インチであ
る。48インチであれば、これはシステム・エンコーダの
少なくとも６コの加算パルス（KLICKS）、すなわち少な
くとも６コのデータ・サンプルに相当する。計算サブル
ーチン1322（第24図）においては、システムがロックし
た（すなわち、参照パターンおよび新しいパターンの両
者の信号がRAM62およびRAM64に存在する）ことが決定さ
れた後、所望の動作モードについての初期決定がなされ
る（ステップ1411）。第26図をみると、カットマークの
所定の長さの信号はEERROM74から得られ、RAM70内の指
定領域に適宜、格納される（MARKSIZE）（ステップ222
2）。初期のカットマークの長さ（値）はゼロであるか
否か調べられる（ステップ2224）。初期のカットマーク
の長さ（MARKSIZE）がゼロであれば、計算ルーチン1322
（第３図のパターン認識部分（ステップ1650）への復帰
が行われる。

ゼロでないMARKSIZE値がEERROM74内にオペレータにより
保持されたらば、RAM64内の画像データが解析される
（ステップ2232）。オペレータにより入力されたMARKSI
ZEに等しい長さを有するつけられたマークの中央の位置
（CENTER）の信号が作成される。つけられたマークが存
在しない場合、または許容臨界値にかなうデータがない
場合、エラー・フラグがセットされるステップ2232につ
いては第27図と関連してより詳細に説明する。

次に、エラー・フラグのテストが行われる（ステップ22
34）。エラー・フラグがセットされると、SF/W^＊の符号
の分解能制御が起動される。（システムが通常の分解能
モードであることを確認する）（ステップ2235）。次に
計算ルーチン1322（第14A図）へ最後にはメイン・ルー
プ1305（第13図）への復帰が行われる。

流さの臨界値にかなうマークが見つかり、エラー・フラ
グがセットされていなければ、位置エラー計算される
（ステップ2260）。初期の予期されるマークの位置の信
号はEEPROM74からとり出され、RAM70内に格納される（O
FFSET）（適宜、ステップ2222と関連する）。好ましく
は、ゼロでない初期OFFSET値は高分解能ウィンドウが要
求されるか否かを指定するために用いられる。SF/W^＊EE
PROM74内の初期のゼロの値に応じて禁止される。いづれ
にせよ、ゼロでない位置参照情報がオペレータによって
初期設定されると、ステップ2232により設定された、現
在の長さの臨界値にかなうマークのCENTERは参考として
用いられ、OFFSETに読み出される。CENTERの値は初期値
または前にOFFSETに保存した値から減算される。その差
分は連続して位置エラー情報を発生するに用いられるた
めに、レジスタ:TEMPORに保持される。

その差分は適宜、高分解能のウィンドウの長さに相当す
る（すなわち、１インチにマークの大きさをプラスし
た）長さの所定の範囲であるか否か調べられる（ステッ
プ2261）。その差分が制限内であれば、ロックされたフ
ラグがセットされ（ステップ2265）、高い分解能のウィ
ンドウが設定される（ステップ2238）。ステップ2238に
ついては第29図に関連してより詳細に説明する。

ウィンドウが一旦、設定されると好ましくは高分解能モ
ードが機械周期の間ずっと維持される。このようにし
て、つけられたマークが識別されるまで通常の分解能動
作が行われ識別されると、高い分解農のウィンドウが設
定される。連続する機械（切断）周期の間、カットマー
ク上のロックが見失わなければ、そして見失われるま
で、データはウィンドウの間のみ取り込まれる。差分が
制限内でなければ、（また何らかのエラーの場合）、分
解能制御信号SF/W^＊は解除され（ステップ2263）、ウィ
ンドウ生成ステップ2238は省かれ、次のデータ獲得周期
での通常の分解能モードの動作が再開される。所要であ
れば、SF/W^＊信号は機械周期の他の部分の間での通常の
分解能のデータ収集に備えるために選択的に発生されう
る。

いづれにせよ、位置エラーの信号が設定される。TEMPOR
内の差分信号は必要な修正の方向を決定するためにゼロ
であるか否か調べられる（ステップ2239）。差分が負で
あれば、TEMPORの内容は２の補数に置き代わり、ADVANC
E・FLAGがクリアされ、RETARD・FLAGがセットされる
（ステップ2241）。逆に、差分が正であれば、RETARD・
FLAGはクリアされ、ADVANCE・FLAGはセットされる（ス
テップ2243）。次に、計算ルーチン1322（第14図）、最
終的には、位置エラー信号がモータ制御へ送出される
（ステップ1316）ところのメイン・ループ1305（第13
図）への復帰が行われる。

そて、第27図を参照して、所定の長さの臨界値にかなう
マークの中央の位置を識別して、決定するプロセス（ス
テップ2232）について説明する。前にも述べたとおり、
マーク制御ルーチン2200が実行される時点では、画像デ
ータはRAM64内の配列6410および6422とRAM62内の配列62
20および6232の中にある。情報参照配列6210の始めのア
ドレスはとり出され、指定されたPOINTERに読み込まれ
（ステップ2302）、配列6210（4800）の長さはCOUNTER
で示されるカウンタの中に保持される（ステップ230
4）。次にオペレータの入力が選択されたマークが白の
上の黒か、黒の上の白かを決定するために検査される
（ステップ2308）。

カットマークが白いウェブ上の黒のマーク（白の上の
黒）であれば、システムは配列内の最初の立上り端（白
から黒への遷移）のアドレスを識別するために、順次、
配列内の各エレメントを調べ、指定された領域（例え
ば、EDGE1）にそのアドレスを保持し、そのような遷移
が検出されなければ、エラー・フラグをセット（ステッ
プ2310）。エラー・フラグがチェックされ（ステップ23
11）、セットされていれば、マーク制御ルーチン2200へ
の復帰が行われる。エラー・フラグがセットされていな
ければ、配列内の連続するエレメントが配列内の次に続
く立ち上がり端（黒から白への遷移）のアドレスを識別
するために順次、調べられる。そのアドレスは指定され
る領域（例えば、EDGE2に）保持され（ステップ231
2）、エラー・チェック（ステップ2313）が再び行われ
る。

逆に、選択されたマークが黒いウェブ上の白のマーク
（黒の上の白）であれば、配列内の最初の立ち上がり端
のアドレスは最初に決められ、EDGE1に保持され（ステ
ップ2314）、エラー・チェックが行われる（ステップ23
15）。配列内の次に続く立ち上り端のアドレスが決めら
れ、EDGE2内に保持され（ステップ2316）、別のエラー
・チェックが行われる（ステップ2317）。エラー・フラ
グがセットされていることがわかれば（ステップ2315、
2317）、マーク制御ルーチン2200への復帰が行われる。
立ち上がりおよび立ち下り端を検出するためのプロセス
については第28図に関連して詳細に説明する。

一旦、マークの端が設定されると、カットマークの長さ
は端のアドレス、すなわちEDGE2の内容からEDGE1の内容
を減算することにより計算される（ステップ2318）。カ
ットマークの長さが計算されると、それは参照の流さ
（MARKSIZE）と比較される（ステップ2320）。計算され
た長さがMARKSIZEと等しくなければ、次のマークを識別
するために、拒絶されたマークにつづく配列6210のエレ
メントに関し、ステップ2308を始めてそのプロセスが繰
り返され、今度は次のマークがMARKSIZEと比較される。
このプロセスはつけられたマークが見つかるまで、また
は、配列6210が終わるまで繰り返される。

カットマークの計算された長さがMARKSIZEと合致すれ
ば、新しい参照を設定するためにオペレータによってセ
ットされた測定（calibrate）フラグ（A3）が調べられ
る（ステップ2324）。CALIBRATE FLAGがセットされて
いれば、計算されたマークの中央のアドレスが計算され
（LENGTH12＋EDGE1）、後に使用するためにCETERに保持
され（ステップ2325）、ロック状態フラグ（Locked fla
g）がセットされる。測定フラグがセットされていなけ
れば、LOCKED FLAGはクリアされ（ステップ2328）、中
央値計算ステップ2325は省略される。

次に許容値テストが行われる。配列6210の平均が適宜、
第15図と関連する方法により、計算され、指定される領
域（例えば、MEANO）に設定される（ステップ2333）。
そして、LOCKED FLAGが調べられる（ステップ2335）。
LOKED FLAGがセットされていれば、平均値は別の指定
される領域（例えば、MEANOR）へコピーされ（ステップ
2337）、マーク制御ルーチン2200への復帰が行われる
（第26図）。

LOCKED FLAGがセットされていなければ、計算された平
均値（MEANO）はMEANOR内の参照平均値と比較される
（ステップ2339）。その差分がオペレータが入力した値
を超えていなければ、マーク制御ルーチン2200（第26
図）への復帰が行われる。この差分がオペレータが入力
した値を超えれば、ACCEPTANCEエラー・フラグが復帰が
行われる前にセットされる。

前にも述べたとおり、マーク検出ルーチン2232におい
て、検査中の配列（例えば、配列6210）の各エレメント
は画像内の白から黒または黒から白への遷移を検出する
ために順次調べられる。検査中のエレメントのアドレス
はPOINTER内に維持される〔最初は配列内の初めの領域
に読み込まれる（ステップ2302）〕。検査されたエレメ
ントの数はCOUNTERにより追跡される（最初は配列の長
さが読み込まれる）。さて第28図を参照すると、画像内
の白から黒への遷移（立ち上り端）を検出するためのプ
ロセスがまず、80188CPUのPOINTER内のアドレスをイン
クリメントし（ステップ3002）、適宜、COUNTERをデク
リメントする（ステップ3004）。そして、カウンタの内
容はゼロでないか検査される（ステップ3006）。

COUNTER内がゼロでない値であれば、POINTERにより指定
される精細配列6210のエレメントはそれが正の値である
か否かを決めるために調べられる（ステップ3008）。正
の値であれば、立ち上り端がその領域で起こっているこ
とを示している。正の値がみつかれば、そのアドレスは
RAM70内の一時保持領域に保持され、そこから交互にEDG
E1またはEDGE2に読み込まれる。一旦、立ち上り端（す
なわち、正の値）が位置したならば、サブルーチン2310
（第27図）への復帰が行われる。

検査されているエレメントが正でないならば、配列内の
次に続く領域が検査され、ステップ3002で始まるプロセ
スが繰り返される。このプロセスはCOUNTERがゼロにな
るか、または立ち上り端が位置するまで続く。COUNTER
がゼロになれば、配列内の各エレメントは調べつくさ
れ、立ち上り端は見つからない。したがって、“マーク
検出不可”フラグがセットされ（ステップ3011）、呼出
しルーチンへの復帰が行われる。黒から白への遷移の検
出のプロセスはステップ3008のところで負の値かどうか
の検査が行われる点以外は、基本的に白から黒への遷移
を検出するためのプロセスと同様である。

前に述べたとおり、マーク制御ルーチン2200において、
つけられたマークが所定の範囲内で検出されれば（スン
テップ2261）、LOCKEDフラグがセットされ（ステップ22
65）、高い分解能のウィンドウが設定される（ステップ
2238）。以前にも述べたとおり、画像信号は通常、機械
周期が一つづつ進む間にサンプルされ、パルスの流れ
（KLICK）によって表わされる。通常の分解能の動作で
は、インクリメント・パルス（KLICKS）は例えばインチ
当り0.010に相当する割合で同期ユニット54（第４図）
のパレス発生器570によって作成される。高い分解能の
動作期間は、拡張発生器57（第11図）は増加した割合で
インクリメント信号を供給するために、MUX573（第11
図）により、同期ユニット54およびAPU制御ロジック767
の中に動作可能に挿入される。

さて、第29図および第11図を参照すると、高い分解能の
ウィンドウがまず、システムの現実の通常分解能（例え
ば、インチ当たり歩進させる数）を決定することにより
設定される。機械周期当たりのインクリメントの数（例
えば、4800）は反復長（例えば、印刷ユニット16のブラ
ンケット・シリンダのサイズ）を示す信号により割られ
る（ステップ3302）。その割り算結果はTICKSPER−INCI
Tで示されるレジスタに保存される。以下、第28Aおよび
30A図に関連して説明されるように、各TDCパルスに応じ
て、機械周期の期間を示す信号（ちょうど前のTDCパル
スから発生するタイマ割込みの数）がNEWSPEEDで示され
るレジスタに設定される。NEWSPEED内の期間はパーセン
テージとするために100がかけられ（ステップ3306）、
反復長を示す信号（例えば、プレス・ブランケット・シ
リンダの大きさにより割られる（ステップ3308）。この
計算の結果はKOEFFで示されるレジスタ内に保持される
（ステップ3310）。そしてKOEFFの内容は拡張発生器57
（第11図）の周波数分周器575に読み込まれる（ステッ
プ3312）。

（Klickパルスの数によって）ウィンドウの初めおよび
期間を示す信号が拡張発生器57（第11図）のカウンタ56
1および563内に設定される。TICKS−PER−INCH内に保持
された値はキーボードから入力された所定のマークのサ
イズ（MARKSIZE）により割られる（ステップ3314）。こ
の計算の結果はTICKS−PER−MARKで示されるレジスタ内
に保持される。そして、TICKS−PER−INCHの値はTICKS
−PER−MARKの値に加算され、その結果はWINDOW SIZE
で示されるレジスタ内に読み込まれ（ステップ3316）、
拡張発生器57（第11図）のカウンタ563内に取り込まれ
る（ステップ3318）。そして、ウィンドウの初めの位置
は参照マーク位置:OFFSETからWINDOW SIZEの値の1/2を
減算することにより決定され（ステップ3222）、カウン
タ561へ読み出される。そして、高分解能モード制御信
号:SF/W^＊が生成され（ステップ3324）、MARK制御ルー
チン2200（第26図）への復帰が行われる。

さて、第30A図を参照して、トップ・デット中央割込み
間のクロック周期の数を計算プロセスを説明する。この
情報はプレスの動作スピードおよびプレス・スピードの
変化の両者を計算するのに用いられる。前に述べたとお
り、エンコーダ51は機械周期の公称上の始まりにおいて
トップ・デット中央パルスを発生する。このパルスは割
込み信号（TDCINT）としてCPU6に入力される（第４
図）。更に、タイマ割込みは実時間計算のための周期ベ
ースでCPU68へ発生される。タイマ割込みが起こる度毎
に、CLOCK1で示されるレジスタ内のカウンタはインクリ
メントされる。各TDC割込みに応じて、プレス・スピー
ド（機械周期の期間）の解析が行われる。NEWSPEEDの内
容（初期の周期の期間）はOLDSPEEDで示されるレジスタ
に読み込まれる（ステップ2816）。そして、CLOK1の内
容はレジスタ:NEWSPEEDに読み込まれ（ステップ281
8）、CLOCK1はクリアされる（ステップ2820）。プレス
の動作時におこるいかなるスピードの変化も決定される
（ステップ2902）。さて、第30B図を参照すると、NEWSP
EEDの値は先行する２つの周期の期間の差分を決定する
ために、OLDSPEEDの値から減算される（ステップ290
6）。そして、その差分はゼロであるか否かを調べられ
る（ステップ2908）。その差分（OLDSPEED−NEWSPEED）
がゼロでないなら、その結果の信号は検査される（ステ
ップ2912）。その結果が負であれば、スピードの変化を
表わすために２の補数形式に変換される（ステップ291
8）。

実際には、若干のスピードの変化は許容される。若干の
スピードの変化が許容できる範囲内であるか否かを決定
するために、所定の数（例えば、１）がスピードの差分
信号から減算される（ステップ2922）。その結果は再び
検査される（ステップ2926）。その経過が例えば、ゼロ
に等しければ、そのスピードの変化は許容できる制限内
である。スピードの変化が許容できる制限内でなけれ
ば、スピード変化フラグはプレス・スピードが変化した
ことを示すためにセットされ（ステップ2930）、TDC割
込みが起ったプログラム中のポイントへの復帰が行われ
る。

プレス・スピードの変化が起こらなければ（ステップ29
08）、またはスピードの変化が許容できる制限内であれ
ば（ステップ2926）、スピード変化フラグはクリアされ
る（ステップ2928）。そして、プレス・スピード（NEWS
PEED）はプレスの現実のスピードがプレス・オペレータ
により選択された最小スピード（MINIMUM SPEED）より
大きいか否か決定するために検査される（ステップ291
4）。NEWSPEEDがMINIMUM SPEEDレジスタの内容より小
さければ、プレスは最小値より小さいところで動作して
おり、よって、スピード・フラグはプレス・スピードが
遅すぎることを示すためにセットされる（ステップ292
4）。NEWSPEED内の値がMINIMUM SPEEDレジスタの内容
より大きければ、スピード・フラグはプレス・スピード
が許容できることを示すためにクリアされる（ステップ
2916）。“スピード過遅延”フラグはセットされるかあ
るいはクリアされるかして、復帰が行われる。

前にも述べたとおり、計算ルーチン1322（第14A図）に
より決定される位置エラーはADVANCEおよびRETARDフラ
グよびTEMPORレジスタ7012の内容により表わされる。更
に、手動による位置変化はオペレータ入力により行われ
る。オペレータが入れた値はRAM70内のレジスタ:MANUAL
−MOVE−SIZEに読み出される。

メインの動作ループ1305（第13図）において、手動モー
ド動作が選択されれば（ステップ1310）、または自動モ
ードにおいては、位置エラーの有効信号が発生された
後、モータ制御ルーチン1316が実行される。

さて、第31図を参照して、モータ制御ルーチン1316を説
明する。一般に、（ADVANCEおよびRETARDフラグに従
い）リレー84がTEMPORまたはMANUAL−MOVE−SIZE内の各
ユニット・カウントのための所定の（オペレータが入力
した）期間（ステップ・タイム）の間、適宜、動作状態
となる。したがって、モータ制御ルーチン1316に入る
と、モータ制御タイマは補償ステップが進行中であるか
否かを決定するために検査される。説明されるように、
モータ制御タイマはモードに従い、各所定値に初期設定
され、制御信号がリレー84に出力される度に、位置エラ
ーの総量が検出される。ステップ・タイムの間隔が終わ
らなければ、メイン・ループ1305（第13図）への復帰が
行われる。ステップ・タイムの間隔が終了すると、リレ
ー84は非動作状態となる（ステップ3106）。

次に、プレス・オペレータによる手動の補償の動きが検
査される。MANUAL−MOVE−SIZEの内容は適宜、デクリメ
ントされ（ステップ3107）、負の値であるか否か検査さ
れる（ステップ3108）。負の値でなければ、手動による
位置変化が行われるべきことを示している。その場合、
RAM70内のレジスタ:AUTOMOVEMENT SIZEは自動修正を行
うときの手動による動きを起こすようにインクリメンさ
れる（ステップ3109）。

負にデクリメントされたMANUAL−NOVE−SIZEの値によ
り、自動モードの計算された位置エラーが検査される。
MANUAL−MOVE−SIZEはクリアされ、TEMPORの内はデクリ
メントされ、AUTOMOVESIZEの内容により調整される
〔（MANUAL−MOVE−SIZE＋１）の量は数学的にTEMPORか
ら減算され、欠はTEMPORに保持される（ステップ310
5）。次に、調整されたTEMPORのカウントは負の値でな
いか検査される（ステップ3110）。

手動または自動位置変化が要求されると、ADVANCEフラ
グが検査され（ステップ3112）、リレー84が適宜、動作
状態となる（ステップ3114、3116）。しかし、位置変化
が要求されていなければ（ステップ3110）、リレー設定
ステップ3112、3116および3114は省略される。

次にリレーが動作状態である期間（若しくは、いづれの
リレー84もセットされていなければ、そのための補償モ
ータ起動が禁止されるだろう）、決定される。異なるス
テップ・タイムは適宜、手動および自動モードの動作に
関連して用いられる。したがって、自動モード・フラグ
（Ｑ）が検査される（ステップ3118）。システムが手動
モードで動作していれば、モータ制御タイマには第１の
初期値が読み出され、オペレータによりセットされる
（ステップ3120）。

自動モードにおいては、ステップ当りの起動タイマは行
われるべき位置修正に基づき、適応的に選択される。TE
MPORの内容は所定の長さ、例えば0.05インチ（ステップ
3119）および0.02インチ（ステップ3121）に相当する値
であるか否か順次、調べられる。位置修正:TEMPORが0.0
5インチより小さければ、モータ制御タイマはオペレー
タが入力した自動モード値にセットされる（ステップ31
22）。位置修正（TMPOR）が0.20インチより大きければ
モータ制御タイマは手動ステップ・タイムにセットされ
る（ステップ3120）。位置修正が0.05インチより大き
く、0.20インチより小さければ、中間のステップ・タイ
ムが用いられる。次に、手動および自動モードのステッ
プ・タイマの平均がとられ（ステップ3123および3124）
モータ制御タイマは平均値にセットされる（ステップ31
25）。所要であれば、プレス生産の均一な制御を行うた
めに、最大許容エラー値がオペレータの入力により設定
される。また、エラー値はこの値であるか否か検査さ
れ、値が超えていれば、出力装置（例えば、警告）が動
作状態となる。

モータ制御タイマが適当な値にセットされた後、メイン
・ループ1305（第13図）への復帰が行われる。その後、
モータ制御タイマは各タイマ割込みに応じてデクリメン
トされ、連続するルーチン1316の変更においてテストさ
れる（ステップ3104）。

図面では様々の導体／コネクタが一本のラインとして描
かれているが、それらは限定する意味で示されているの
ではなく、本技術において理解されるように、複数の導
体／コネクタを含んでいてもよい。更に、上記の記載は
本発明のより好ましい一実施例のものであって、本発明
は示された特定の形態に限定されない。例えば、システ
ムは各インデックスおよび変数に関係する分離したレジ
スタを用いるように記載されているが、複数の変数およ
びまたはインデックスを含むようにプログラムの間、１
つのレジスタが異なる時点で利用されてもよい。同様
に、記載された様々の解析または機能を実行するために
記載されたもの以外のアルゴリズムが用いられてもよ
い。これらのおよび他の変形例は、添付のクレームに表
わされるように本発明の範囲から逸脱することなくなし
うる。

フロントページの続き (56)参考文献特開昭60−180798（ＪＰ，Ａ) 特開昭60−186975（ＪＰ，Ａ) 特開昭60−176174（ＪＰ，Ａ) 特開昭59−111577（ＪＰ，Ａ) 実開昭60−247781（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】移動するウェブ上の画像の位置に周期的な
機械動作を関係づけるシステムであって、供給される制
御信号に応じて、移動するウェブに沿って、機械動作の
有効な位置を制御可能に変える位置調整手段と、前記ウ
ェブ上の画像を示す画像信号を発生する手段と、マシン
サイクルの間にそれぞれサンプリング間隔で前記画像信
号をサンプリングする手段と、参照パターン識別マーク
を最初のマシンサイクルの画像信号サンプルから選択的
に発生する手段と、新しいパターン識別マークを継次す
るマシンサイクルの画像信号サンプルから選択的に発生
する手段と、パイプライン化された積和発生手段と、前
記参照パターンと前記新しいパターン識別マーク複数の
シフトされたものとの間の各々の相関係数を発生すべ
く、前記積和発生手段に前記参照パターン識別マーク及
び前記新しいパターン識別マークを選択的に印加する手
段と、前記複数のシフトされた新しいパターン識別マー
クのいずれかが最大相関係数を生成したかを決定すべく
前記相関係数を処理し、それに応じて指示信号を発生す
る手段と、前記指示信号に基づいて前記位置調整手段へ
前記制御信号を発生する手段とを備えていることを特徴
とするシステム。
【請求項２】周期的な機械動作を、移動するウェブ上の
画像の位置に関係づけるシステムであって、供給される
制御信号に応じて、前記移動するウェブに関して前記機
械動作の実効位置を制御可能に変える位置調整手段と、
連続する機械動作サイクルに関して、当該機械動作サイ
クルに関連して前記ウェブ上の画像を示す複数のデータ
バイトから構成されている連続する画像シグネチャを発
生する手段と、第１の機械動作サイクルに対応付けられ
た第１の画像シグネチャを、基準画像の識別マークとし
て、選択的に記憶する第１の記憶手段と、継次する機械
動作サイクルに対応付けられた継次の画像シグネチャ
を、継次する画像の識別マークとして、選択的に記憶す
る第２の記憶手段と、供給される各々の入力バイトの乗
算の結果値の識別マークを発生するディジタル乗算手段
と、前記ディジタル乗算手段が、バイト単位で、前記基
準画像識別マーク及び前記継次する画像識別マークの各
々のバイトを乗算し、かつ各バイト単位の乗算の結果値
を出力するように、供給されるプリセットデータに応じ
かつ前記第１の記憶手段及び前記第２の記憶手段と協働
して、前記ディジタル乗算手段への入力バイトとして前
記プリセットデータに基づいてバイトで始まる前記基準
画像識別マーク及び前記継次する画像識別マークの一連
のバイトを供給するアドレス手段と、前記結果値のそれ
ぞれを累算しかつ累算され結果値の識別マークを選択的
に供給する累算手段と、前記累算された結果値の識別マ
ークが前記継次する画像バイトに関する前記基準画像識
別マークの各々のシーケンスバイトについて発生される
ように、前記アドレス手段への前記プリセットデータを
発生する手段と、前記基準画像シグネチャと前記継次す
る画像シグネチャの間の相関の度合いを決定すべく前記
累算された結果値を評価しかつそれに応じて前記位置調
整手段への前記制御信号を発生する手段とを備えている
ことを特徴とするシステム。
【請求項３】前記積和発生手段は、第１及び第２の入力
チャネルを有し、当該第１及び第２の入力チャネルに供
給される信号の値の乗算結果を示す値を有する出力を発
生するディジタル乗算手段と、前記ディジタル乗算手段
出力の識別マークを受け取り、当該ディジタル乗算手段
出力を周期的にサンプリングしかつ当該サンプルの合計
の識別マークを発生する累算手段とを備えていることを
特徴とする請求項１に記載のシステム。
【請求項４】マシンサイクルの部分の間に前記サンプリ
ングの間隔を選択的に変える手段を更に含むことを特徴
とする請求項１に記載のシステム。
【請求項５】移動するウェブに対する所定の周期的なオ
ペレーションを制御するシステムであって、前記移動す
るウェブ上に画像を発生する手段と、前記ウェブに対し
て所定のオペレーションを周期的にもたらす装置と、供
給される制御信号に応じて、前記装置に関して前記ウェ
ブを選択的に前進または後退させる調整手段と、前記ウ
ェブ上の画像を表わす信号を発生する手段と、前記装置
オペレーションサイクルの増分に対応付けられた画像信
号を示す各々のデータ・バイトを発生するアナログ・デ
ィジタル変換手段と、参照パターンの識別マークとし
て、第１の装置オペレーションサイクルに対応する一組
のデータ・バイトを記憶する手段と、新しいパターンの
識別マークとして、継次する装置オペレーションサイク
ルに対応する一組のデータ・バイトを記憶する手段と、
前記参照パターンで前記新しいパターンの相互相関関数
を表わす一連の係数を発生する手段と、前記相互相関係
数の識別マークを記憶する手段と、前記相互相関関数の
対称形状により取り囲まれた主ピークの識別マークを発
生する手段と、前記主ピーク値の識別マークに応じて、
前記ウェブ上の画像に対する前記装置の相対的位置を制
御すべく、前記調整手段への前記制御信号を発生する手
段とを備えていることを特徴とするシステム。
【請求項６】前記制御信号を発生する手段は、前記参照
パターンからの前記新しいパターンの位置のオフセット
を決定する手段と、前記位置のオフセットに基づいて前
記制御信号を発生する手段とを備えていることを特徴と
する請求項５に記載のシステム。
【請求項７】前記制御信号を発生する手段は、前記相互
相関関係の配列の中央からの前記主ピーク値の偏差を決
定する手段を備えていることを特徴とする請求項５に記
載のシステム。
【請求項８】前記画像を発生する手段は、少なくとも一
つの印刷部を備えていることを特徴とする請求項５に記
載のシステム。
【請求項９】周期的な機械動作を、移動するウェブ上の
画像に関係づけるシステムであり、前記機械動作は、供
給される制御信号に応じて、前記ウェブに対する前記オ
ペレーションの関係を変えるそれに対応付けられた調整
手段を有しており、前記システムは、前記機械動作のサ
イクルに関連して前記画像を示す画像データ・バイトを
発生する手段と、参照パターンの識別マークとして、第
１のマシンサイクルに対応する前記画像データ・バイト
の第１の組を記憶する手段と、新しいパターン信号とし
て、継次するマシンサイクルに対応する前記画像データ
・バイトの第２の組を記憶する手段と、第１及び第２の
入力チャネルを有し、当該第１及び第２の入力チャネル
に供給されるバイトの値を乗算結果を示す乗算結果信号
を発生するディジタル乗算手段と、前記乗算結果の識別
マークに応じて、前記乗算結果の合計を示す累算信号を
発生する累算手段と、前記累算手段において前記参照パ
ターンで前記新しいパターンの相互相関関数の各々の係
数を発生すべく、所定のシーケンスにより、前記乗算手
段の第１及び第２の入力チャネルに前記画像ディジタル
・バイトの第１及び第２の組の識別マークを選択的に供
給する手段と、前記相互相関関係に基づいて前記調整手
段への前記制御信号を発生する手段とを備えていること
を特徴とするシステム。
【請求項１０】前記制御信号を発生する手段は、前記相
互相関関数における最大値を識別する手段と、前記相互
相関関数の中央からの前記最大値の偏差に基づいて前記
制御信号を発生する手段とを備えていることを特徴とす
る請求項９に記載のシステム。
【請求項１１】前記制御信号を発生する手段は、前記相
互相関関数のほぼ対称形状によって取り囲まれた主ピー
クを識別する手段と、前記主ピークの識別マークに応じ
て、前記調整手段への前記制御信号を発生する手段とを
備えていることを特徴とする請求項９に記載のシステ
ム。
【請求項１２】前記所定のシーケンスにより前記乗算手
段へ前記画像データ・バイトの第１及び第２のセットの
識別マークを選択的に供給する手段は、前記乗算手段の
少なくとも一つの入力チャネルに動作可能に挿入され
て、前記入力チャネルに順次供給される各データ・バイ
トからオフセット値を減算する減算手段を含むことを特
徴とする請求項９に記載のシステム。
【請求項１３】前記データ・バイトの平均値を決定しか
つ前記オフセット値として前記減算手段に該平均値の識
別マークを供給する手段を更に備えていることを特徴と
する請求項12に記載のシステム。
【請求項１４】前記新しいサイクルの識別マークを記憶
する手段は、第１のランダムアクセスメモリ（RAM）を
備え、前記参照パターンの識別マークを記憶する手段
は、第２のランダムアクセスメモリ（RAM）を備え、前
記画像データ・バイトの第１及び第２の組の識別マーク
を選択的に供給する手段は、供給されるクロック信号に
応じて、前記第１のRAM内の特定のロケーションにアク
セスをもたらす第１の予設定可能なアドレス発生手段
と、供給されるクロック信号に応じて、前記第２のRAM
内の特定のロケーションにアクセスをもたらす第２の予
設定可能なアドレス発生手段と、前記クロック信号に応
じて、前記アドレス発生手段が前記乗算手段の入力チャ
ネルへの供給のために前記画像データ・バイトのシフト
されたシーケンスにアクセスをもたらすように、前記ア
ドレス発生手段を選択的に予設定する手段とを備えてい
ることを特徴とする請求項９に記載のシステム。
【請求項１５】前記画像データ・バイトを発生する手段
は、前記画像を示すアナログ信号を発生する手段と、供
給されるクロック信号に応じて、当該クロック信号に基
づいて前記アナログ信号をサンプリングしかつ変換する
変換手段と、前記機械動作サイクルの公称開始を示す信
号及び該サイクルの増進を示す信号に応じて、該機械動
作サイクルの部分を示すゲーティング信号を発生する手
段と、前記ゲーティング信号に応じて、前記マシンサイ
クルの前記部分の間に、所望の解像度に対応する周波数
を有する高解像度信号を発生する手段と、前記変換手段
への前記クロック信号として前記増進信号または前記高
解像度信号を選択的に供給するマルチプレクサとを備え
ていることを特徴とする請求項９に記載のシステム。
【請求項１６】装置の周期的オペレーションを、移動す
るウェブ上の画像に関係づけるシステムであり、該装置
は、供給される制御信号に応じて該ウェブに対する該オ
ペレーションの関係を変える対応付けられた調整手段を
有し、前記システムは、前記機械動作のサイクルに関連
して前記画像を示す画像データ・バイトを発生する手段
と、第１の装置サイクルに対応する参照パターンを示す
識別マークを含む前記画像データ・バイトの第１の組及
び継次する装置サイクルに対応する新しいパターンの識
別マークを含む画像データ・バイトの第２の組に応じ
て、該参照パターンに対する該新しいパターンの相互関
係を表わす一連の係数の識別マークを発生する手段と、
前記相互相関の対称形状により取り囲まれた主ピークを
識別する手段と、前記主ピークの識別マークに応じて、
前記調整手段への前記制御信号を発生する手段とを備え
ていることを特徴とするシステム。
【請求項１７】周期的な機械動作を、移動するウェブ上
の画像に関係づける方法であり、該オペレーションは、
供給される制御信号に応じて、前記ウェブに対する前記
オペレーションの関係を変える対応付けられた調整手段
を有し、前記方法は、（ａ）前記機械動作サイクルの増進に対応する、前記画
像を示す連続的なデータ・バイトを発生し、（ｂ）前記機械動作サイクルの各増進に対応する少なく
とも１バイトを含むバイトの一組を、新しいパターンを
示す、新しいパターン配列として、第１のランダムアク
セスメモリ（RAM）内の所定の連続するロケーションに
記憶し、（ｃ）第２のランダムアクセスメモリ（RAM）にアクセ
ス可能な参照パターンの設定を示すロックされた状態が
存在するか否かを決定し、（ｄ）前記ロックされた状態が存在しなければ、第２の
RAMに参照パターン配列を選択的に設定し、前記ロック
された状態をもたらし、前記段階（ｄ）は、前記新しいパターン配列を前記第２のRAMの連続するロ
ケーションの第２の組に複写し、前記新しいパターン配列の最初の部分を前記連続するロ
ケーションの第１の組の直後の前記第２のRAMの連続す
るロケーションに複写し、前記新しいパターン配列の最後の部分を前記第２のRAM
の前記連続するロケーションの第１の組の手前の該第２
のRAMの連続するロケーションに複写し、（ｅ）前記ロックされた状態が存在すれば、前記新しい
パターンと前記参照パターンの相互相関関数の識別マー
クを発生すべく、配列の位置が相互に一つずつシフトさ
れたときに、該新しいパターン配列及び該参照パターン
配列の関係するエレメントの乗算結果の合計に対応する
連続する係数識別マークを発生し、前記段階（ｅ）は、（ｉ）前記新しいパターン配列の第１のロケーションを
アドレス指定し、（ii）前記参照パターン配列の最初のロケーションをア
ドレス指定し、（iii）乗算結果識別マークを発生すべく、前記新しい
パターン配列及び前記参照パターン配列のアドレス指定
されたロケーションの内容の識別マークを各々入力とし
てディジタル乗算手段に供給し、（iv）乗算結果の累計の識別マークを発生すべく、乗算
手段に前記乗算結果識別マークを供給し、（ｖ）前記新しいパターン配列及び前記参照パターン配
列の次に連続するロケーションをアドレス指定し、（vi）前記新しいパターン配列のロケーションの数に相
当する反復回数だけ前記段階（ｅ）の前記（ｉ）から前
記（ｖ）を繰り返し、（ｆ）前記相互相関関数に基づき、前記調整手段への前
記制御信号を発生する段階を具備することを特徴とする
方法。
【請求項１８】前記相互相関関数の平均値を決定する段
階を具備し、前記段階（ｅ）の前記（iii）は、前記新
しいパターン配列のアドレス指定されたロケーションの
内容から前記平均値を減算し、前記差分の識別マークを
前記ディジタル乗算手段へ前記新しいパターン配列の前
記アドレス指定されたロケーションの前記識別マークと
して供給する段階を更に含むことを特徴とする請求項17
に記載の方法。
【請求項１９】前記段階（ｆ）は、所定の基準に対する
前記相互相関関数を検査し、良好な検査にのみ前記制御
信号を発生することを特徴とする請求項17に記載の方
法。
【請求項２０】前記参照パターンに関する変数値を設定
し、前記段階（ｆ）は、前記相互相関関数の少なくとも
一つの極値を決定し、前記変数値に対する前記極値を検
査し、良好な検査にのみ前記制御信号を発生することを
特徴とする段階を更に含むことを特徴とする請求項17に
記載の方法。
【請求項２１】前記変数値を設定する段階は、前記新し
いパターン配列の自己相関関係の最大値を決定すること
を含むことを特徴とする請求項20に記載の方法。
【請求項２２】前記検査段階は、前記変数値を前記相互
相関関数の最小値と比較し、前記最小値が前記変数値よ
りも大きくなれば前記検査が良好であるとする段階を含
むことを特徴とする請求項20に記載の方法。
【請求項２３】前記検査段階は、前記変数値と前記相互
相関関数の最大値との間の差分を百分率で表したものを
決定し、前記百分率で表した差分を所定値と比較し、当
該百分率で表した差分が少なくとも該所定値に等しけれ
ば、前記検査が良好であるとする段階を更に含むことを
特徴とする請求項22に記載の方法。
【請求項２４】前記段階（ｆ）は、前記相互相関関数の
対称性を検査し、良好な検査にのみ前記制御信号を発生
する段階を含むことを特徴とする請求項17に記載の方
法。
【請求項２５】前記段階（ｆ）は、前記相互相関関数の
前記最大値の相対位置の識別マークを発生し、前記相互
相関関数の前記最大値の第１の側位に位置する該相互相
関関数の係数の値に対応する第１の計算された値の識別
マークを発生し、前記相互相関関数の最大値の他方の側
位に位置する該相互相関関数の係数の値を合計に対応す
る第２の計算された値の識別マークを発生し、所定の値
に対する該第１及び第２の計算された値の差を比較し、
良好な比較にのみ、前記制御信号を発生する段階を更に
含むことを特徴とする請求項17に記載の方法。
【請求項２６】前記段階（ａ）は、前記画像を示すアナ
ログ信号を発生し、利得調整された信号を発生すべく該
信号に利得因子を掛け算し、前記データ・バイトを発生
すべく前記機械動作の増進に基づいてある速度で、前記
利得調整された信号を周期的にサンプリングしかつ変換
するス段階を更に含み、前記ステップ（ｄ）は、利得因子が設定されたか否かを
決定し、該利得因子が設定されていなければ、所定の範
囲内に前記利得調整された信号の振幅を維持すべく利得
因子を設定する段階を具備することを特徴とする請求項
17に記載の方法。
【請求項２７】前記利得因子を設定する段階は、該利得
因子を所定の最小値にかつ調整値を所定の最大値に初期
設定し、その後、前記新しいパターン配列の極値を決定
し、第１の極値を第１の所定値と比較し、第２の極値を
第２の所定値と比較して良好な比較結果が得られなけれ
ば、前記利得因子を前記調整値に対応する値だけ減ら
し、前記調整値を変え、良好な比較結果であれば、前記
第１の極値を第３の所定値と比較し、第２の極値を第４
の所定値と比較し、良好でない比較結果であれば、前記
利得因子を前記調整値に対応する値だけ増やし、前記調
整値を変えることを特徴とする請求項26に記載の方法。
【請求項２８】前記第１の所定値はゼロであり、前記第
２の所定値は16進数の3Fであり、前記第３の所定値は16
進数の６であり、前記第４の所定値は16進数の3Aである
ことを特徴とする請求項27に記載の方法。
【請求項２９】前記ステップ（ａ）は、前記画像を示す
アナログ信号を発生し、利得調整された信号を発生すべ
く該信号の振幅に利得因子を掛け算し、前記データ・バ
イトを発生すべく前記機械動作の増進に基づきある速度
で前記利得調整された信号を周期的にサンプリングしか
つ変換するス段階を含み、前記機械動作の間に、前記サ
ンプリング速度を選択的に変える段階を更に含むことを
を特徴とする請求項17に記載の方法。
【請求項３０】移動するウェブ上の周期的オペレーショ
ンを制御する方法であって、前記移動するウェブ上に画
像を発生し、前記オペレーションを前記ウェブ上で周期
的にもたらし、前記ウェブを前記装置に対して選択的に
前進または後退させ、前記ウェブ上の画像を表わす信号
を発生し、前記装置オペレーションサイクルの増加分に
対応付けられた画像信号を示す各々のデータ・バイトを
発生し、第１の装置オペレーションサイクルに対応する
データ・バイトの一組を参照パターンの識別マークとし
て記憶し、継次する装置オペレーションサイクルに対応
するバイトの一組を新しいパターンの識別マークとして
記憶し、前記第１の装置オペレーションサイクルに対応
するデータ・バイトの平均値を決定し、かつ正規化され
た参照パターンの識別マークを発生すべく該第１の装置
オペレーションサイクルに対応する該バイトのそれぞれ
から該平均値を差し引き、前記継次する装置オペレーシ
ョンサイクルに対応するデータ・バイトの前記組の平均
値を決定し、かつ正規化された新しいパターンの識別マ
ークを発生すべく該継次する機械動作サイクルに対応す
る該データ・バイトのそれぞれから該平均値を差し引
き、前記正規化された新しいパターン識別マークと前記
正規化された参照パターン識別マークの間の差に基づい
て前記装置に対して前記ウェブを選択的に前進または後
退させるべく前記調整手段への前記制御信号を発生する
段階を含むことを特徴とする方法。
【請求項３１】周期的な機械動作を移動するウェブ上の
反復画像に関係づける方法であり、該オペレーション
は、供給された制御信号に応答して、当該オペレーショ
ンの該ウェブに対する関係を変化させる、それに対応付
けられた調整手段を有し、前記方法は、前記画像を示す
アナログ信号を発生し、利得調整された信号を発生すべ
く前記信号に利得因子を掛け算し、所定の範囲内に前記
利得調整された信号の振幅を維持すべく該利得因子を適
応的に設定し、前記機械動作の増進で前記画像を示すシ
ーケンシャルなデータ・バイトを発生すべく、該機械動
作の増進に基づきある速度で前記利得調整された信号を
周期的にサンプリングしかつ変換し、継次するマシンサ
イクルに対応するデータ・バイトの第１の組を参照パタ
ーンの識別マークとして記憶し、シーケンシャルなデー
タ・バイトの第２の組を新しいパターンの識別マークと
して記憶し、前記新しいパターンの識別マークと前記参
照パターンの識別マークの間の差に基づき前記調整手段
への制御信号を発生する段階を具備することを特徴とす
る方法。
【請求項３２】前記制御信号を発生する段階は、前記参
照パターンに対する前記新しいパターンの相互関関係数
の各々の係数の識別マークを発生し、前記相互相関関数
に基づき前記調整手段への制御信号を発生する段階を具
備することを特徴とする請求項31に記載の方法。
【請求項３３】前記利得因子を設定する段階は、前記利
得因子を所定の最小値に設定しかつ調整値を所定の最大
値に最初に設定し、その後、前記新しいパターン配列の
極値を決定し、第１の極値を第１の所定値と比較しかつ
第２の極値を第２の所定値と比較して、良好でない比較
において、前記調整値に対応する値だけ前記利得因子を
減じかつ該調整値を変化させ、良好な比較において、前
記第１の極値を第３の所定値と比較しかつ第２の極値を
第４の所定値と比較し、良好でない比較が得られた場合
に、前記利得因子を前記調整値に対応する量だけ増加し
かつ該調整値を変化させる段階を具備することを特徴と
する請求項31に記載の方法。