JPH0748625B2 - 対数変換回路 - Google Patents
対数変換回路Info
- Publication number
- JPH0748625B2 JPH0748625B2 JP1235771A JP23577189A JPH0748625B2 JP H0748625 B2 JPH0748625 B2 JP H0748625B2 JP 1235771 A JP1235771 A JP 1235771A JP 23577189 A JP23577189 A JP 23577189A JP H0748625 B2 JPH0748625 B2 JP H0748625B2
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- transistors
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体集積回路に内蔵され信号電圧（電
流）を対数変換して出力する対数変換回路に関する。
流）を対数変換して出力する対数変換回路に関する。
（従来の技術） 第３図は従来の対数変換回路であり、第１の信号源31か
らの信号電流は、抵抗R31を介した後、トランジスタQ31
のコレクタに供給されるとともに、第１の演算増幅器OP
31の反転入力端子に供給される。この演算増幅器OP31の
非反転入力端子は、接地されている。また第２の信号源
32からの信号電流は、抵抗R32を介した後、トランジス
タQ32のコレクタに供給されるとともに、第２の演算増
幅器OP32の反転入力端子に供給される。この演算増幅器
OP32の非反転入力端子は接地されている。
らの信号電流は、抵抗R31を介した後、トランジスタQ31
のコレクタに供給されるとともに、第１の演算増幅器OP
31の反転入力端子に供給される。この演算増幅器OP31の
非反転入力端子は、接地されている。また第２の信号源
32からの信号電流は、抵抗R32を介した後、トランジス
タQ32のコレクタに供給されるとともに、第２の演算増
幅器OP32の反転入力端子に供給される。この演算増幅器
OP32の非反転入力端子は接地されている。
演算増幅器OP32の出力端子は前記トランジスタQ31、Q32
の共通エミッタに接続されている。また、演算増幅器OP
31の出力端子は、抵抗R33を介した後、トランジスタQ32
のベースに接続されるとともに抵抗R34を介して接地さ
れている。なおトランジスタQ31のベースは、抵抗R35を
介して接地されている。
の共通エミッタに接続されている。また、演算増幅器OP
31の出力端子は、抵抗R33を介した後、トランジスタQ32
のベースに接続されるとともに抵抗R34を介して接地さ
れている。なおトランジスタQ31のベースは、抵抗R35を
介して接地されている。
上記の回路によると演算増幅器OP31、OP32の反転入力端
子は、非反転入力端子と同じ電位（接地電位）になるよ
うに制御される。これは演算増幅器OP31は反転入力端子
側の電位が高くなる（トランジスタQ31のコレクタ電位
が高くなる）と、トランジスタQ32のベースを制御して
トランジスタQ32のコレクタ電位を高くするように働
き。また、演算増幅器OP32は、反転入力端子の電位が高
くなる（トランジスタQ32のコレクタ電位が高くなる）
とトランジスタQ32のエミッタ側の電流を増加させて、
トランジスタQ32のコレクタ電位を一定に維持しようと
働くからである。対数変換出力は、演算増幅器OP31の出
力端子から導出されるが、その出力電圧Voutは、次式の
ように表される。
子は、非反転入力端子と同じ電位（接地電位）になるよ
うに制御される。これは演算増幅器OP31は反転入力端子
側の電位が高くなる（トランジスタQ31のコレクタ電位
が高くなる）と、トランジスタQ32のベースを制御して
トランジスタQ32のコレクタ電位を高くするように働
き。また、演算増幅器OP32は、反転入力端子の電位が高
くなる（トランジスタQ32のコレクタ電位が高くなる）
とトランジスタQ32のエミッタ側の電流を増加させて、
トランジスタQ32のコレクタ電位を一定に維持しようと
働くからである。対数変換出力は、演算増幅器OP31の出
力端子から導出されるが、その出力電圧Voutは、次式の
ように表される。
Vout＝｛（R33＋R34）/R34｝VT×In（I32/I31） ＝｛（（R33＋R34）/R34｝VT×In｛（V2×R31）/V1×R3
2）｝ VTは一般に熱電圧と呼ばれるもので VT＝q/（Ｋ×Ｔ）で表される。ここでｑは電荷、Ｋはボ
ルツマン定数、Ｔは絶対温度である。
2）｝ VTは一般に熱電圧と呼ばれるもので VT＝q/（Ｋ×Ｔ）で表される。ここでｑは電荷、Ｋはボ
ルツマン定数、Ｔは絶対温度である。
上記したように、この対数変換回路は、入力信号電圧
（電流）V1とV2比を対数変換した出力を得ることができ
る。
（電流）V1とV2比を対数変換した出力を得ることができ
る。
ここで抵抗R34とR35とは同じ値であり、トランジスタQ3
1のベース電流による誤差を小さくするためのものであ
る。
1のベース電流による誤差を小さくするためのものであ
る。
（発明が解決しようとする課題） 従来の回路によると、I2＞＞I1つまり、トランジスタQ3
2のコレクタ電流がトランジスタQ31のコレクタ電流より
も大きくなったときに、異常動作モードになることがあ
る。これはトランジスタQ31が飽和状態となりベース電
流が増加し、抵抗R35による電圧降下が大きくなり、演
算増幅器OP31によるフィードバック制御が正常に得られ
なくなるからである。言い換えると、演算増幅器OP31の
出力がトランジスタQ32のベースを制御してトランジス
タQ31とQ32のコレクタ電位を等しくしようとしても、抵
抗R35による電圧降下で生じた電位が定常的に存在す
る。
2のコレクタ電流がトランジスタQ31のコレクタ電流より
も大きくなったときに、異常動作モードになることがあ
る。これはトランジスタQ31が飽和状態となりベース電
流が増加し、抵抗R35による電圧降下が大きくなり、演
算増幅器OP31によるフィードバック制御が正常に得られ
なくなるからである。言い換えると、演算増幅器OP31の
出力がトランジスタQ32のベースを制御してトランジス
タQ31とQ32のコレクタ電位を等しくしようとしても、抵
抗R35による電圧降下で生じた電位が定常的に存在す
る。
そこでこの発明は、従来のような異常動作モードになり
にくい対数変換回路を提供することを目的とする。
にくい対数変換回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明は、第１の信号電流がコレクタに供給される第
１のトランジスタと、 第２の信号電流がコレクタに供給され、エミッタが前記
第１のトランジスタのエミッタと共通接続された第２の
トランジスタと、第１と第２の信号電流が反転入力端子
と非反転入力端子に供給され、前記第１、第２のトラン
ジスタのコレクタ電位が略等しくなるようにその出力に
より前記第１若しくは第２のトランジスタのベースを制
御する演算増幅手段と、エミッタが共通接続された前記
第１及び第２のトランジスタのコレクタにそれぞれベー
スが接続された第３、第４のトランジスタと、ベースが
基準電位に接続されており、前記第３、第４のトランジ
スタの共通出力部にカレントミラー回路を介して出力部
が接続され、前記共通出力部に流れる電流を前記基準電
位に基づき制御する第５のトランジスタと、前記第１及
び第２のトランジスタの共通エミッタの出力を、前記第
３、第４のトランジスタの前記共通出力部に流れる電流
に応じて制御する帰還手段とを具備し、前記演算増幅手
段の出力に前記第１と第２の信号電流の比の対数変換出
力を得るように構成されている。
１のトランジスタと、 第２の信号電流がコレクタに供給され、エミッタが前記
第１のトランジスタのエミッタと共通接続された第２の
トランジスタと、第１と第２の信号電流が反転入力端子
と非反転入力端子に供給され、前記第１、第２のトラン
ジスタのコレクタ電位が略等しくなるようにその出力に
より前記第１若しくは第２のトランジスタのベースを制
御する演算増幅手段と、エミッタが共通接続された前記
第１及び第２のトランジスタのコレクタにそれぞれベー
スが接続された第３、第４のトランジスタと、ベースが
基準電位に接続されており、前記第３、第４のトランジ
スタの共通出力部にカレントミラー回路を介して出力部
が接続され、前記共通出力部に流れる電流を前記基準電
位に基づき制御する第５のトランジスタと、前記第１及
び第２のトランジスタの共通エミッタの出力を、前記第
３、第４のトランジスタの前記共通出力部に流れる電流
に応じて制御する帰還手段とを具備し、前記演算増幅手
段の出力に前記第１と第２の信号電流の比の対数変換出
力を得るように構成されている。
（作用） 上記の手段により、第１と第２のトランジスタのコレク
タ電位は、帰還手段により監視されており、この帰還量
の設定により第１と第２のトランジスタのいずれかが飽
和状態になろうとしても、第１と第２のトランジスタの
共通エミッタの電流が制御される。これにより、第１と
第２のトランジスタの飽和が防止され、異常動作モード
に移行することはなくなる。
タ電位は、帰還手段により監視されており、この帰還量
の設定により第１と第２のトランジスタのいずれかが飽
和状態になろうとしても、第１と第２のトランジスタの
共通エミッタの電流が制御される。これにより、第１と
第２のトランジスタの飽和が防止され、異常動作モード
に移行することはなくなる。
（実施例） 以下、この発明の実施例を図面を参照して説明する。
第１図はこの発明の一実施例である。第１の信号源11の
信号電流は、抵抗R1を介してトランジスタQ1のコレクタ
に供給され、また抵抗R1に生じた電圧は演算増幅器OP1
の反転入力端子に供給される。また第２の信号源12の信
号電流は、抵抗R2を介してトランジスタQ2のコレクタに
供給され、また抵抗R2に生じた電圧は演算増幅器OP1の
非反転入力端子に供給される。
信号電流は、抵抗R1を介してトランジスタQ1のコレクタ
に供給され、また抵抗R1に生じた電圧は演算増幅器OP1
の反転入力端子に供給される。また第２の信号源12の信
号電流は、抵抗R2を介してトランジスタQ2のコレクタに
供給され、また抵抗R2に生じた電圧は演算増幅器OP1の
非反転入力端子に供給される。
トランジスタQ1のベースは抵抗R5を介して接地され、ト
ランジスタQ2のベースは抵抗R4を介して接地されてい
る。そしてトランジスタQ2のベースには抵抗R3を介して
演算増幅器OP1の出力が帰還されている。
ランジスタQ2のベースは抵抗R4を介して接地されてい
る。そしてトランジスタQ2のベースには抵抗R3を介して
演算増幅器OP1の出力が帰還されている。
次に、トランジスタQ1のコレクタはトランジスタQ6のベ
ースに接続され、その電位が検出され、トランジスタQ2
のコレクタはトランジスタQ5のベースに接続され、その
電位が検出される。トランジスタQ4、Q5、Q6の共通エミ
ッタは、定電流源I11を介して正電源Vccに接続されてい
る。またトランジスタQ4のベースは、接地されて基準電
位に保たれ、コレクタは、トランジスタQ7のコレクタお
よびベース、トランジスタQ8のベースに接続されてい
る。トランジスタQ7とQ8はカレントミラー回路を構成し
ており。トランジスタQ8のコレクタは、トランジスタQ5
とQ6のコレクタに接続されている。トランジスタQ7とQ8
のエミッタは負電源Veeに接続されている。
ースに接続され、その電位が検出され、トランジスタQ2
のコレクタはトランジスタQ5のベースに接続され、その
電位が検出される。トランジスタQ4、Q5、Q6の共通エミ
ッタは、定電流源I11を介して正電源Vccに接続されてい
る。またトランジスタQ4のベースは、接地されて基準電
位に保たれ、コレクタは、トランジスタQ7のコレクタお
よびベース、トランジスタQ8のベースに接続されてい
る。トランジスタQ7とQ8はカレントミラー回路を構成し
ており。トランジスタQ8のコレクタは、トランジスタQ5
とQ6のコレクタに接続されている。トランジスタQ7とQ8
のエミッタは負電源Veeに接続されている。
トランジスタQ5、Q6のコレクタ出力の和は、基準電位に
よりドライブされるトランジスタQ4のコレクタ出力電流
と等しくなるようにカレントミラー回路が働く。トラン
ジスタQ8のコレクタは、トランジスタQ3のベースに接続
されている。トランジスタQ3のコレクタは、負電源Vee
に接続され、エミッタは抵抗R6を介してトランジスタQ1
とQ2の共通エミッタに接続されている。
よりドライブされるトランジスタQ4のコレクタ出力電流
と等しくなるようにカレントミラー回路が働く。トラン
ジスタQ8のコレクタは、トランジスタQ3のベースに接続
されている。トランジスタQ3のコレクタは、負電源Vee
に接続され、エミッタは抵抗R6を介してトランジスタQ1
とQ2の共通エミッタに接続されている。
トランジスタQ4〜Q8は、入力が３つの演算増幅器として
機能し、トランジスタQ1とQ2のコレクタ電位を接地電位
と等しくするように動作する。今、トランジスタQ5、Q6
のベース電位が高くなり、トランジスタQ5、Q6側からト
ランジスタQ8に流れ込む電流が少なくなったとすると、
カレントミラー動作により、トランジスタQ8のコレクタ
には、トランジスタQ3側から流れ込む電流が多くなる。
このカレントミラー電流は、トランジスタQ4のベースに
接地（基準電位）に基づいている。このためにトランジ
スタQ1、Q2の電流が多くなり、接地電位になる。一方、
演算増幅器OP1は、トランジスタQ1、Q2のコレクタ電位
を差動演算して、その出力をトランジスタQ2のベースに
帰還し、トランジスタQ1とQ2のコレクタ電位を等しくす
るように動作する。
機能し、トランジスタQ1とQ2のコレクタ電位を接地電位
と等しくするように動作する。今、トランジスタQ5、Q6
のベース電位が高くなり、トランジスタQ5、Q6側からト
ランジスタQ8に流れ込む電流が少なくなったとすると、
カレントミラー動作により、トランジスタQ8のコレクタ
には、トランジスタQ3側から流れ込む電流が多くなる。
このカレントミラー電流は、トランジスタQ4のベースに
接地（基準電位）に基づいている。このためにトランジ
スタQ1、Q2の電流が多くなり、接地電位になる。一方、
演算増幅器OP1は、トランジスタQ1、Q2のコレクタ電位
を差動演算して、その出力をトランジスタQ2のベースに
帰還し、トランジスタQ1とQ2のコレクタ電位を等しくす
るように動作する。
例えば、抵抗R2に流れる電流I2が抵抗R1に流れる電流I1
よりも大きいときは、トランジスタQ2のコレクタ電圧
が、Q1のそれよりも高くなろうとする。すると演算増幅
器OP1の出力電圧が高くなり、トランジスタQ2のベース
電位が上り、トランジスタQ2のコレクタ電流が増加し、
結局Q2のコレクタ電位はQ1のコレクタ電位と等しくな
る。
よりも大きいときは、トランジスタQ2のコレクタ電圧
が、Q1のそれよりも高くなろうとする。すると演算増幅
器OP1の出力電圧が高くなり、トランジスタQ2のベース
電位が上り、トランジスタQ2のコレクタ電流が増加し、
結局Q2のコレクタ電位はQ1のコレクタ電位と等しくな
る。
また、トランジスタQ3の電流が、I1＋I2よりも少ない
と、トランジスタQ1、Q2のコレクタ電圧が、接地電位よ
りも上ろうとする。しかし、このためにトランジスタQ
5、Q6の電流が少なくなるためにトランジスタQ4、Q7、Q
8の電流が増加し、トランジスタQ3のベース電位を下げ
るので、トランジスタQ3の電流が増える方向に動作し、
結局、トランジスタQ1とQ2のコレクタ電位は、接地電位
になる。
と、トランジスタQ1、Q2のコレクタ電圧が、接地電位よ
りも上ろうとする。しかし、このためにトランジスタQ
5、Q6の電流が少なくなるためにトランジスタQ4、Q7、Q
8の電流が増加し、トランジスタQ3のベース電位を下げ
るので、トランジスタQ3の電流が増える方向に動作し、
結局、トランジスタQ1とQ2のコレクタ電位は、接地電位
になる。
次に、上記のように動作する回路の出力電圧Voutについ
て説明する。
て説明する。
まず、トランジスタQ1、Q2のベース・エミッタ間電圧VB
EQ1、VBEQ2は以下の式で示される。ここでVTは先に説明
した熱電圧、ISはトランジスタの逆方向飽和電流であ
る。
EQ1、VBEQ2は以下の式で示される。ここでVTは先に説明
した熱電圧、ISはトランジスタの逆方向飽和電流であ
る。
ここで抵抗R4の両端電圧VRは、 演算増幅器OP1の出力電圧Voutは、次のようになる。
まず、ここでI1＝V1/R1、I2＝V2/R2であり、R1＝R2とす
ると、（I1/I2）＝（V2/R2）／（V1/R1）＝V2/V1とな
る。よって、 Vout＝｛（R3＋R4）/R4｝×VR4 ＝｛（R3＋R4）/R4｝×VT×In（I2/I1） ＝｛（R3＋R4）/R4｝×VT×In（V2/V1） 上記のように、出力電圧Voutは、２つの入力電圧の比の
対数に比例した電圧となる。
ると、（I1/I2）＝（V2/R2）／（V1/R1）＝V2/V1とな
る。よって、 Vout＝｛（R3＋R4）/R4｝×VR4 ＝｛（R3＋R4）/R4｝×VT×In（I2/I1） ＝｛（R3＋R4）/R4｝×VT×In（V2/V1） 上記のように、出力電圧Voutは、２つの入力電圧の比の
対数に比例した電圧となる。
上記の回路において、トランジスタQ1或いはQ2が、飽和
状態になりかけ、コレクタ電位が接地電位よりも低くな
ろうとすると、トランジスタQ5及びQ6が各コレクタ電位
を検出して、トランジスタQ3を制御する。これによりト
ランジスタQ1、Q2が飽和状態になるのが防止され、従来
の回路のように異常モードになることはない。さらに上
記の構成とすることにより、トランジスタQ5、Q6のベー
ス電流がトランジスタQ1、Q2のコレクタに等しく流れ込
むために、トランジスタQ1、Q2の電流比を大きく狂わせ
ることはなく誤差の発生が少ない。
状態になりかけ、コレクタ電位が接地電位よりも低くな
ろうとすると、トランジスタQ5及びQ6が各コレクタ電位
を検出して、トランジスタQ3を制御する。これによりト
ランジスタQ1、Q2が飽和状態になるのが防止され、従来
の回路のように異常モードになることはない。さらに上
記の構成とすることにより、トランジスタQ5、Q6のベー
ス電流がトランジスタQ1、Q2のコレクタに等しく流れ込
むために、トランジスタQ1、Q2の電流比を大きく狂わせ
ることはなく誤差の発生が少ない。
第２図はこの発明の他の実施例である。
第２図において第１図の回路と同一部分には同一符号を
付している。第１図の回路と異なる部分は、トランジス
タQ3に対する帰還経路が変わった点である。即ち、トラ
ンジスタQ4、Q5、Q6のエミッタは共通に定電流源I21を
介して負電源VEEに接続されている。トランジスタQ4の
コレクタは、カレントミラー回路を構成するトランジス
タQ10のコレクタ及びベースに接続されるとともにトラ
ンジスタQ11のベースに接続されている。トランジスタQ
11のコレクタはトランジスタQ5とQ6のエミッタに接続さ
れるとともにトランジスタQ12のベースに接続される。
トランジスタQ10、Q11、Q12のエミッタは正電源VCCに接
続されている。
付している。第１図の回路と異なる部分は、トランジス
タQ3に対する帰還経路が変わった点である。即ち、トラ
ンジスタQ4、Q5、Q6のエミッタは共通に定電流源I21を
介して負電源VEEに接続されている。トランジスタQ4の
コレクタは、カレントミラー回路を構成するトランジス
タQ10のコレクタ及びベースに接続されるとともにトラ
ンジスタQ11のベースに接続されている。トランジスタQ
11のコレクタはトランジスタQ5とQ6のエミッタに接続さ
れるとともにトランジスタQ12のベースに接続される。
トランジスタQ10、Q11、Q12のエミッタは正電源VCCに接
続されている。
トランジスタQ12のコレクタは、トランジスタQ3とカレ
ントミラー関係にあるトランジスタQ13のコレクタ及び
ベースに接続されるとともにトランジスタQ3のベースに
接続されている。これによりトランジスタQ12のコレク
タ出力は、トランジスタQ3を制御することができる。こ
の実施例の動作原理はさきの実施例と同じである。
ントミラー関係にあるトランジスタQ13のコレクタ及び
ベースに接続されるとともにトランジスタQ3のベースに
接続されている。これによりトランジスタQ12のコレク
タ出力は、トランジスタQ3を制御することができる。こ
の実施例の動作原理はさきの実施例と同じである。
［発明の効果］ 以上説明したようにこの発明によれば、従来のような異
常動作モードになりにくい対数変換回路を提供できる。
常動作モードになりにくい対数変換回路を提供できる。
第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の他の実施例を示す回路図、第３図は従来の対数
変換回路を示す図である。 Q1〜Q13…トランジスタ、R1〜R13…抵抗、OP1…演算増
幅器。
の発明の他の実施例を示す回路図、第３図は従来の対数
変換回路を示す図である。 Q1〜Q13…トランジスタ、R1〜R13…抵抗、OP1…演算増
幅器。
Claims (1)
- 【請求項１】第１の信号電流がコレクタに供給される第
１のトランジスタと、 第２の信号電流がコレクタに供給され、エミッタが前記
第１のトランジスタのエミッタと共通接続された第２の
トランジスタと、 第１と第２の信号電流が反転入力端子と非反転入力端子
に供給され、前記第１、第２のトランジスタのコレクタ
電位が略等しくなるようにその出力により前記第１若し
くは第２のトランジスタのベースを制御する演算増幅手
段と、 エミッタが共通接続された前記第１及び第２のトランジ
スタのコレクタにそれぞれベースが接続された第３、第
４のトランジスタと、 ベースが基準電位に接続されており、前記第３、第４の
トランジスタの共通出力部にカレントミラー回路を介し
て出力部が接続され、前記共通出力部に流れる電流を前
記基準電位に基づき制御する第５のトランジスタと、 前記第１及び第２のトランジスタの共通エミッタの出力
を、前記第３、第４のトランジスタの前記共通出力部に
流れる電流に応じて制御する帰還手段とを具備し、 前記演算増幅手段の出力に前記第１と第２の信号電流の
比の対数変換出力を得る対数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235771A JPH0748625B2 (ja) | 1989-09-13 | 1989-09-13 | 対数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235771A JPH0748625B2 (ja) | 1989-09-13 | 1989-09-13 | 対数変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0399508A JPH0399508A (ja) | 1991-04-24 |
| JPH0748625B2 true JPH0748625B2 (ja) | 1995-05-24 |
Family
ID=16990996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1235771A Expired - Fee Related JPH0748625B2 (ja) | 1989-09-13 | 1989-09-13 | 対数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748625B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4950240B2 (ja) * | 2009-04-03 | 2012-06-13 | 株式会社コーセー | コンパクト容器 |
| US9298952B2 (en) | 2013-11-18 | 2016-03-29 | King Fahd University Of Petroleum And Minerals | CMOS logarithmic current generator and method for generating a logarithmic current |
-
1989
- 1989-09-13 JP JP1235771A patent/JPH0748625B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0399508A (ja) | 1991-04-24 |
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