JPH0745785A - 複合集積回路部品とその製造方法 - Google Patents
複合集積回路部品とその製造方法Info
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- JPH0745785A JPH0745785A JP5190112A JP19011293A JPH0745785A JP H0745785 A JPH0745785 A JP H0745785A JP 5190112 A JP5190112 A JP 5190112A JP 19011293 A JP19011293 A JP 19011293A JP H0745785 A JPH0745785 A JP H0745785A
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- Japan
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- film
- reflow
- thin film
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
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Abstract
(57)【要約】
【目的】 本発明は複合集積回路部品とその製造方法に
関し、薄膜集積回路素子部と積層型の受動素子部を一体
化して構成した複合集積回路部品を提供することを目的
とする。 【構成】 基板１００上に設けた薄膜集積回路素子部１
０１と、水素導入孔１０４を有する積層型受動素子部１
０６の間にリフロー膜１０３を介在させるように構成す
る。
関し、薄膜集積回路素子部と積層型の受動素子部を一体
化して構成した複合集積回路部品を提供することを目的
とする。 【構成】 基板１００上に設けた薄膜集積回路素子部１
０１と、水素導入孔１０４を有する積層型受動素子部１
０６の間にリフロー膜１０３を介在させるように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、複合集積回路部品に係
り、特に薄膜集積回路を形成した基板上に、積層構造の
受動素子部を一体化して構成した複合集積回路部品に関
する。
り、特に薄膜集積回路を形成した基板上に、積層構造の
受動素子部を一体化して構成した複合集積回路部品に関
する。
【０００２】
【従来の技術】従来の混成集積回路は、例えば薄板状に
形成したコイル、コンデンサ抵抗等の受動素子を積層体
として一体化し、内部配線を施した積層、チップ状のセ
ラミック多層配線基板に、別工程で製造したトランジス
タ等の能動素子やＩＣチップを搭載して積層混成集積回
路を構成するものが知られている。
形成したコイル、コンデンサ抵抗等の受動素子を積層体
として一体化し、内部配線を施した積層、チップ状のセ
ラミック多層配線基板に、別工程で製造したトランジス
タ等の能動素子やＩＣチップを搭載して積層混成集積回
路を構成するものが知られている。
【０００３】このような混成集積回路部品においては積
層体部品を形成する際、仮の支持基板を使用し、この仮
支持基板上にスクリーン印刷等で積層体を形成し、これ
を乾燥させた後、この仮支持基板を剥離除去する必要が
ある。
層体部品を形成する際、仮の支持基板を使用し、この仮
支持基板上にスクリーン印刷等で積層体を形成し、これ
を乾燥させた後、この仮支持基板を剥離除去する必要が
ある。
【０００４】また積層チップ状の基板とＩＣチップ等を
電気的に接続するための接続工程が必要の上、全体をパ
ッケージする工程など複雑な工程が必要になる。さらに
コンデンサ、インダクタ等の積層部品とＩＣチップはそ
れぞれ別個の規格により製造されるため、これらを組合
わせたものはその形状が整形性が悪く、部品の厚みが増
し高密度実装化に十分応えることが出来ない。
電気的に接続するための接続工程が必要の上、全体をパ
ッケージする工程など複雑な工程が必要になる。さらに
コンデンサ、インダクタ等の積層部品とＩＣチップはそ
れぞれ別個の規格により製造されるため、これらを組合
わせたものはその形状が整形性が悪く、部品の厚みが増
し高密度実装化に十分応えることが出来ない。
【０００５】そこで、薄膜集積回路部品と積層型のコン
デンサあるいはインダクタの複合部品を一体化するもの
として、複数の薄板状の受動素子を積層状に形成したセ
ラミック基板上に直接薄膜トランジスタ（ＴＦＴ）等を
一体化して形成することが提案されている（例えば平成
５年５月２１日出願の特願平５−１４２８８２号参
照）。
デンサあるいはインダクタの複合部品を一体化するもの
として、複数の薄板状の受動素子を積層状に形成したセ
ラミック基板上に直接薄膜トランジスタ（ＴＦＴ）等を
一体化して形成することが提案されている（例えば平成
５年５月２１日出願の特願平５−１４２８８２号参
照）。
【０００６】このように一体化したことにより、低コス
トでコンパクトの複合集積回路部品が提供できるように
なった。
トでコンパクトの複合集積回路部品が提供できるように
なった。
【０００７】
【発明が解決しようとする課題】ところが、この複合集
積回路部品を製造するには薄膜状の積層型コンデンサあ
るいはインダクタ等を形成した基板上にＴＦＴ等の能動
素子を形成するため、能動素子の形成温度が、比較的低
温のプロセスで行うことが要求される。
積回路部品を製造するには薄膜状の積層型コンデンサあ
るいはインダクタ等を形成した基板上にＴＦＴ等の能動
素子を形成するため、能動素子の形成温度が、比較的低
温のプロセスで行うことが要求される。
【０００８】低温プロセスで形成されるＴＦＴは特性が
出ず、その結果回路の応用範囲が狭くなるという問題点
を生ずる。また積層型の受動素子を形成するための熱処
理と、ＴＦＴ等の能動素子を形成するため熱処理をそれ
ぞれ別個に何度も行う必要があるなどの問題点を生じ
る。
出ず、その結果回路の応用範囲が狭くなるという問題点
を生ずる。また積層型の受動素子を形成するための熱処
理と、ＴＦＴ等の能動素子を形成するため熱処理をそれ
ぞれ別個に何度も行う必要があるなどの問題点を生じ
る。
【０００９】従って本発明の目的は、薄膜状の集積回路
素子と積層型のコンデンサあるいは積層型のインダクタ
あるいはその組合わせから成る積層型の受動素子を一体
化して形成した複合集積回路部品を提供するとともに、
能動素子の形成と受動素子の形成の際に必要な熱処理の
回数を少なくするのみならず、特に能動素子の特性を損
なわず安定したものを得ることである。
素子と積層型のコンデンサあるいは積層型のインダクタ
あるいはその組合わせから成る積層型の受動素子を一体
化して形成した複合集積回路部品を提供するとともに、
能動素子の形成と受動素子の形成の際に必要な熱処理の
回数を少なくするのみならず、特に能動素子の特性を損
なわず安定したものを得ることである。
【００１０】
【課題を解決するための手段】本発明は前記の問題点を
解決するため、基板上に設けられた薄膜集積回路素子部
と積層型のコンデンサあるいはインダクタ等の受動素子
部とを複合化し、この積層型の受動素子部から成る積層
体を、薄膜集積回路を形成した基板上に形成するものに
おいて、薄膜集積回路部と積層体の間にリフロー膜を設
けるものである。
解決するため、基板上に設けられた薄膜集積回路素子部
と積層型のコンデンサあるいはインダクタ等の受動素子
部とを複合化し、この積層型の受動素子部から成る積層
体を、薄膜集積回路を形成した基板上に形成するものに
おいて、薄膜集積回路部と積層体の間にリフロー膜を設
けるものである。
【００１１】さらに、リフロー膜に接する積層体の下部
に水素導入手段を設ける。
に水素導入手段を設ける。
【００１２】
【作用】薄膜集積回路素子部と積層体部を複合化してか
ら熱処理することにより、少ない熱処理回数で十分な特
性を有する薄膜集積回路と積層型コンデンサあるいはイ
ンダクタ等の受動素子が一体化され、部品の小型化、高
密度化が実現できる。
ら熱処理することにより、少ない熱処理回数で十分な特
性を有する薄膜集積回路と積層型コンデンサあるいはイ
ンダクタ等の受動素子が一体化され、部品の小型化、高
密度化が実現できる。
【００１３】また、薄膜集積回路部と積層体部の間にリ
フロー膜を設けることにより、受動素子材料層の焼成の
際に発生する積層体の縮みによる薄膜集積回路素子部表
面にかかる応力の影響を緩和することができる。
フロー膜を設けることにより、受動素子材料層の焼成の
際に発生する積層体の縮みによる薄膜集積回路素子部表
面にかかる応力の影響を緩和することができる。
【００１４】さらにリフロー膜上の積層体下部に水素導
入手段を設けることにより、積層体の焼成後行う薄膜集
積回路素子部への水素化処理を確実なものとする。
入手段を設けることにより、積層体の焼成後行う薄膜集
積回路素子部への水素化処理を確実なものとする。
【００１５】
【実施例】本発明の一実施例として、多結晶シリコン基
板上に、ＴＦＴを設け、更にその上に受動素子を形成す
る積層体を設けた構造の複合集積回路部品について、図
１〜図４によって説明する。
板上に、ＴＦＴを設け、更にその上に受動素子を形成す
る積層体を設けた構造の複合集積回路部品について、図
１〜図４によって説明する。
【００１６】図１は本発明の複合集積回路部品の一実施
例構成図である。図１において、１００は多結晶シリコ
ン基板、１０１は活性シリコン基板、１０２は取り出し
電極、１０３はリフロー膜、１０４は水素導入孔、１０
５は誘電体層、１０６は積層型コンデンサ部、１０７は
積層型インダクタ部、１０８、１０９は電極を示す。
例構成図である。図１において、１００は多結晶シリコ
ン基板、１０１は活性シリコン基板、１０２は取り出し
電極、１０３はリフロー膜、１０４は水素導入孔、１０
５は誘電体層、１０６は積層型コンデンサ部、１０７は
積層型インダクタ部、１０８、１０９は電極を示す。
【００１７】図１に示すように、本実施例ではその表面
上に図示省略したＳｉＯ2 膜を有する多結晶シリコン基
板１００上に薄膜集積回路を形成した活性シリコン基板
１０１を設け、その活性シリコン基板１０１の周りは例
えばフォスフォシリケートグラス層（ＰＳＧ）から成る
リフロー膜１０３で覆われている。
上に図示省略したＳｉＯ2 膜を有する多結晶シリコン基
板１００上に薄膜集積回路を形成した活性シリコン基板
１０１を設け、その活性シリコン基板１０１の周りは例
えばフォスフォシリケートグラス層（ＰＳＧ）から成る
リフロー膜１０３で覆われている。
【００１８】リフロー膜１０３上に誘電体材料層を設け
ているが、誘電体材料層の下層１０５’の少なくとも活
性シリコン基板１０１上には水素導入孔１０４が設けら
れている。
ているが、誘電体材料層の下層１０５’の少なくとも活
性シリコン基板１０１上には水素導入孔１０４が設けら
れている。
【００１９】またリフロー膜１０３上には積層型コンデ
ンサ部１０６と積層型インダクタ部１０７とが形成され
ている。これらの積層型コンデンサ部１０６と積層型イ
ンダクタ部１０７は各々の誘電体材料や磁性材料を含む
素地材料のペーストと電極材料とを交互に印刷積層して
所定のパターンを形成したものである。
ンサ部１０６と積層型インダクタ部１０７とが形成され
ている。これらの積層型コンデンサ部１０６と積層型イ
ンダクタ部１０７は各々の誘電体材料や磁性材料を含む
素地材料のペーストと電極材料とを交互に印刷積層して
所定のパターンを形成したものである。
【００２０】なお、各素地材料のペーストを印刷して層
を形成する際スルーホールを設けて電極部１０８を形成
する。次に図２、図３によって本発明の構成要素の１つ
である多結晶シリコン基板上に形成した薄膜トランジス
タの製造工程を説明する。
を形成する際スルーホールを設けて電極部１０８を形成
する。次に図２、図３によって本発明の構成要素の１つ
である多結晶シリコン基板上に形成した薄膜トランジス
タの製造工程を説明する。
【００２１】多結晶シリコン基板１００上にスパッタ法
により酸化シリコン膜２０２を１０００〜５０００Åの
厚さに形成する（図２（Ａ）参照）。次にこの上にアモ
ルファス・シリコン（α−Ｓｉ）層２０３’を減圧ＣＶ
Ｄ法により、５００〜６０００Åの厚さに形成する（図
２（Ｂ）参照）。
により酸化シリコン膜２０２を１０００〜５０００Åの
厚さに形成する（図２（Ａ）参照）。次にこの上にアモ
ルファス・シリコン（α−Ｓｉ）層２０３’を減圧ＣＶ
Ｄ法により、５００〜６０００Åの厚さに形成する（図
２（Ｂ）参照）。
【００２２】この時の成膜条件は次の通りである。 Ｓｉ2 Ｈ6 １００〜５００ＳＣＣＭ Ｈｅ ５００ＳＣＣＭ 反応圧力 ０．１〜１Ｔｏｒｒ 成膜温度 ４３０〜５００℃ このα−Ｓｉ層２０３’を所定のアイランド状にパター
ニングした後、約６００℃で約４０時間、窒素雰囲気中
で熱処理して結晶化して活性シリコン層２０３を得る
（図２（Ｃ）参照）。
ニングした後、約６００℃で約４０時間、窒素雰囲気中
で熱処理して結晶化して活性シリコン層２０３を得る
（図２（Ｃ）参照）。
【００２３】更にゲート絶縁膜を形成するために、ドラ
イ酸化により酸化シリコン膜２０４’を５００〜２００
０Åの膜厚で形成する（図２（Ｄ）参照）。ゲート絶縁
膜の成膜条件は次の通りである。
イ酸化により酸化シリコン膜２０４’を５００〜２００
０Åの膜厚で形成する（図２（Ｄ）参照）。ゲート絶縁
膜の成膜条件は次の通りである。
【００２４】 Ｏ2 ２．５ＳＬＭ 温度 ８５０〜１１００℃ 次にゲート電極を形成するために、減圧ＣＶＤ法により
Ｐ又はＢをドープしたシリコン層２０５’を１０００〜
４０００Åの膜厚で形成する（図２（Ｅ）参照）。
Ｐ又はＢをドープしたシリコン層２０５’を１０００〜
４０００Åの膜厚で形成する（図２（Ｅ）参照）。
【００２５】これらを所定のパターンに従ってエッチン
グ工程によりゲート絶縁膜２０４とゲート電極２０５を
形成する（図２（Ｆ）参照）。この後ゲート電極２０５
をマスクとして、ソース・ドレイン領域となるべき部分
にイオンドーピング法により、例えばＰをドープしてソ
ース・ドレイン領域２０６、２０９を形成する（図３
（Ａ）参照）。
グ工程によりゲート絶縁膜２０４とゲート電極２０５を
形成する（図２（Ｆ）参照）。この後ゲート電極２０５
をマスクとして、ソース・ドレイン領域となるべき部分
にイオンドーピング法により、例えばＰをドープしてソ
ース・ドレイン領域２０６、２０９を形成する（図３
（Ａ）参照）。
【００２６】次にこれらの素子を含む基板を窒素雰囲気
中６００℃で１２時間加熱しドーパントの活性化を行
う。さらにこの基板全体に常圧ＣＶＤ法でＰＳＧ膜２０
７を４０００〜８０００Åに形成する。この後、各電極
配線のために必要とするパターンに従ってパターニング
を行う（図３（Ｂ）参照）。
中６００℃で１２時間加熱しドーパントの活性化を行
う。さらにこの基板全体に常圧ＣＶＤ法でＰＳＧ膜２０
７を４０００〜８０００Åに形成する。この後、各電極
配線のために必要とするパターンに従ってパターニング
を行う（図３（Ｂ）参照）。
【００２７】次に電極・配線用のドープトシリコン膜を
減圧ＣＶＤ法を形成し、パターニングして電極２０８を
形成しＴＦＴ２００を完成する（図３（Ｃ）参照）。な
お電極２０８として、例えばＭｏ、Ｗなどの高融点金属
を使用してもよい。
減圧ＣＶＤ法を形成し、パターニングして電極２０８を
形成しＴＦＴ２００を完成する（図３（Ｃ）参照）。な
お電極２０８として、例えばＭｏ、Ｗなどの高融点金属
を使用してもよい。
【００２８】この後保護膜を兼ねた層間絶縁膜を形成
し、電極用スルーホールを形成して配線を行い、他の構
成要素と接続して集積回路を構成することができる。本
発明においてはこの完成した薄膜集積回路が形成された
基板上に更に印刷法等を利用して積層構造の複合部品を
形成する際に、リフロー膜と水素導入手段を設けるもの
である。
し、電極用スルーホールを形成して配線を行い、他の構
成要素と接続して集積回路を構成することができる。本
発明においてはこの完成した薄膜集積回路が形成された
基板上に更に印刷法等を利用して積層構造の複合部品を
形成する際に、リフロー膜と水素導入手段を設けるもの
である。
【００２９】図４によってこの薄膜集積回路が形成され
た基板上に積層型コンデンサを形成する場合の製造工程
を説明する。図３（Ｃ）の如きＴＦＴを含む集積回路を
例えば１００×１００型基板の如き大型基板上多数形成
し、次にスクリーン印刷法でシリコンアルコキシド、リ
ンアルコキシドを１０〜５０μｍの厚さに形成し、リフ
ロー膜１０３となるＰＳＧ膜を形成する。
た基板上に積層型コンデンサを形成する場合の製造工程
を説明する。図３（Ｃ）の如きＴＦＴを含む集積回路を
例えば１００×１００型基板の如き大型基板上多数形成
し、次にスクリーン印刷法でシリコンアルコキシド、リ
ンアルコキシドを１０〜５０μｍの厚さに形成し、リフ
ロー膜１０３となるＰＳＧ膜を形成する。
【００３０】本発明では、薄膜集積回路が形成された活
性シリコン基板１０１上に、積層構造の受動素子から成
る積層体を形成した後焼成するが、焼成により、約２０
％程度積層体が縮少する。このため、縮少によって積層
体と活性シリコン基板１０の界面に応力が生じる。この
応力によって薄膜集積回路の特性が不安定になるのを防
ぐためのクッションとして本発明のリフロー膜１０３を
用いるものである。
性シリコン基板１０１上に、積層構造の受動素子から成
る積層体を形成した後焼成するが、焼成により、約２０
％程度積層体が縮少する。このため、縮少によって積層
体と活性シリコン基板１０の界面に応力が生じる。この
応力によって薄膜集積回路の特性が不安定になるのを防
ぐためのクッションとして本発明のリフロー膜１０３を
用いるものである。
【００３１】リフロー膜形成後、積層体の下層となるペ
ースト１０５’をスクリーン印刷により形成する。この
ペースト１０５’は例えばチタン酸バリウムを有機合成
樹脂バインダーと混合し印刷用の素地材料ペーストとし
たものを用いる。
ースト１０５’をスクリーン印刷により形成する。この
ペースト１０５’は例えばチタン酸バリウムを有機合成
樹脂バインダーと混合し印刷用の素地材料ペーストとし
たものを用いる。
【００３２】本発明では、このペーストをスクリーン印
刷による所定のパターンで印刷する際、水素化処理の
際、十分な水素が活性シリコン基板１０１の表面に回り
込むように、水素導入手段としてリフロー膜１０３に達
する水素導入孔１０４を設ける（図４（Ａ）参照）。
刷による所定のパターンで印刷する際、水素化処理の
際、十分な水素が活性シリコン基板１０１の表面に回り
込むように、水素導入手段としてリフロー膜１０３に達
する水素導入孔１０４を設ける（図４（Ａ）参照）。
【００３３】水素導入孔１０４は、必要に応じて設ける
基板１００上の取り出し電極１０２に対応する部分のス
ルーホールと同様に、例えばスクリーン印刷のマスクパ
ターンを用いて形成することができる。
基板１００上の取り出し電極１０２に対応する部分のス
ルーホールと同様に、例えばスクリーン印刷のマスクパ
ターンを用いて形成することができる。
【００３４】なお、リフロー膜はＰＳＧ膜の如き酸化物
であり、水素は酸化物膜を透過するので、リフロー膜１
０３に水素導入孔を作る必要はない。次に誘電体材料層
１０５を更に形成する（図４（Ｂ）参照）。
であり、水素は酸化物膜を透過するので、リフロー膜１
０３に水素導入孔を作る必要はない。次に誘電体材料層
１０５を更に形成する（図４（Ｂ）参照）。
【００３５】次にコンデンサの導体材料として、例えば
Ａｇ−Ｐｄ粉末を使用し、合成樹脂バインダーと混合
し、印刷用のペーストとし、これを所定のパターンに前
記誘電体材料層１０５が印刷された上にスクリーン印刷
し導体材料層１０８とする（図４（Ｃ）参照）。
Ａｇ−Ｐｄ粉末を使用し、合成樹脂バインダーと混合
し、印刷用のペーストとし、これを所定のパターンに前
記誘電体材料層１０５が印刷された上にスクリーン印刷
し導体材料層１０８とする（図４（Ｃ）参照）。
【００３６】この時のパターンは薄膜集積回路の基板上
の取り出し電極１０２と導体材料層１０８とが所定の電
気的な接続を行えるように、リフロー膜１０３や誘電体
材料層１０５に設けたスルーホールを介して導通部を形
成するように設計されている。
の取り出し電極１０２と導体材料層１０８とが所定の電
気的な接続を行えるように、リフロー膜１０３や誘電体
材料層１０５に設けたスルーホールを介して導通部を形
成するように設計されている。
【００３７】同様に、誘電体材料層と導体材料層とを積
層して、この積層体が所定の特性のコンダクタを構成す
るように設計されたパターンに従って、複数回印刷す
る。この際、パターンの一部を使用して、このコンダク
タの内部に薄膜回路の取り出し電極１０２に接続した導
通部を形成してゆく。
層して、この積層体が所定の特性のコンダクタを構成す
るように設計されたパターンに従って、複数回印刷す
る。この際、パターンの一部を使用して、このコンダク
タの内部に薄膜回路の取り出し電極１０２に接続した導
通部を形成してゆく。
【００３８】最後に複合集積回路部品の取り出し電極１
０９’をコンダクタの導電材料層と同じ材料層で形成す
る（図４（Ｄ）参照）。次にこの複合集積回路部品を形
成した基板を、各チップサイズに切断した後、アニール
処理を行う。即ち、８００〜９５０℃で0.５ｈｒ〜５ｈ
ｒ焼成し、積層体中の有機合成樹脂バインダーの除去と
コンダクタの焼成とともにリフロー膜として形成したＰ
ＳＧ膜の焼成を行う。
０９’をコンダクタの導電材料層と同じ材料層で形成す
る（図４（Ｄ）参照）。次にこの複合集積回路部品を形
成した基板を、各チップサイズに切断した後、アニール
処理を行う。即ち、８００〜９５０℃で0.５ｈｒ〜５ｈ
ｒ焼成し、積層体中の有機合成樹脂バインダーの除去と
コンダクタの焼成とともにリフロー膜として形成したＰ
ＳＧ膜の焼成を行う。
【００３９】その後、４５０℃の水素雰囲気中で２時間
のアニールを行い、活性シリコン層とゲート酸化膜の界
面準位を減らす水素化処理を行い、本実施例の複合集積
回路部品を完成する。
のアニールを行い、活性シリコン層とゲート酸化膜の界
面準位を減らす水素化処理を行い、本実施例の複合集積
回路部品を完成する。
【００４０】ここで、各素子を形成した大型基板をチッ
プサイズに切断した後焼成するのは、焼成により厚みの
ある積層体がよりかたくなり切断し難くなる上、焼成に
よる積層体の縮み応力の影響が小さくなる。
プサイズに切断した後焼成するのは、焼成により厚みの
ある積層体がよりかたくなり切断し難くなる上、焼成に
よる積層体の縮み応力の影響が小さくなる。
【００４１】さらにチップサイズに切断してから水素化
処理を行う方が水素化がより確実に行われる。本実施例
においては、薄膜集積回路と積層型コンデンサ、積層型
インダクタとの組合わせによる複合集積回路部品につい
て説明したが、本発明はこれに限定されるものではな
い。
処理を行う方が水素化がより確実に行われる。本実施例
においては、薄膜集積回路と積層型コンデンサ、積層型
インダクタとの組合わせによる複合集積回路部品につい
て説明したが、本発明はこれに限定されるものではな
い。
【００４２】即ち、薄膜集積回路と他の回路素子、例え
ば積層型コンデンサ、インダクタ、抵抗素子あるいはこ
れらの組合わせによる複合集積回路部品も同様に形成す
ることができる。
ば積層型コンデンサ、インダクタ、抵抗素子あるいはこ
れらの組合わせによる複合集積回路部品も同様に形成す
ることができる。
【００４３】またその際これらの回路素子を縦方向のみ
ならず横方向に並べて形成し、より小型化、高密度実装
化を図ることもできる。さらに積層体の製造方法として
印刷法を使用した例について説明したが、この他にスパ
ッタリング法、蒸着法等により製造することも出来、さ
らにこれらを組合わせて製造することもできる。なお積
層体下方に形成した水素導入手段としては孔の外に溝等
の他の手段を用いることもできる。
ならず横方向に並べて形成し、より小型化、高密度実装
化を図ることもできる。さらに積層体の製造方法として
印刷法を使用した例について説明したが、この他にスパ
ッタリング法、蒸着法等により製造することも出来、さ
らにこれらを組合わせて製造することもできる。なお積
層体下方に形成した水素導入手段としては孔の外に溝等
の他の手段を用いることもできる。
【００４４】積層体の材料として使用する誘電体材料
は、本実施例のチタン酸バリウムに限られず、アルミ
ナ、酸化チタンなど、インダクタを構成する磁性材料と
して、Ｎｉ−Ｃｕ−Ｚｎフェライト、亜鉛フェライト、
Ｍｎ−Ｚｎフェライト、酸化鉄フェライトなど、導電材
料としては、Ａｇ−Ｐｄ粉末の他Ａｇ、Ａｕ、Ｃｕ、Ｐ
ｄあるいはこれらの合金を組合わせた材料を用いること
ができる。
は、本実施例のチタン酸バリウムに限られず、アルミ
ナ、酸化チタンなど、インダクタを構成する磁性材料と
して、Ｎｉ−Ｃｕ−Ｚｎフェライト、亜鉛フェライト、
Ｍｎ−Ｚｎフェライト、酸化鉄フェライトなど、導電材
料としては、Ａｇ−Ｐｄ粉末の他Ａｇ、Ａｕ、Ｃｕ、Ｐ
ｄあるいはこれらの合金を組合わせた材料を用いること
ができる。
【００４５】またリフロー膜として、本実施例ではＰＳ
Ｇ（フォスフォシリケートグラスＰｈｏｓｐｈｏ Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜を用いた例を説明した
が、本発明はこれに限られず、例えばＢ−ＰＳＧ（ボロ
−フォスフォシリケートグラスＢｏｒｏ−Ｐｈｏｓｐｈ
ｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＮＳＧ−ＰＳ
Ｇ（Ｎｏｎｄｏｐｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ−
Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、
ＢＳＧ（ボロシリケートグラスＢｏｒｏ Ｓｉｌｉｃａ
ｔｅ Ｇｌａｓｓ）なども用いることができる。
Ｇ（フォスフォシリケートグラスＰｈｏｓｐｈｏ Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜を用いた例を説明した
が、本発明はこれに限られず、例えばＢ−ＰＳＧ（ボロ
−フォスフォシリケートグラスＢｏｒｏ−Ｐｈｏｓｐｈ
ｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＮＳＧ−ＰＳ
Ｇ（Ｎｏｎｄｏｐｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ−
Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、
ＢＳＧ（ボロシリケートグラスＢｏｒｏ Ｓｉｌｉｃａ
ｔｅ Ｇｌａｓｓ）なども用いることができる。
【００４６】前記説明では、リフロー膜を薄膜集積回路
の周辺にのみ設けた例について説明したが、本発明は勿
論これに限定されるものではなく、図１、図４の基板１
００の表面全体に設け、電極接続用の孔をエッチングし
て形成してもよい。
の周辺にのみ設けた例について説明したが、本発明は勿
論これに限定されるものではなく、図１、図４の基板１
００の表面全体に設け、電極接続用の孔をエッチングし
て形成してもよい。
【００４７】
【発明の効果】本発明により、十分な特性を有するコン
ダクタンス、インダクタンス等の受動回路と所望の薄膜
集積回路を有する複合集積回路部品を一体化して製造出
来るとともに、新たな外装パッケージ材料を特に設ける
必要がないので、複合集積回路部品の小型化、高密度
化、低コスト化が達成できた。
ダクタンス、インダクタンス等の受動回路と所望の薄膜
集積回路を有する複合集積回路部品を一体化して製造出
来るとともに、新たな外装パッケージ材料を特に設ける
必要がないので、複合集積回路部品の小型化、高密度
化、低コスト化が達成できた。
【００４８】薄膜集積回路部品と積層体の間に焼成時に
おける積層体の縮みによる応力を緩和するリフロー膜を
用いたことにより、複合集積回路部品のうちのＴＦＴな
ど薄膜集積回路部分の特性が安定し歩留を向上できる。
おける積層体の縮みによる応力を緩和するリフロー膜を
用いたことにより、複合集積回路部品のうちのＴＦＴな
ど薄膜集積回路部分の特性が安定し歩留を向上できる。
【００４９】また、積層体の第１層目の材料層に水素の
導入孔を設けることにより、ＴＦＴ等薄膜集積回路部分
の特性が安定し、これまた歩留りが向上した。さらに多
チップ用の大型基板に薄膜集積回路部分と積層体部分を
形成した後、積層体の焼成や水素化処理のアニール処理
前に各チップサイズの切断を行うことにより、チップの
切断が行い易い上、焼成による応力も小さくなり、水素
の拡散も容易に行うことが出来る。
導入孔を設けることにより、ＴＦＴ等薄膜集積回路部分
の特性が安定し、これまた歩留りが向上した。さらに多
チップ用の大型基板に薄膜集積回路部分と積層体部分を
形成した後、積層体の焼成や水素化処理のアニール処理
前に各チップサイズの切断を行うことにより、チップの
切断が行い易い上、焼成による応力も小さくなり、水素
の拡散も容易に行うことが出来る。
【００５０】これらのことにより複合集積回路部品の製
造歩留りを向上できる。
造歩留りを向上できる。
【図１】本発明の複合集積回路部品の一例を示す。
【図２】本発明の複合集積回路部品に設けられた薄膜ト
ランジスタの製造工程の説明図の一部である。
ランジスタの製造工程の説明図の一部である。
【図３】本発明の複合集積回路部品に設けられた薄膜ト
ランジスタの製造工程の説明図の一部である。
ランジスタの製造工程の説明図の一部である。
【図４】本発明の複合集積回路部品の一例の製造工程説
明図である。
明図である。
１００ 基板 １０１ 活性シリコン層 １０３ リフロー膜 １０４ 水素導入孔 １０６ 積層型コンデンサ部 １０７ 積層型インダクタ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｇ 17/00 (72)発明者 坂本 直哉 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内
Claims (4)
- 【請求項１】 基板上に設けられた薄膜集積回路素子部
と、積層型のコンデンサあるいは積層型のインダクタの
少なくとも１つから成る受動素子部を一体化して構成す
る複合集積回路部品において、この積層型の受動素子か
らなる積層体を、薄膜集積回路を形成した基板上に形成
し、該積層体と薄膜集積回路部の間にリフロー膜を設け
ることを特徴とする複合集積回路部品。 - 【請求項２】 前記リフロー膜として、フォスフォシリ
ケートグラス膜、ボロ−フォスフォシリケートグラス
膜、ボロシリケートグラス膜、ノンドープシリコングラ
ス−フォスフォシリケートグラス膜の内の少なくとも１
つを用いることを特徴とする請求項１記載の複合集積回
路部品。 - 【請求項３】 前記リフロー膜上の前記積層体の一部に
水素導入手段を設けることを特徴とする請求項１記載の
複合集積回路部品。 - 【請求項４】 多チップ用の多結晶半導体基板上に薄膜
集積回路を形成する工程と、リフロー膜を形成する工程
と、水素導入手段を含む積層型受動素子を形成する工程
と、各チップ毎に切断する工程と、チップ切断後アニー
ルする工程を含む複合集積回路部品の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19011293A JP3597874B2 (ja) | 1993-07-30 | 1993-07-30 | 複合集積回路部品の製造方法 |
| US08/242,813 US5643804A (en) | 1993-05-21 | 1994-05-16 | Method of manufacturing a hybrid integrated circuit component having a laminated body |
| KR1019940011146A KR100273826B1 (ko) | 1993-05-21 | 1994-05-21 | 하이브리드 집적 회로 부재 제조 방법 및 하이브리드 집적 회로 컴포넌트 |
| US08/812,453 US5877533A (en) | 1993-05-21 | 1997-03-06 | Hybrid integrated circuit component |
| US09/226,215 US6410960B1 (en) | 1993-05-21 | 1999-01-07 | Hybrid integrated circuit component |
| KR1019990046276A KR100311675B1 (ko) | 1993-05-21 | 1999-10-25 | 혼성 집적 회로 컴포넌트 및 하이브리드 집적 회로 부재 |
| KR1020010009793A KR100351399B1 (ko) | 1993-05-21 | 2001-02-26 | 혼성 집적 회로의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19011293A JP3597874B2 (ja) | 1993-07-30 | 1993-07-30 | 複合集積回路部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745785A true JPH0745785A (ja) | 1995-02-14 |
| JP3597874B2 JP3597874B2 (ja) | 2004-12-08 |
Family
ID=16252584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19011293A Expired - Lifetime JP3597874B2 (ja) | 1993-05-21 | 1993-07-30 | 複合集積回路部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3597874B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002008942A (ja) * | 2000-06-16 | 2002-01-11 | Fujitsu Ltd | コンデンサ装置、コンデンサ装置の製造方法及びコンデンサ装置が実装されたモジュール |
| JP2005136360A (ja) * | 2003-10-31 | 2005-05-26 | Oki Electric Ind Co Ltd | 受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び高集積モジュールの製造方法。 |
| WO2017065141A1 (ja) * | 2015-10-16 | 2017-04-20 | 株式会社村田製作所 | Ｌｃ複合電子部品、およびｌｃ複合電子部品の実装構造 |
-
1993
- 1993-07-30 JP JP19011293A patent/JP3597874B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002008942A (ja) * | 2000-06-16 | 2002-01-11 | Fujitsu Ltd | コンデンサ装置、コンデンサ装置の製造方法及びコンデンサ装置が実装されたモジュール |
| JP2005136360A (ja) * | 2003-10-31 | 2005-05-26 | Oki Electric Ind Co Ltd | 受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び高集積モジュールの製造方法。 |
| WO2017065141A1 (ja) * | 2015-10-16 | 2017-04-20 | 株式会社村田製作所 | Ｌｃ複合電子部品、およびｌｃ複合電子部品の実装構造 |
| JPWO2017065141A1 (ja) * | 2015-10-16 | 2018-06-07 | 株式会社村田製作所 | Ｌｃ複合電子部品、およびｌｃ複合電子部品の実装構造 |
| US10320356B2 (en) | 2015-10-16 | 2019-06-11 | Murata Manufacturing Co., Ltd. | LC composite electronic component, and mounting structure for LC composite electronic component |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3597874B2 (ja) | 2004-12-08 |
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