JPH0743401B2 - 信号処理装置 - Google Patents
信号処理装置Info
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- JPH0743401B2 JPH0743401B2 JP59157811A JP15781184A JPH0743401B2 JP H0743401 B2 JPH0743401 B2 JP H0743401B2 JP 59157811 A JP59157811 A JP 59157811A JP 15781184 A JP15781184 A JP 15781184A JP H0743401 B2 JPH0743401 B2 JP H0743401B2
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- JP
- Japan
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- pulse
- pulse signal
- bit counter
- signal
- clock
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、互いに独立した複数個のパルス信号入力のパ
ルス幅，パルス周期等を測定するためのマイクロコンピ
ュータを用いた信号処理装置に関するものである。
ルス幅，パルス周期等を測定するためのマイクロコンピ
ュータを用いた信号処理装置に関するものである。
従来例の構成とその問題点 近年、マイクロコンピュータの産業界への進出は目ざま
しいものがある。それは主に、汎用性・コストメリット
及び短期間開発が可能ということに起因している。とこ
ろが、処理高速に関してはTTL,LSI等に比較すると大部
劣っているので、従来より様々な工夫をして対処してき
ている。
しいものがある。それは主に、汎用性・コストメリット
及び短期間開発が可能ということに起因している。とこ
ろが、処理高速に関してはTTL,LSI等に比較すると大部
劣っているので、従来より様々な工夫をして対処してき
ている。
以下、第１図を参照しながら、従来のマイクロコンピュ
ータを用いた信号処理装置について説明する。
ータを用いた信号処理装置について説明する。
第１図は従来の信号処理装置のブロックを示すものであ
る。第１図において、１は第１のパルス信号入力端、２
は第２のパルス信号入力端、３は第１のＮビットカウン
タ、４は第２のＮビットカウンタ、５はクロックパルス
発生手段、６はマイクロコンピュータ、3c・4cはカウン
タリセット端子、3a・4aはＮビットカウンタのカウント
イネーブル端子、3d・4dはＮビットのデータ出力端であ
る。
る。第１図において、１は第１のパルス信号入力端、２
は第２のパルス信号入力端、３は第１のＮビットカウン
タ、４は第２のＮビットカウンタ、５はクロックパルス
発生手段、６はマイクロコンピュータ、3c・4cはカウン
タリセット端子、3a・4aはＮビットカウンタのカウント
イネーブル端子、3d・4dはＮビットのデータ出力端であ
る。
以上のように構成された信号処理装置について、以下図
面と共にその動作について説明する。
面と共にその動作について説明する。
第２図において（ａ）は第１のパルス信号、（ｂ）は第
２のパルス信号であり、第１のパルス信号に関しては時
刻t1〜t3、第２のパルス信号に関しては時刻t2〜t4の時
間を検出し、それぞれのパルス巾とする。Ｎビットカウ
ンタ３・４は、イネーブル端子3a・4aがＨレベルの時の
みクロックパルス入力端3b・4bのクロックパルスをカウ
ントする。また、リセット端子3c・4cがＬレベルになる
とカウント値はリセットされるものとする。
２のパルス信号であり、第１のパルス信号に関しては時
刻t1〜t3、第２のパルス信号に関しては時刻t2〜t4の時
間を検出し、それぞれのパルス巾とする。Ｎビットカウ
ンタ３・４は、イネーブル端子3a・4aがＨレベルの時の
みクロックパルス入力端3b・4bのクロックパルスをカウ
ントする。また、リセット端子3c・4cがＬレベルになる
とカウント値はリセットされるものとする。
以下、第３図のマイクロコンピュータ６の処理動作要部
を示すフローチャートに基づいて従来例の動作を説明す
る。
を示すフローチャートに基づいて従来例の動作を説明す
る。
まず、時刻t1でＮビットカウンタ３はクロックパルスの
カウントを開始し、時刻t2でＮビットカウンタ４はクロ
ックパルスのカウントを開始する。一方、マイクロコン
ピュータ６は、ステップ７で第１のパルス信号を入力
し、ステップ８で第１のパルス信号がＨ→Ｌに変化する
かどうかを判断する。Ｈ→Ｌに変化しない時はステップ
12へと進み、Ｈ→Ｌに変化した時はステップ９へと進
む。
カウントを開始し、時刻t2でＮビットカウンタ４はクロ
ックパルスのカウントを開始する。一方、マイクロコン
ピュータ６は、ステップ７で第１のパルス信号を入力
し、ステップ８で第１のパルス信号がＨ→Ｌに変化する
かどうかを判断する。Ｈ→Ｌに変化しない時はステップ
12へと進み、Ｈ→Ｌに変化した時はステップ９へと進
む。
第１のパルス信号が時刻t3でＨ→Ｌに変化するとＮビッ
トカウンタ３のイネーブル端子3aもＬになるため、カウ
ンタ動作がディスエーブルとなりカウント値が保持され
る。そしてステップ９でＮビットカウンタのＮビットの
データが取り込まれる。即ちこの値は時刻t1〜t3の間の
クロックパルスの数であり、第１のパルス信号のパルス
幅に相当する。
トカウンタ３のイネーブル端子3aもＬになるため、カウ
ンタ動作がディスエーブルとなりカウント値が保持され
る。そしてステップ９でＮビットカウンタのＮビットの
データが取り込まれる。即ちこの値は時刻t1〜t3の間の
クロックパルスの数であり、第１のパルス信号のパルス
幅に相当する。
次にステップ10でデータを内部メモリに記憶し、ステッ
プ11へと進む。ステップ11ではＮビットカウンタ３のリ
セット端子3cを一定時間Ｌレベルとし、カウンタの値を
リセットして、次のパルス信号の立上がりに備える。次
にステップ12では第２のパルス信号を入力し、ステップ
13で第２のパルス信号がＨ→Ｌに変化するかどうかを判
断する。Ｈ→Ｌに変化しない時は17の結合子へと進み、
Ｈ→Ｌに変化した時はステップ14へと進む。第２のパル
ス信号が時刻t4でＨ→Ｌに変化するとＮビットカウンタ
４のイネーブル端子4aもＬになるため、カウンタ動作が
ディスエーブルとなりカウント値が保持される。そして
ステップ14でＮビットカウンタのデータが取り込まれ
る。即ちこの値は時刻t2〜t4の間のクロックパルスの数
であり、第２のパルス信号のパルス幅に相当する。
プ11へと進む。ステップ11ではＮビットカウンタ３のリ
セット端子3cを一定時間Ｌレベルとし、カウンタの値を
リセットして、次のパルス信号の立上がりに備える。次
にステップ12では第２のパルス信号を入力し、ステップ
13で第２のパルス信号がＨ→Ｌに変化するかどうかを判
断する。Ｈ→Ｌに変化しない時は17の結合子へと進み、
Ｈ→Ｌに変化した時はステップ14へと進む。第２のパル
ス信号が時刻t4でＨ→Ｌに変化するとＮビットカウンタ
４のイネーブル端子4aもＬになるため、カウンタ動作が
ディスエーブルとなりカウント値が保持される。そして
ステップ14でＮビットカウンタのデータが取り込まれ
る。即ちこの値は時刻t2〜t4の間のクロックパルスの数
であり、第２のパルス信号のパルス幅に相当する。
次にステップ15でデータを内部メモリに記憶し、ステッ
プ16へと進む。ステップ16ではＮビットカウンタ４のリ
セット端子4cを一定時間Ｌレベルとし、カウンタの値を
リセットして次のパルス信号の立上がりに備える。次に
結合子17へと進み、次の処理へと流れていく。
プ16へと進む。ステップ16ではＮビットカウンタ４のリ
セット端子4cを一定時間Ｌレベルとし、カウンタの値を
リセットして次のパルス信号の立上がりに備える。次に
結合子17へと進み、次の処理へと流れていく。
このようにして、互いに独立したパルス信号入力のパル
ス幅が正確に検出できることになる。
ス幅が正確に検出できることになる。
しかしながら上記のような構成では、入力するパルス信
号の数と同じ数のＮビットカウンタが必要であり、ま
た、専用のクロックパルス発生手段も必要となり、部品
点数が多くコストが高いという欠点があった。
号の数と同じ数のＮビットカウンタが必要であり、ま
た、専用のクロックパルス発生手段も必要となり、部品
点数が多くコストが高いという欠点があった。
発明の目的 本発明は上記欠点に鑑み、少ない部品点数で安価な回路
構成で互いに独立した複数個のパルス信号入力のパルス
幅，パルス周期等を高精度に検出できる信号処理装置を
提供するものである。
構成で互いに独立した複数個のパルス信号入力のパルス
幅，パルス周期等を高精度に検出できる信号処理装置を
提供するものである。
発明の構成 この目的を達成するために本発明の信号処理装置は、１
つのＮビットカウンタと、カウンタ用のクロックパルス
発生手段と、２つ以上の互いに独立したパルス信号入力
の変化に対応してＮビットカウンタの値を読み取る複数
個のメモリと、該複数個のメモリの値を演算して前記パ
ルス信号入力の周期或るいはパルス幅を読み取る演算処
理装置と、割り込み処理手段とから構成されている。
つのＮビットカウンタと、カウンタ用のクロックパルス
発生手段と、２つ以上の互いに独立したパルス信号入力
の変化に対応してＮビットカウンタの値を読み取る複数
個のメモリと、該複数個のメモリの値を演算して前記パ
ルス信号入力の周期或るいはパルス幅を読み取る演算処
理装置と、割り込み処理手段とから構成されている。
この構成によって、少なくとも１つのパルス信号入力を
割り込み処理可能な入力端に接続し、１つのＮビットカ
ウンタの値をパルス信号入力の変化に対応して順次読み
取る演算処理することにより、パルス信号入力のパルス
幅，パルス周期等を正確に読み取ることができる。
割り込み処理可能な入力端に接続し、１つのＮビットカ
ウンタの値をパルス信号入力の変化に対応して順次読み
取る演算処理することにより、パルス信号入力のパルス
幅，パルス周期等を正確に読み取ることができる。
実施例の説明 以下、本発明の一実施例について、図面を参照しながら
説明する。第４図は本発明の一実施例における信号処理
装置のブロック図を示すものである。第４図において、
21は第１のパルス信号入力端、22は第２のパルス信号入
力端、23は第１のパルス信号がＬ→Ｈに変化した時に割
り込み処理を実行する割り込み手段、24は演算処理手段
で、メモリのデータに基づく演算を行なう。25はデータ
を記憶するメモリ、26はクロックパルス発生手段で、２
つのパスル信号入力が最大周期よりクロックパルスを25
6回カウントした値の方が大きくなるようなクロック周
波数に設定してある。27はクロックパルス発生手段26の
クロックをカウントする８ビットカウンタであり常にカ
ウントイネーブル状態にある、28は23〜27の機能を含め
た１チップマイクロコンピュータである。
説明する。第４図は本発明の一実施例における信号処理
装置のブロック図を示すものである。第４図において、
21は第１のパルス信号入力端、22は第２のパルス信号入
力端、23は第１のパルス信号がＬ→Ｈに変化した時に割
り込み処理を実行する割り込み手段、24は演算処理手段
で、メモリのデータに基づく演算を行なう。25はデータ
を記憶するメモリ、26はクロックパルス発生手段で、２
つのパスル信号入力が最大周期よりクロックパルスを25
6回カウントした値の方が大きくなるようなクロック周
波数に設定してある。27はクロックパルス発生手段26の
クロックをカウントする８ビットカウンタであり常にカ
ウントイネーブル状態にある、28は23〜27の機能を含め
た１チップマイクロコンピュータである。
以上のように構成された信号処理装置について、以下、
第５図のマイクロコンピュータの処理動作の要部を示す
フローチャートと第６図を用いて動作を説明する。第６
図の（ｃ）は８ビットカウンタ27の動作を示し、Ａ＝0,
A＝１それぞれの間で０〜255までカウントし、オーバー
フローする毎にキャリーが出て再び０からカウントす
る。（ｄ）は第１のパルス信号入力の波形、（ｅ）は第
２のパルス信号入力の波形を示す。
第５図のマイクロコンピュータの処理動作の要部を示す
フローチャートと第６図を用いて動作を説明する。第６
図の（ｃ）は８ビットカウンタ27の動作を示し、Ａ＝0,
A＝１それぞれの間で０〜255までカウントし、オーバー
フローする毎にキャリーが出て再び０からカウントす
る。（ｄ）は第１のパルス信号入力の波形、（ｅ）は第
２のパルス信号入力の波形を示す。
まず、ステップ31では８ビットカウンタ27がオーバーフ
ローする毎に発生するキャリーの立上がりを判断してお
り、キャリーの立上がりでなければステップ34へと進
み、キャリーの立上がりがあった時はステップ32へ進
む。ステップ32ではキャリーをリセットし次のステップ
33ではフラッグＡと１の排他的論理和をとり、その結果
を再びフラッグＡにセットする。以上のステップ31〜33
の動作は具体的には８ビットのカウンタの値が０〜255
の間はＡ＝0,次の０〜255の間はＡ＝１という様に、オ
ーバーフローする毎にフラップＡが１と０とに交互に代
わる動作である。この動作の状態を第６図の（ｃ）に示
す。
ローする毎に発生するキャリーの立上がりを判断してお
り、キャリーの立上がりでなければステップ34へと進
み、キャリーの立上がりがあった時はステップ32へ進
む。ステップ32ではキャリーをリセットし次のステップ
33ではフラッグＡと１の排他的論理和をとり、その結果
を再びフラッグＡにセットする。以上のステップ31〜33
の動作は具体的には８ビットのカウンタの値が０〜255
の間はＡ＝0,次の０〜255の間はＡ＝１という様に、オ
ーバーフローする毎にフラップＡが１と０とに交互に代
わる動作である。この動作の状態を第６図の（ｃ）に示
す。
次にステップ34では第２のパルス信号入力端22よりの信
号を読み込み、次のステップ35でＬ→Ｈへの変化を判断
している。Ｌ→Ｈに変化しない時はステップ40へと進
み、Ｌ→Ｈに変化した時はステップ36へ進む。これは第
６図の（ｅ）の波形の時刻t11(t13)の状態を示す。
号を読み込み、次のステップ35でＬ→Ｈへの変化を判断
している。Ｌ→Ｈに変化しない時はステップ40へと進
み、Ｌ→Ｈに変化した時はステップ36へ進む。これは第
６図の（ｅ）の波形の時刻t11(t13)の状態を示す。
ステップ36ではこの時の８ビットのカウンタ27のデータ
を読み込み、次のステップ37でそのデータをｎ番目のメ
モリMnに記憶する。ｎ番目というのは、最初は１から始
まり、この処理を通過する毎に２・３・４……と順番に
移っていき、ｎ番目に相当することを意味する。次にス
テップ38でフラッグＡが１か０かを判断し、０の場合は
ステップ40へ、１の場合はステップ39へ進む。第６図の
（ｅ）の時刻t11とt13の時はＡ＝０であるのでステップ
40へ進むことになる。
を読み込み、次のステップ37でそのデータをｎ番目のメ
モリMnに記憶する。ｎ番目というのは、最初は１から始
まり、この処理を通過する毎に２・３・４……と順番に
移っていき、ｎ番目に相当することを意味する。次にス
テップ38でフラッグＡが１か０かを判断し、０の場合は
ステップ40へ、１の場合はステップ39へ進む。第６図の
（ｅ）の時刻t11とt13の時はＡ＝０であるのでステップ
40へ進むことになる。
ステップ39では、ステップ37のｎ番目のメモリMnに対応
したメモリＭ′ｎに１を記憶する。次に、ステップ40へ
と進み、２つのパルス信号入力のデター取り込みが完了
したか否かを判断する。ここで、データの取り込みが完
了していなければステップ31へと進み、以上の動作を繰
り返し、完了していればステップ41へと進む。
したメモリＭ′ｎに１を記憶する。次に、ステップ40へ
と進み、２つのパルス信号入力のデター取り込みが完了
したか否かを判断する。ここで、データの取り込みが完
了していなければステップ31へと進み、以上の動作を繰
り返し、完了していればステップ41へと進む。
次に、割り込み処理について説明する。第１のパルス信
号入力端21のパルス信号がＬ→Ｈに変化すると割り込み
処理手段23により、割り込み処理のステップ43に移る。
これは第６図の（ｄ）の波形の時刻t12(t14)の状態を示
す。ステップ43では、この時の８ビットのカウンタ27の
データを読み込み、次のステップ44でそのデータをｍ番
目のメモリMmに記憶する。メモリMmというのは、メモリ
Mnとは異なった、全く独立したアドレスのメモリを意味
する。
号入力端21のパルス信号がＬ→Ｈに変化すると割り込み
処理手段23により、割り込み処理のステップ43に移る。
これは第６図の（ｄ）の波形の時刻t12(t14)の状態を示
す。ステップ43では、この時の８ビットのカウンタ27の
データを読み込み、次のステップ44でそのデータをｍ番
目のメモリMmに記憶する。メモリMmというのは、メモリ
Mnとは異なった、全く独立したアドレスのメモリを意味
する。
次に、ステップ45でフラッグＡが１か０かを判断し、０
の場合は割り込み処理からメインルーチンに復帰し、１
の場合はステップ46へ進む。第６図の（ｄ）の時刻t12
ではＡ＝0,時刻t14ではＡ＝１となり、それぞれに判断
処理される。ステップ46では、ステップ44のｎ番目のメ
モリMmに対応したメモリＭ′ｍに１を記憶する。次に、
割り込み処理からメインルーチンに復帰する。
の場合は割り込み処理からメインルーチンに復帰し、１
の場合はステップ46へ進む。第６図の（ｄ）の時刻t12
ではＡ＝0,時刻t14ではＡ＝１となり、それぞれに判断
処理される。ステップ46では、ステップ44のｎ番目のメ
モリMmに対応したメモリＭ′ｍに１を記憶する。次に、
割り込み処理からメインルーチンに復帰する。
次に、メインルーチンのステップ41について説明する。
ここでは、第２のパルス信号入力のデータ処理を行な
う。第６図の（ｃ）と（ｅ）より具体的な数値を代入し
て説明する。（ｎ−１）番目とｎ番目のデータを、時刻
t11とt13のタイミングに対応させると、時刻t11では、
８ビットカウンタ27の値、即ちMn-1の値は第６図より11
2となり、時刻t13での値、即ちMnの値は240となり、
Ｍ′n-1とＭ′ｎの値は共に０であるので（Mn−Mn-1）
の演算を行なう。この時の第２のパルス信号の周期Tnは Tn＝（Mn−Mn-1）×Tcp ＝128・Tcp で表わされる。ここでTcpというのは、クロックパルス
発生手段のクロックパルスの１周期を示す。このように
して、第２のパルス信号入力に対して……Mn-3，Mn-2，
Mn-1，Mn，Mn+1，Mn+2，……のデータを用いて順次、パ
ルス信号の周期が求められる。
ここでは、第２のパルス信号入力のデータ処理を行な
う。第６図の（ｃ）と（ｅ）より具体的な数値を代入し
て説明する。（ｎ−１）番目とｎ番目のデータを、時刻
t11とt13のタイミングに対応させると、時刻t11では、
８ビットカウンタ27の値、即ちMn-1の値は第６図より11
2となり、時刻t13での値、即ちMnの値は240となり、
Ｍ′n-1とＭ′ｎの値は共に０であるので（Mn−Mn-1）
の演算を行なう。この時の第２のパルス信号の周期Tnは Tn＝（Mn−Mn-1）×Tcp ＝128・Tcp で表わされる。ここでTcpというのは、クロックパルス
発生手段のクロックパルスの１周期を示す。このように
して、第２のパルス信号入力に対して……Mn-3，Mn-2，
Mn-1，Mn，Mn+1，Mn+2，……のデータを用いて順次、パ
ルス信号の周期が求められる。
次に、ステップ42について説明する。ここでは、第１の
パルス信号入力のデータ処理を行なう。第６図の（ｃ）
と（ｄ）より具体的な数値を代入して説明する。（ｍ−
１）番目とｍ番目のデータを、時刻t12とt14のタイミン
グに対応させると、時刻t12では、８ビットカウンタ27
の値、即ちMm-1の値は120となり、時刻t14での値、即ち
Mmの値は24となる。ここで、Ｍ′m-1の値は、0,M′ｍの
値は１で異なっているため、このパルスの１周期の間に
８ビットのカウンタ27がオーバーフローしていることを
意味している。そのため，（Mm−Mn-1）の演算をして、
この時の第１のパルス信号の周期Tmは Tm＝｛（Mm＋256）−Mm-1｝×Tcp ＝160・Tcp で表わされる。このように、Ｍ′m-1をＭ′ｍの値が異
なる時は、時間的に後のデータに256を加算して処理す
れば良いことにな。このようにして、第１のパルス信号
入力に対して……Mm-3，Mm-2，Mm-1，Mm，Mm+1，Mm+2，
……のデータを用いて順次パルス信号の周期が求められ
る。
パルス信号入力のデータ処理を行なう。第６図の（ｃ）
と（ｄ）より具体的な数値を代入して説明する。（ｍ−
１）番目とｍ番目のデータを、時刻t12とt14のタイミン
グに対応させると、時刻t12では、８ビットカウンタ27
の値、即ちMm-1の値は120となり、時刻t14での値、即ち
Mmの値は24となる。ここで、Ｍ′m-1の値は、0,M′ｍの
値は１で異なっているため、このパルスの１周期の間に
８ビットのカウンタ27がオーバーフローしていることを
意味している。そのため，（Mm−Mn-1）の演算をして、
この時の第１のパルス信号の周期Tmは Tm＝｛（Mm＋256）−Mm-1｝×Tcp ＝160・Tcp で表わされる。このように、Ｍ′m-1をＭ′ｍの値が異
なる時は、時間的に後のデータに256を加算して処理す
れば良いことにな。このようにして、第１のパルス信号
入力に対して……Mm-3，Mm-2，Mm-1，Mm，Mm+1，Mm+2，
……のデータを用いて順次パルス信号の周期が求められ
る。
ここで、第２のパルス信号入力の周期を測定した場合の
誤差の最大値は、ステップ31→32→33→34→35→40のル
ーチンの長さと、割り込み処理のステップ43→44→45の
長さを加算したものであり、実際には１マシンサイクル
を１ステップとした場合、約30ステップとなる。また通
常のルーチンではその半分以下となる。この位のレベル
であれば、低周波のパルス信号に対しては全く問題のな
い精度が得られる。
誤差の最大値は、ステップ31→32→33→34→35→40のル
ーチンの長さと、割り込み処理のステップ43→44→45の
長さを加算したものであり、実際には１マシンサイクル
を１ステップとした場合、約30ステップとなる。また通
常のルーチンではその半分以下となる。この位のレベル
であれば、低周波のパルス信号に対しては全く問題のな
い精度が得られる。
以上のように本実施例によれば、１つのＮビットカウン
タと、カウンタ用のクロックパルス発生手段と、割り込
み処理手段と、Ｎビットカウンタの値を記憶する複数個
のメモリと、このメモリの値からパルス信号入力のパル
ス幅や、パルス周期を読み取る演算処理手段を備えるこ
とにより、少ない部品点数で安価な回路構成で、互いに
独立した複数値のパルス信号入力のパルス幅，パルス周
期等を高精度に検出することができる。
タと、カウンタ用のクロックパルス発生手段と、割り込
み処理手段と、Ｎビットカウンタの値を記憶する複数個
のメモリと、このメモリの値からパルス信号入力のパル
ス幅や、パルス周期を読み取る演算処理手段を備えるこ
とにより、少ない部品点数で安価な回路構成で、互いに
独立した複数値のパルス信号入力のパルス幅，パルス周
期等を高精度に検出することができる。
なお、本実施例では２つのパルス信号入力の場合につい
て説明したが、それより多い時は、その分の処理ルーチ
ンをメインルーチンに追加するか又は、別の割り込み処
理入力端から入力すれば容易に対応できることは言うま
でもない。
て説明したが、それより多い時は、その分の処理ルーチ
ンをメインルーチンに追加するか又は、別の割り込み処
理入力端から入力すれば容易に対応できることは言うま
でもない。
また、第２のパルス信号入力の精度を上げるためには、
第１のパルス信号入力を処理する割り込み処理ルーチン
の中に、第２のパルス信号入力をチェックするようにす
れば良い。
第１のパルス信号入力を処理する割り込み処理ルーチン
の中に、第２のパルス信号入力をチェックするようにす
れば良い。
また、８ビットカウンタ27がオーバーフローする毎に、
フラッグＡの値をソフト的に変えているが、フリップフ
ロップ等を用いてハード的にフラッグＡに対応する信号
を作り出せば、ステップ31〜33の処理を除くことがで
き、処理時間が短縮できる。
フラッグＡの値をソフト的に変えているが、フリップフ
ロップ等を用いてハード的にフラッグＡに対応する信号
を作り出せば、ステップ31〜33の処理を除くことがで
き、処理時間が短縮できる。
また、第４図で割り込み処理手段23と、演算処理手段24
と、メモリ25と、クロックパルス発生手段26と、８ビッ
トカウンタ27を含めて、１チップマイクロコンピュータ
28としている。
と、メモリ25と、クロックパルス発生手段26と、８ビッ
トカウンタ27を含めて、１チップマイクロコンピュータ
28としている。
このように、８ビットカウンタを内蔵しているものであ
れば、外付部品がなしで、１チップマイクロコンピュー
タ１つで実現できる。
れば、外付部品がなしで、１チップマイクロコンピュー
タ１つで実現できる。
また、割り込み処理手段が２つあれば、２つのパルス信
号入力をそれぞれ割り込み処理手段に入力すれば、精度
はさらに向上できる。
号入力をそれぞれ割り込み処理手段に入力すれば、精度
はさらに向上できる。
また、第４図のクロックパルス発生手段はマイクロコン
ピュータのクロック発振器と共用できるし、また、マイ
クロコンピュータのクロック発振器の出力を適当に分周
したものを用いても良い。
ピュータのクロック発振器と共用できるし、また、マイ
クロコンピュータのクロック発振器の出力を適当に分周
したものを用いても良い。
発明の効果 以上のように本発明は、１つのＮビットカウンタと、カ
ウンタ用のクロックパルス発生手段と、割り込み処理手
段と、Ｎビットカウンタの値を記憶する複数個のメモリ
と、そのメモリの値を演算処理して、入力のパルス信号
のパルス幅，或るいはパルス周期を読み取る演算装置に
より、少ない部品点数で安価な回路構成で、互いに独立
した複数個のパルス信号入力のパルス幅，パルス周期等
を高精度に検出可能な信号処理装置が実現でき、その実
用的効果は大なるものがある。
ウンタ用のクロックパルス発生手段と、割り込み処理手
段と、Ｎビットカウンタの値を記憶する複数個のメモリ
と、そのメモリの値を演算処理して、入力のパルス信号
のパルス幅，或るいはパルス周期を読み取る演算装置に
より、少ない部品点数で安価な回路構成で、互いに独立
した複数個のパルス信号入力のパルス幅，パルス周期等
を高精度に検出可能な信号処理装置が実現でき、その実
用的効果は大なるものがある。
第１図は従来の実施例のブロック図、第２図は第１図の
パルス信号入力の波形図、第３図は第１図のマイクロコ
ンピュータの処理動作の要部を示すフローチャート、第
４図は本発明の実施例のブロック図、第５図は第４図の
マイクロコンピュータの処理動作の要部を示すフローチ
ャート、第６図は第４図のパルス信号入力及び８ビット
カウンタの動作を示す波形図である。 ３・４……Ｎビットカウンタ、５……クロックパルス発
生手段、６……マイクロコンピュータ、23……割り込み
処理手段、24……演算処理手段、25……メモリ、26……
クロックパルス発生手段、37……８ビットカウンタ。
パルス信号入力の波形図、第３図は第１図のマイクロコ
ンピュータの処理動作の要部を示すフローチャート、第
４図は本発明の実施例のブロック図、第５図は第４図の
マイクロコンピュータの処理動作の要部を示すフローチ
ャート、第６図は第４図のパルス信号入力及び８ビット
カウンタの動作を示す波形図である。 ３・４……Ｎビットカウンタ、５……クロックパルス発
生手段、６……マイクロコンピュータ、23……割り込み
処理手段、24……演算処理手段、25……メモリ、26……
クロックパルス発生手段、37……８ビットカウンタ。
フロントページの続き (72)発明者 森田 雅晴 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 南 暎二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭57−61337（ＪＰ，Ａ) 特開 昭54−94380（ＪＰ，Ａ) 実開 昭49−137449（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】複数個の異なるパルス信号入力端を有し、 当該パルス信号のパルス幅あるいは周期を読み取る信号
処理装置であって、 前記入力パルス信号のパルス周期より大幅に短い周期の
パルスを発生するクロックパルス発生手段と、 このクロックパルス発生手段より発生されるクロックパ
ルス信号をカウントする１つのＮビットカウンタと、 前記複数個の入力パルス信号のそれぞれの変化に対応し
て前記Ｎビットカウンタのカウント値を記憶するための
複数個のメモリと、 前記入力パルス信号のうち少なくとも１つの入力パルス
信号が接続され、そのパルス信号の変化を検出して割り
込み動作によりＮビットカウンタによるカウント値をメ
モリに記憶するための割り込み処理手段と、 前記割り込み手段に接続されていない他の入力パルス信
号のパルスの変化を検出してＮビットカウンタによるカ
ウント値をメモリに記憶するとともに、該複数個のメモ
リに記憶された値を加算あるいは減算等の演算処理をし
て前記複数個のパルス信号入力のパルス幅或いはパルス
周期を読み取る演算処理装置とを備えたことを特徴とす
る信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59157811A JPH0743401B2 (ja) | 1984-07-27 | 1984-07-27 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59157811A JPH0743401B2 (ja) | 1984-07-27 | 1984-07-27 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135369A JPS6135369A (ja) | 1986-02-19 |
| JPH0743401B2 true JPH0743401B2 (ja) | 1995-05-15 |
Family
ID=15657805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59157811A Expired - Lifetime JPH0743401B2 (ja) | 1984-07-27 | 1984-07-27 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743401B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49137449U (ja) * | 1973-03-24 | 1974-11-26 | ||
| JPS5494380A (en) * | 1978-01-10 | 1979-07-26 | Yokogawa Hokushin Electric Corp | Counter using microprocessor |
-
1984
- 1984-07-27 JP JP59157811A patent/JPH0743401B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135369A (ja) | 1986-02-19 |
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