JPH0737376Y2 - 負荷電源切換回路 - Google Patents
負荷電源切換回路Info
- Publication number
- JPH0737376Y2 JPH0737376Y2 JP11405489U JP11405489U JPH0737376Y2 JP H0737376 Y2 JPH0737376 Y2 JP H0737376Y2 JP 11405489 U JP11405489 U JP 11405489U JP 11405489 U JP11405489 U JP 11405489U JP H0737376 Y2 JPH0737376 Y2 JP H0737376Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power supply
- current
- terminal
- output terminal
- Prior art date
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- Expired - Fee Related
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- Continuous-Control Power Sources That Use Transistors (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は負荷電源切換回路に係り、特に、CPU等の電源
電圧があるレベル以下に降下してきた時にこれを検出し
て出力端子（負荷端子）をＬレベル（Ｈレベル）に切換
える負荷電源切換回路に関する。
電圧があるレベル以下に降下してきた時にこれを検出し
て出力端子（負荷端子）をＬレベル（Ｈレベル）に切換
える負荷電源切換回路に関する。
第４図は従来の一例の回路図を示す。同図において、電
源Vccの電圧をツェナーダイオードＤ及びアンプＡにて
検出しており、例えばトランジスタQ0がオフのとき、ト
ランジスタQ1，Q2はオフとされ、出力端子VoutはＨレベ
ルとなって負荷RLO（例えばCPU）に電源Vccを供給す
る。ここで、電源Vccの電圧がCPUの動作電圧に対応して
定められているあるレベル以下になるとアンプＡの出力
でトランジスタQ0がオンとされ、これにより、トランジ
スタX1とX2とにて構成されるカレントミラー回路の電流
入力端に接続されたトランジスタQ1，カレントミラー回
路，カレントミラー回路の電流出力端に接続されたトラ
ンジスタQ2が夫々オンとされ、出力端子VoutはＬレベル
となってCPUを誤動作しないようにする。このとき、図
示しない別のバックアップ電源によりCPUに電源電圧を
印加するようにしている。
源Vccの電圧をツェナーダイオードＤ及びアンプＡにて
検出しており、例えばトランジスタQ0がオフのとき、ト
ランジスタQ1，Q2はオフとされ、出力端子VoutはＨレベ
ルとなって負荷RLO（例えばCPU）に電源Vccを供給す
る。ここで、電源Vccの電圧がCPUの動作電圧に対応して
定められているあるレベル以下になるとアンプＡの出力
でトランジスタQ0がオンとされ、これにより、トランジ
スタX1とX2とにて構成されるカレントミラー回路の電流
入力端に接続されたトランジスタQ1，カレントミラー回
路，カレントミラー回路の電流出力端に接続されたトラ
ンジスタQ2が夫々オンとされ、出力端子VoutはＬレベル
となってCPUを誤動作しないようにする。このとき、図
示しない別のバックアップ電源によりCPUに電源電圧を
印加するようにしている。
このように、電源電圧があるレベル以下に降下してくる
とCPUが誤動作することがあるので、これを防止するた
めに電源電圧があるレベル以下になると出力端子Voutを
ＬレベルにしてCPUを誤動作させないようにしている。
とCPUが誤動作することがあるので、これを防止するた
めに電源電圧があるレベル以下になると出力端子Voutを
ＬレベルにしてCPUを誤動作させないようにしている。
第４図に示す従来回路は、トランジスタQ2のオン時（ト
ランジスタQ0のオン時）のバイアスは固定されている構
成であるので、負荷電流の変動（増大）や電源電圧の変
動（低下）に伴なって出力端子Voutの電圧が変動してCP
Uの誤動作をまねく問題点があった。又、トランジスタQ
2は固定バイアスで動作するため、負荷電流の増大や電
源電圧の低下に伴なって出力電圧が必要以上に増大して
CPUが動作できなくなり、このため、CPUはある小さな負
荷電流でしか動作させることができないという限界をも
った低能力の回路になり、もし十分な能力をもたせよう
とするとアイドリング電流を多く必要とし、消費電流が
多くなる問題点があった。
ランジスタQ0のオン時）のバイアスは固定されている構
成であるので、負荷電流の変動（増大）や電源電圧の変
動（低下）に伴なって出力端子Voutの電圧が変動してCP
Uの誤動作をまねく問題点があった。又、トランジスタQ
2は固定バイアスで動作するため、負荷電流の増大や電
源電圧の低下に伴なって出力電圧が必要以上に増大して
CPUが動作できなくなり、このため、CPUはある小さな負
荷電流でしか動作させることができないという限界をも
った低能力の回路になり、もし十分な能力をもたせよう
とするとアイドリング電流を多く必要とし、消費電流が
多くなる問題点があった。
本考案は、電源電圧，負荷電流の変動があっても出力電
圧の変動を小さく抑え得、又、省電力化できる負荷電源
切換回路を提供することを目的とする。
圧の変動を小さく抑え得、又、省電力化できる負荷電源
切換回路を提供することを目的とする。
本考案は、出力端子とカレントミラー回路の電流入力端
に接続された入力側トランジスタの入力端子との間に帰
還トランジスタを接続し、出力端子電圧のレベル変動を
帰還トランジスタを介して入力側トランジスタの入力端
子に帰還させる構成とする。
に接続された入力側トランジスタの入力端子との間に帰
還トランジスタを接続し、出力端子電圧のレベル変動を
帰還トランジスタを介して入力側トランジスタの入力端
子に帰還させる構成とする。
電源電圧変動（低下）や負荷電流変動（増大）により、
出力側トランジスタのベース電流が負荷電流に対して不
足すると、出力端子電圧が上昇し、帰還トランジスタは
オフの方向に動作し、入力側トランジスタのベース電位
は上昇し、入力側トランジスタに流れる電流は増加す
る。これにより、出力側トランジスタのベース電流も増
加して出力端子電圧の増加が抑圧され、負荷の誤動作を
防止できる。又、出力電圧が必要以上に増大して負荷が
動作できなくなるようなことはなく、このため、負荷を
大きな負荷電流で動作でき、高能力の回路となり、もし
従来と同じ能力をもたせるのであればアイドリング電流
を少なくでき、省電力化ができる。
出力側トランジスタのベース電流が負荷電流に対して不
足すると、出力端子電圧が上昇し、帰還トランジスタは
オフの方向に動作し、入力側トランジスタのベース電位
は上昇し、入力側トランジスタに流れる電流は増加す
る。これにより、出力側トランジスタのベース電流も増
加して出力端子電圧の増加が抑圧され、負荷の誤動作を
防止できる。又、出力電圧が必要以上に増大して負荷が
動作できなくなるようなことはなく、このため、負荷を
大きな負荷電流で動作でき、高能力の回路となり、もし
従来と同じ能力をもたせるのであればアイドリング電流
を少なくでき、省電力化ができる。
第１図は本考案の一実施例の回路図を示し、同図中、第
４図と同一構成部分には同一符号を付す。第１図におい
て、トランジスタQ1のベースにトランジスタQ3のエミッ
タを接続し（従って、第４図に示す抵抗R1を省く）、ト
ランジスタQ2のコレクタ（出力端子Vout）をトランジス
タQ3のコレクタ及びベースに接続する。即ち、出力端子
Voutの電圧をトランジスタQ1のベースにフィードバック
する回路を設けた構成とする。
４図と同一構成部分には同一符号を付す。第１図におい
て、トランジスタQ1のベースにトランジスタQ3のエミッ
タを接続し（従って、第４図に示す抵抗R1を省く）、ト
ランジスタQ2のコレクタ（出力端子Vout）をトランジス
タQ3のコレクタ及びベースに接続する。即ち、出力端子
Voutの電圧をトランジスタQ1のベースにフィードバック
する回路を設けた構成とする。
いま、トランジスタQ0がオフのとき、トランジスタQ1，
Q2，Q3もオフとされ、出力端子VoutはＨレベルとなって
負荷RLO（CPU）に電源Vccが供給されいる。ここで、電
源Vccの電圧があるレベル以下になるとアンプＡの出力
でトランジスタQ0がオンとされ、トランジスタQ1，Q2も
オンとされ、出力端子VoutはＬレベルとなって負荷RLO
を誤動作しないようにする。
Q2，Q3もオフとされ、出力端子VoutはＨレベルとなって
負荷RLO（CPU）に電源Vccが供給されいる。ここで、電
源Vccの電圧があるレベル以下になるとアンプＡの出力
でトランジスタQ0がオンとされ、トランジスタQ1，Q2も
オンとされ、出力端子VoutはＬレベルとなって負荷RLO
を誤動作しないようにする。
ところで、トランジスタQ0がオンのとき、電源Vccの電
圧変動（低下）や負荷電流の変動（増大）により、トラ
ンジスタQ2のベース電流が負荷電流に対し不足してくる
と、出力端子Vout（トランジスタQ2のコレクタ）の電圧
が上昇する。これにより、トランジスタQ3はオフの方向
に動作し、トランジスタQ1のベース電位は上昇し、その
エミッタ抵抗R2に流れる電流は増加する。抵抗R2に流れ
る増加電流をΔＩとすると、トランジスタQ2のベース電
流は約ｎ×ΔＩ（ｎは自然数）増加したことになり、そ
のコレクタ電位（出力端子Voutの電圧）の増加が抑制さ
れる。この場合、本考案のものは、アンプ等のレギュレ
ータを用いて制御できないような例えば0.4V以下の低電
圧を制御する場合に適している。
圧変動（低下）や負荷電流の変動（増大）により、トラ
ンジスタQ2のベース電流が負荷電流に対し不足してくる
と、出力端子Vout（トランジスタQ2のコレクタ）の電圧
が上昇する。これにより、トランジスタQ3はオフの方向
に動作し、トランジスタQ1のベース電位は上昇し、その
エミッタ抵抗R2に流れる電流は増加する。抵抗R2に流れ
る増加電流をΔＩとすると、トランジスタQ2のベース電
流は約ｎ×ΔＩ（ｎは自然数）増加したことになり、そ
のコレクタ電位（出力端子Voutの電圧）の増加が抑制さ
れる。この場合、本考案のものは、アンプ等のレギュレ
ータを用いて制御できないような例えば0.4V以下の低電
圧を制御する場合に適している。
このように、トランジスタQ0がオンとなり、出力端子V
outがＬレベルになってCPUの誤動作を防止するモードに
なった場合、電源電圧や負荷電流が変動しても出力端子
電圧の増加が抑えられるので、CPUの誤動作をまねくよ
うなことはない。又、トランジスタQ2のベース電流は負
荷電流の増大や電源電圧の低下に伴なって増加する構成
であるため、出力電圧が必要以上に増大してCPUが動作
できなくなるようなことはなく、このため、CPUを大き
な負荷電流にても動作させることができ、高能力の回路
となり、従って、もし従来と同じ能力をもたせるのであ
ればアイドリング電流を少なくでき、省電力化できる。
outがＬレベルになってCPUの誤動作を防止するモードに
なった場合、電源電圧や負荷電流が変動しても出力端子
電圧の増加が抑えられるので、CPUの誤動作をまねくよ
うなことはない。又、トランジスタQ2のベース電流は負
荷電流の増大や電源電圧の低下に伴なって増加する構成
であるため、出力電圧が必要以上に増大してCPUが動作
できなくなるようなことはなく、このため、CPUを大き
な負荷電流にても動作させることができ、高能力の回路
となり、従って、もし従来と同じ能力をもたせるのであ
ればアイドリング電流を少なくでき、省電力化できる。
更に、第４図に示す従来回路における抵抗R1はΜΩオー
ダの極めて大きな値をとることがあってIC化を行なう場
合にチップ面積の増大，コスト高をまねくが、本考案で
はこの部分にトランジスタQ3を設けた構成であるので、
従来例に比してチップ面積が増大することなく、コスト
高にもならない。
ダの極めて大きな値をとることがあってIC化を行なう場
合にチップ面積の増大，コスト高をまねくが、本考案で
はこの部分にトランジスタQ3を設けた構成であるので、
従来例に比してチップ面積が増大することなく、コスト
高にもならない。
第２図は本考案の他の実施例の回路図を示す。このもの
は、第１図に示す回路におけるトランジスタの極性を逆
にしたものであり、その効果は第１図に示すものと同様
である。
は、第１図に示す回路におけるトランジスタの極性を逆
にしたものであり、その効果は第１図に示すものと同様
である。
第３図は本考案の更に他の実施例の要部の回路図を示
し、抵抗R2をトランジスタQ1のエミッタ抵抗とする代り
にベース抵抗としてもよい。
し、抵抗R2をトランジスタQ1のエミッタ抵抗とする代り
にベース抵抗としてもよい。
〔考案の効果〕 本考案によれば、出力端子電圧の変動を入力側トランジ
スタの入力端子に帰還させているので、電源電圧及び負
荷電流の変動があっても出力端子電圧の変動を抑制で
き、これにより、負荷の誤動作を防止できる。又、入力
側トランジスタのベースに帰還トランジスタを接続して
いるので、この代りにΜΩオーダの抵抗を接続した従来
例に比してIC化する際にチップ面積を小にでき、又、低
コストにできる。更に、出力電圧が必要以上に増大して
負荷が動作しなくなるようなことはなく、負荷を大きな
負荷電流にても動作させることができ、高能力の回路と
なり、従って、もし従来と同じ能力をもたせるのであれ
ばアイドリング電流を少なくでき、省電力化できる。
スタの入力端子に帰還させているので、電源電圧及び負
荷電流の変動があっても出力端子電圧の変動を抑制で
き、これにより、負荷の誤動作を防止できる。又、入力
側トランジスタのベースに帰還トランジスタを接続して
いるので、この代りにΜΩオーダの抵抗を接続した従来
例に比してIC化する際にチップ面積を小にでき、又、低
コストにできる。更に、出力電圧が必要以上に増大して
負荷が動作しなくなるようなことはなく、負荷を大きな
負荷電流にても動作させることができ、高能力の回路と
なり、従って、もし従来と同じ能力をもたせるのであれ
ばアイドリング電流を少なくでき、省電力化できる。
第１図は本考案の一実施例の回路図、第２図は本考案の
他の実施例の回路図、第３図は本考案の更に他の実施例
の要部の回路図、第４図は従来の一例の回路図である。 Q0，Q1〜Q3，X1，X2……トランジスタ、Vcc……電源、V
out……出力端子、RLO……負荷、R2……抵抗、Ｄ……ツ
ェナーダイオード、Ａ……アンプ。
他の実施例の回路図、第３図は本考案の更に他の実施例
の要部の回路図、第４図は従来の一例の回路図である。 Q0，Q1〜Q3，X1，X2……トランジスタ、Vcc……電源、V
out……出力端子、RLO……負荷、R2……抵抗、Ｄ……ツ
ェナーダイオード、Ａ……アンプ。
Claims (1)
- 【請求項１】電源電圧の降下を検出することにより、電
源端子とアース端子との間に接続されたカレントミラー
回路に電流を流して該カレントミラー回路の電流出力端
に接続された出力側トランジスタをオンさせ、該出力側
トランジスタのオンによってその出力端子をＬレベル又
はＨレベルに切換えることにより、該出力端子と上記電
源端子との間に接続された負荷を誤動作させないように
切換える負荷電源切換回路において、 上記出力端子と上記カレントミラー回路の電流入力端に
接続された入力側トランジスタの入力端子との間に帰還
トランジスタを接続し、上記出力端子電圧のレベル変動
を該帰還トランジスタを介して該入力側トランジスタの
入力端子に帰還させる構成としてなる負荷電源切換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11405489U JPH0737376Y2 (ja) | 1989-09-28 | 1989-09-28 | 負荷電源切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11405489U JPH0737376Y2 (ja) | 1989-09-28 | 1989-09-28 | 負荷電源切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353036U JPH0353036U (ja) | 1991-05-22 |
| JPH0737376Y2 true JPH0737376Y2 (ja) | 1995-08-23 |
Family
ID=31662443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11405489U Expired - Fee Related JPH0737376Y2 (ja) | 1989-09-28 | 1989-09-28 | 負荷電源切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737376Y2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8964361B2 (en) | 2010-07-21 | 2015-02-24 | Teradyne, Inc. | Bulk transfer of storage devices using manual loading |
| US9001456B2 (en) | 2010-08-31 | 2015-04-07 | Teradyne, Inc. | Engaging test slots |
| US9459312B2 (en) | 2013-04-10 | 2016-10-04 | Teradyne, Inc. | Electronic assembly test system |
-
1989
- 1989-09-28 JP JP11405489U patent/JPH0737376Y2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8964361B2 (en) | 2010-07-21 | 2015-02-24 | Teradyne, Inc. | Bulk transfer of storage devices using manual loading |
| US9001456B2 (en) | 2010-08-31 | 2015-04-07 | Teradyne, Inc. | Engaging test slots |
| US9459312B2 (en) | 2013-04-10 | 2016-10-04 | Teradyne, Inc. | Electronic assembly test system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0353036U (ja) | 1991-05-22 |
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| JPH0223069Y2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |