JP2564637Y2 - 負荷駆動回路の保護回路 - Google Patents
負荷駆動回路の保護回路Info
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- JP2564637Y2 JP2564637Y2 JP1992003478U JP347892U JP2564637Y2 JP 2564637 Y2 JP2564637 Y2 JP 2564637Y2 JP 1992003478 U JP1992003478 U JP 1992003478U JP 347892 U JP347892 U JP 347892U JP 2564637 Y2 JP2564637 Y2 JP 2564637Y2
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Description
【０００１】
【産業上の利用分野】本考案は負荷駆動回路、特にステ
ッピングモータ負荷の通電方向が切り換えられる駆動回
路の保護回路に関する。
ッピングモータ負荷の通電方向が切り換えられる駆動回
路の保護回路に関する。
【０００２】
【従来の技術】従来、トランジスタ等で構成される増幅
回路を介して例えばステッピング・モータ等の負荷に電
流を供給してステッピング・モータを回転駆動する負荷
駆動回路において、例えばＣＰＵ異常処理により、プッ
シュプル構成用の上流・下流各トランジスタが同時オン
し、トランジスタ間ショートに至る可能性がある。この
対策として負荷駆動回路には、ＣＰＵから同時オンにな
るモードの信号が出力されたとしても、この信号のロジ
ック状態を検知して前記プッシュプルトランジスタが同
時オンモードになることを回避する為の保護回路が設け
られている。
回路を介して例えばステッピング・モータ等の負荷に電
流を供給してステッピング・モータを回転駆動する負荷
駆動回路において、例えばＣＰＵ異常処理により、プッ
シュプル構成用の上流・下流各トランジスタが同時オン
し、トランジスタ間ショートに至る可能性がある。この
対策として負荷駆動回路には、ＣＰＵから同時オンにな
るモードの信号が出力されたとしても、この信号のロジ
ック状態を検知して前記プッシュプルトランジスタが同
時オンモードになることを回避する為の保護回路が設け
られている。
【０００３】かかる従来の負荷駆動回路１を示す図４に
おいて、ＰＮＰトランジスタＴ1 、ＮＰＮトランジスタ
Ｔ2 は供給電圧ＶB の負荷駆動電源とアースとの間に直
列に接続してプッシュ・プル回路を構成し、例えばステ
ッピング・モータ等の負荷２はこのトランジスタＴ1 、
Ｔ2 の接続点に接続している。保護回路３は、ＣＰＵ１
のロジック状態を検知し、トランジスタＴ1 、Ｔ2 の同
時オンを回避する為のロジック回路であり、インバータ
４、６、ＮＡＮＤ回路５、ＯＲ回路７、ＡＮＤ回路８
と、で構成されている。そして２つの駆動信号がＣＰＵ
１のポートから保護回路３を介してトランジスタＴ1 、
Ｔ2 のベースに夫々出力される。
おいて、ＰＮＰトランジスタＴ1 、ＮＰＮトランジスタ
Ｔ2 は供給電圧ＶB の負荷駆動電源とアースとの間に直
列に接続してプッシュ・プル回路を構成し、例えばステ
ッピング・モータ等の負荷２はこのトランジスタＴ1 、
Ｔ2 の接続点に接続している。保護回路３は、ＣＰＵ１
のロジック状態を検知し、トランジスタＴ1 、Ｔ2 の同
時オンを回避する為のロジック回路であり、インバータ
４、６、ＮＡＮＤ回路５、ＯＲ回路７、ＡＮＤ回路８
と、で構成されている。そして２つの駆動信号がＣＰＵ
１のポートから保護回路３を介してトランジスタＴ1 、
Ｔ2 のベースに夫々出力される。
【０００４】次に動作を説明する。ＣＰＵ１の夫々のポ
ートからの信号の信号レベルＶ1 、Ｖ2 の出力ロジック
は図５のモードＡ〜Ｄの４通りであり、このうち使用さ
れるモードはＡ〜Ｃである。もしＣＰＵ１からの２つの
駆動信号を夫々のトランジスタＴ1 、Ｔ2 に直接出力し
た場合、図５のモードＢの駆動信号をＣＰＵ１から出力
すると、トランジスタＴ1 、Ｔ2 は同時オンとなってし
まう。したがってどのようなモードの信号がＣＰＵ１か
ら出力されてもトランジスタＴ1 、Ｔ2 が同時オンとは
ならないように、この保護回路３を介してＣＰＵ１から
トランジスタＴ1 、Ｔ2 を駆動している。
ートからの信号の信号レベルＶ1 、Ｖ2 の出力ロジック
は図５のモードＡ〜Ｄの４通りであり、このうち使用さ
れるモードはＡ〜Ｃである。もしＣＰＵ１からの２つの
駆動信号を夫々のトランジスタＴ1 、Ｔ2 に直接出力し
た場合、図５のモードＢの駆動信号をＣＰＵ１から出力
すると、トランジスタＴ1 、Ｔ2 は同時オンとなってし
まう。したがってどのようなモードの信号がＣＰＵ１か
ら出力されてもトランジスタＴ1 、Ｔ2 が同時オンとは
ならないように、この保護回路３を介してＣＰＵ１から
トランジスタＴ1 、Ｔ2 を駆動している。
【０００５】次に各モードについて説明する。図４にお
いて、電源からトランジスタＴ1 を介して負荷２にプッ
シュ電流を通電する時にはモードＡに設定する。ＣＰＵ
１の駆動信号がモードＡに設定されると、トランジスタ
Ｔ1 はベースにローレベル信号「Ｌ」を入力してオン、
トランジスタＴ2 はベースにローレベル信号「Ｌ」が出
力されてオフする。この時、点ｚの電圧Ｖz を「Ｌ」レ
ベルにすれば、電源→トランジスタＴ1 →負荷２→点ｚ
の通電回路が形成され、この通電回路にプッシュ電流が
流れ、負荷２が駆動される。
いて、電源からトランジスタＴ1 を介して負荷２にプッ
シュ電流を通電する時にはモードＡに設定する。ＣＰＵ
１の駆動信号がモードＡに設定されると、トランジスタ
Ｔ1 はベースにローレベル信号「Ｌ」を入力してオン、
トランジスタＴ2 はベースにローレベル信号「Ｌ」が出
力されてオフする。この時、点ｚの電圧Ｖz を「Ｌ」レ
ベルにすれば、電源→トランジスタＴ1 →負荷２→点ｚ
の通電回路が形成され、この通電回路にプッシュ電流が
流れ、負荷２が駆動される。
【０００６】プッシュ電流とは逆方向のプル電流を負荷
２に通電する時にはモードＢに設定する。モードＢに設
定されると、電圧Ｖz を「Ｈ」レベルにすれば点ｚ→負
荷２→トランジスタＴ2 の通電回路が形成され、この通
電回路にプル電流が流れ、負荷２が駆動される。負荷２
に通電しない時には、モードＣに設定する。モードＣの
信号が出力されるとトランジスタＴ1 、Ｔ2 は共にオフ
する。
２に通電する時にはモードＢに設定する。モードＢに設
定されると、電圧Ｖz を「Ｈ」レベルにすれば点ｚ→負
荷２→トランジスタＴ2 の通電回路が形成され、この通
電回路にプル電流が流れ、負荷２が駆動される。負荷２
に通電しない時には、モードＣに設定する。モードＣの
信号が出力されるとトランジスタＴ1 、Ｔ2 は共にオフ
する。
【０００７】通常使用されないモードＤの信号が出力さ
れた時、モードＣと同様にトランジスタＴ1 のベースに
は信号「Ｈ」が出力され、トランジスタＴ2 のベースに
は信号「Ｌ」が出力され、トランジスタＴ1 、Ｔ2 は共
にオフする。したがってこの保護回路３によりＣＰＵ１
からどのようなモードに信号が出力されてもトランジス
タＴ1 、Ｔ2 が同時にオンすることはない。
れた時、モードＣと同様にトランジスタＴ1 のベースに
は信号「Ｈ」が出力され、トランジスタＴ2 のベースに
は信号「Ｌ」が出力され、トランジスタＴ1 、Ｔ2 は共
にオフする。したがってこの保護回路３によりＣＰＵ１
からどのようなモードに信号が出力されてもトランジス
タＴ1 、Ｔ2 が同時にオンすることはない。
【０００８】
【考案が解決しようとする課題】ところで、従来の負荷
駆動回路の保護回路では、論理状態で同時オンモードを
検知し、同時オンモードを回避しているので、論理回路
を構成しなければならず、保護回路のコストが割高にな
るという問題がある。本考案の目的は、このような従来
の課題に鑑みてなされたもので、論理回路などの高価な
回路を用いずにコンデンサ、ダイオードなどの基本的部
品を用いて安価に負荷駆動回路の保護回路を提供するこ
とにある。
駆動回路の保護回路では、論理状態で同時オンモードを
検知し、同時オンモードを回避しているので、論理回路
を構成しなければならず、保護回路のコストが割高にな
るという問題がある。本考案の目的は、このような従来
の課題に鑑みてなされたもので、論理回路などの高価な
回路を用いずにコンデンサ、ダイオードなどの基本的部
品を用いて安価に負荷駆動回路の保護回路を提供するこ
とにある。
【０００９】
【課題を解決するための手段】このため、本考案は、同
一信号レベルの２つの駆動信号に対し、２つの駆動回路
の一方のみが導通して負荷を駆動し、かつ、夫々の駆動
回路の導通時における負荷の通電方向が逆向きとなるよ
うに設定する一方、２つの駆動回路を同時に駆動させる
異なる信号レベルの駆動信号の異常出力時、ハイレベル
側の駆動信号出力側からローレベル側の駆動信号出力側
方向にのみ導通するダイオードと、前記２つの駆動回路
の出力レベルが変化した時に一方の出力レベルの変化を
他方の出力レベルの変化より遅延させて前記駆動回路に
入力させるコンデンサとを備えて構成する。
一信号レベルの２つの駆動信号に対し、２つの駆動回路
の一方のみが導通して負荷を駆動し、かつ、夫々の駆動
回路の導通時における負荷の通電方向が逆向きとなるよ
うに設定する一方、２つの駆動回路を同時に駆動させる
異なる信号レベルの駆動信号の異常出力時、ハイレベル
側の駆動信号出力側からローレベル側の駆動信号出力側
方向にのみ導通するダイオードと、前記２つの駆動回路
の出力レベルが変化した時に一方の出力レベルの変化を
他方の出力レベルの変化より遅延させて前記駆動回路に
入力させるコンデンサとを備えて構成する。
【００１０】
【作用】この負荷駆動回路の保護回路では、ダイオード
が２つの駆動回路を同時に駆動させる異なる信号レベル
の駆動信号の異常出力時、ハイレベル側の駆動信号出力
側からローレベル側の駆動信号出力側方向にのみ導通す
る。そのため、ダイオードを用いた簡単な回路で保護回
路が構成される。またコンデンサは、２つの駆動回路の
出力レベルが変化した時に一方の出力レベルの変化を他
方の出力レベルの変化より遅延させて前記駆動回路に入
力させる。これにより、異常時だけでなく正常時におい
ても前記コンデンサにより、同時に複数の駆動回路を動
作させないことにより、保護回路の安定性を向上させ
る。
が２つの駆動回路を同時に駆動させる異なる信号レベル
の駆動信号の異常出力時、ハイレベル側の駆動信号出力
側からローレベル側の駆動信号出力側方向にのみ導通す
る。そのため、ダイオードを用いた簡単な回路で保護回
路が構成される。またコンデンサは、２つの駆動回路の
出力レベルが変化した時に一方の出力レベルの変化を他
方の出力レベルの変化より遅延させて前記駆動回路に入
力させる。これにより、異常時だけでなく正常時におい
ても前記コンデンサにより、同時に複数の駆動回路を動
作させないことにより、保護回路の安定性を向上させ
る。
【００１１】２つの駆動回路を同時に駆動させる異常出
力時には、２つの駆動信号の信号レベルが異なるので整
流手段が導通し、ハイレベルの駆動信号はローレベルと
なり、ハイレベルの駆動信号で導通していた駆動回路は
非導通となる。したがって整流手段を設けるだけで２つ
のトランジスタが同時に導通するのを回避することが可
能となる。
力時には、２つの駆動信号の信号レベルが異なるので整
流手段が導通し、ハイレベルの駆動信号はローレベルと
なり、ハイレベルの駆動信号で導通していた駆動回路は
非導通となる。したがって整流手段を設けるだけで２つ
のトランジスタが同時に導通するのを回避することが可
能となる。
【００１２】
【実施例】以下、本考案の一実施例を図１〜３に基づい
て説明する。尚、図４と同一要素のものについては同一
符号を付して説明は省略する。本実施例を示す図１にお
いて、ステッピングモータ11の３つの負荷12、13、14は
点Ｏで星形結線されている。各負荷12〜14の他端は増幅
回路である夫々の負荷駆動回路15、16、17に接続され、
負荷駆動回路15はＣＰＵ１のポートＰ1 、Ｐ2に接続さ
れ、他の負荷駆動回路16、17も同様にして夫々ポートＰ
3 〜Ｐ6 に接続されている。
て説明する。尚、図４と同一要素のものについては同一
符号を付して説明は省略する。本実施例を示す図１にお
いて、ステッピングモータ11の３つの負荷12、13、14は
点Ｏで星形結線されている。各負荷12〜14の他端は増幅
回路である夫々の負荷駆動回路15、16、17に接続され、
負荷駆動回路15はＣＰＵ１のポートＰ1 、Ｐ2に接続さ
れ、他の負荷駆動回路16、17も同様にして夫々ポートＰ
3 〜Ｐ6 に接続されている。
【００１３】負荷駆動回路15において、ＰＮＰトランジ
スタTr3 、ＮＰＮトランジスタTr4は供給電圧ＶB の負
荷駆動電源とアースとの間に直列に接続してプッシュ・
プル回路を構成している。ダイオードＤ5 、Ｄ6 は夫々
トランジスタTr3 、Tr4 の保護用ダイオードである。ト
ランジスタTr1 、Tr2 は夫々ＣＰＵ１のポートＰ1 、Ｐ
2 から出力された駆動信号を増幅し、増幅した駆動信号
を夫々トランジスタTr3 、Tr4 のベースに出力する増幅
回路である。ステッピング・モータ11の負荷12はトラン
ジスタTr3 、Tr4 の接続点に接続している。トランジス
タTr3 、Tr4 の同時オン防止用のダイオードＤ1 はカソ
ードをポートＰ2 側にしてポートＰ1 、Ｐ2 間に電流制
限抵抗Ｒ1 を介して接続されているものであり整流手段
に相当する。抵抗Ｒ1 とトランジスタTr1 のベースとの
間には、カソードをトランジスタTr1 のベース側にして
バイアス用のダイオードＤ2 、Ｄ3 が接続されている。
ダイオードＤ4 は、カソードをトランジスタTr3 と負荷
12との接続点ａ側にして接続点ａと、ダイオードＤ2 と
抵抗Ｒ1 との接続点ｂと、の間に接続されている。トラ
ンジスタTr1 のベース−アース間には、トランジスタTr
1 がオンするタイミングを遅らせる為にコンデンサＣが
接続されている。尚、Ｒ1 〜Ｒ8 は抵抗であり、ＶCCは
ＣＰＵ１のマイコン用電源の電圧である。また負荷駆動
回路16、17も負荷駆動回路15と同一の構成となってい
る。
スタTr3 、ＮＰＮトランジスタTr4は供給電圧ＶB の負
荷駆動電源とアースとの間に直列に接続してプッシュ・
プル回路を構成している。ダイオードＤ5 、Ｄ6 は夫々
トランジスタTr3 、Tr4 の保護用ダイオードである。ト
ランジスタTr1 、Tr2 は夫々ＣＰＵ１のポートＰ1 、Ｐ
2 から出力された駆動信号を増幅し、増幅した駆動信号
を夫々トランジスタTr3 、Tr4 のベースに出力する増幅
回路である。ステッピング・モータ11の負荷12はトラン
ジスタTr3 、Tr4 の接続点に接続している。トランジス
タTr3 、Tr4 の同時オン防止用のダイオードＤ1 はカソ
ードをポートＰ2 側にしてポートＰ1 、Ｐ2 間に電流制
限抵抗Ｒ1 を介して接続されているものであり整流手段
に相当する。抵抗Ｒ1 とトランジスタTr1 のベースとの
間には、カソードをトランジスタTr1 のベース側にして
バイアス用のダイオードＤ2 、Ｄ3 が接続されている。
ダイオードＤ4 は、カソードをトランジスタTr3 と負荷
12との接続点ａ側にして接続点ａと、ダイオードＤ2 と
抵抗Ｒ1 との接続点ｂと、の間に接続されている。トラ
ンジスタTr1 のベース−アース間には、トランジスタTr
1 がオンするタイミングを遅らせる為にコンデンサＣが
接続されている。尚、Ｒ1 〜Ｒ8 は抵抗であり、ＶCCは
ＣＰＵ１のマイコン用電源の電圧である。また負荷駆動
回路16、17も負荷駆動回路15と同一の構成となってい
る。
【００１４】次に動作を説明する。図１において、ポー
トＰ1 からハイレベル信号「Ｈ」が出力されるとトラン
ジスタTr3 はオンし、ポートＰ1 からローレベル信号
「Ｌ」が出力されるとオフする。またポートＰ1 から信
号「Ｌ」が出力されるとトランジスタTr4 はオンし、ポ
ートＰ1 から信号「Ｈ」が出力されるとオフする。した
がってＣＰＵ１の正常なポートロジックとステッピング
モータ11の負荷駆動回路15の出力端子ロジックは図２に
示すようにモード１〜３の３通りとなる。
トＰ1 からハイレベル信号「Ｈ」が出力されるとトラン
ジスタTr3 はオンし、ポートＰ1 からローレベル信号
「Ｌ」が出力されるとオフする。またポートＰ1 から信
号「Ｌ」が出力されるとトランジスタTr4 はオンし、ポ
ートＰ1 から信号「Ｈ」が出力されるとオフする。した
がってＣＰＵ１の正常なポートロジックとステッピング
モータ11の負荷駆動回路15の出力端子ロジックは図２に
示すようにモード１〜３の３通りとなる。
【００１５】負荷駆動回路15をプッシュ側にするには負
荷駆動回路15をモード１、負荷駆動回路16（又は17）を
モード２に設定し、負荷駆動回路15をプル側にするには
負荷駆動回路15をモード２、負荷駆動回路16（又は17）
をモード１に設定する。また負荷駆動回路16、17間に通
電させる時は負荷駆動回路15をモード３に設定してトラ
ンジスタTr3 、Tr4 を共にオフにする。
荷駆動回路15をモード１、負荷駆動回路16（又は17）を
モード２に設定し、負荷駆動回路15をプル側にするには
負荷駆動回路15をモード２、負荷駆動回路16（又は17）
をモード１に設定する。また負荷駆動回路16、17間に通
電させる時は負荷駆動回路15をモード３に設定してトラ
ンジスタTr3 、Tr4 を共にオフにする。
【００１６】次に負荷駆動回路15の各モードにおけるタ
イミングチャートを図３に示す。図３において、期間Ｔ
1 〜Ｔ3 はＣＰＵ１が正常に動作している場合である。
期間Ｔ1 では、負荷駆動回路15がモード３に設定されて
負荷駆動回路15のＣＰＵ１のポートＰ1 、Ｐ2 から夫々
信号「Ｌ」、「Ｈ」が出力され、点ｂ、ｃの信号レベル
は夫々「Ｌ」、「Ｈ」となる。この時に負荷駆動回路1
6、17を夫々モード１、２にすれば負荷駆動電源→負荷1
3→負荷14→駆動回路17の通電回路が形成され、この通
電回路に通電電流が流れ、負荷電圧である接続点ａの電
圧Ｖa は１／２ＶB となる。同様にして期間Ｔ2 では負
荷駆動回路15、16（又は17）が夫々モード２、１に設定
され、トランジスタTr3 、Tr4 が夫々オフ、オンして電
圧Ｖa はＧＮＤレベルとなり、期間Ｔ3 では負荷駆動回
路15、16（又は17）が夫々モード１、２に設定され、ト
ランジスタTr3 、Tr4 が夫々オン、オフして電圧Ｖa は
略負荷駆動電圧の電圧ＶB となる。尚、期間Ｔ2 →Ｔ3
において、点ｂの信号レベルのローレベルからハイレベ
ルへの立ち上がり時、コンデンサＣの作用により点ｂの
信号レベルの立ち上がりに遅れが生じ、その間の瞬時的
なトランジスタTr3 、Tr4 の同時オンも防止される。こ
のように各負荷駆動回路15〜17を順次プッシュ側、プル
側に切り換えれば負荷12〜14への通電電流の通電方向が
切り換わり、前記モードを所定数繰り返せばステッピン
グ・モータ11は所定ステップ数回転駆動する。
イミングチャートを図３に示す。図３において、期間Ｔ
1 〜Ｔ3 はＣＰＵ１が正常に動作している場合である。
期間Ｔ1 では、負荷駆動回路15がモード３に設定されて
負荷駆動回路15のＣＰＵ１のポートＰ1 、Ｐ2 から夫々
信号「Ｌ」、「Ｈ」が出力され、点ｂ、ｃの信号レベル
は夫々「Ｌ」、「Ｈ」となる。この時に負荷駆動回路1
6、17を夫々モード１、２にすれば負荷駆動電源→負荷1
3→負荷14→駆動回路17の通電回路が形成され、この通
電回路に通電電流が流れ、負荷電圧である接続点ａの電
圧Ｖa は１／２ＶB となる。同様にして期間Ｔ2 では負
荷駆動回路15、16（又は17）が夫々モード２、１に設定
され、トランジスタTr3 、Tr4 が夫々オフ、オンして電
圧Ｖa はＧＮＤレベルとなり、期間Ｔ3 では負荷駆動回
路15、16（又は17）が夫々モード１、２に設定され、ト
ランジスタTr3 、Tr4 が夫々オン、オフして電圧Ｖa は
略負荷駆動電圧の電圧ＶB となる。尚、期間Ｔ2 →Ｔ3
において、点ｂの信号レベルのローレベルからハイレベ
ルへの立ち上がり時、コンデンサＣの作用により点ｂの
信号レベルの立ち上がりに遅れが生じ、その間の瞬時的
なトランジスタTr3 、Tr4 の同時オンも防止される。こ
のように各負荷駆動回路15〜17を順次プッシュ側、プル
側に切り換えれば負荷12〜14への通電電流の通電方向が
切り換わり、前記モードを所定数繰り返せばステッピン
グ・モータ11は所定ステップ数回転駆動する。
【００１７】次に、時間t0においてＣＰＵ１に異常が発
生し、トランジスタTr3 、Tr4 が同時オンとなるモー
ド、即ちＣＰＵ１のポートＰ1 、Ｐ2 から夫々信号
「Ｈ」、「Ｌ」が出力された時、ポートＰ1 からの信号
電流は、抵抗Ｒ1 、ダイオードＤ1を介してポートＰ2
に流れ、点ｂの信号レベルはダイオードＤ1 の順方向電
圧となる。そしてダイオードＤ2 、Ｄ3 でバイアスされ
ているので、ベース電圧ＶBEはトランジスタTr1 のオン
電圧よりも低下し、トランジスタTr1 はオフして電圧Ｖ
a はすみやかにＧＮＤレベルに移行し、時間t0以降、ダ
イオードＤ1 によりフェールセーフ動作に持ち込まれ、
トランジスタTr3 、Tr4 の同時オンは回避される。
生し、トランジスタTr3 、Tr4 が同時オンとなるモー
ド、即ちＣＰＵ１のポートＰ1 、Ｐ2 から夫々信号
「Ｈ」、「Ｌ」が出力された時、ポートＰ1 からの信号
電流は、抵抗Ｒ1 、ダイオードＤ1を介してポートＰ2
に流れ、点ｂの信号レベルはダイオードＤ1 の順方向電
圧となる。そしてダイオードＤ2 、Ｄ3 でバイアスされ
ているので、ベース電圧ＶBEはトランジスタTr1 のオン
電圧よりも低下し、トランジスタTr1 はオフして電圧Ｖ
a はすみやかにＧＮＤレベルに移行し、時間t0以降、ダ
イオードＤ1 によりフェールセーフ動作に持ち込まれ、
トランジスタTr3 、Tr4 の同時オンは回避される。
【００１８】かかる構成によれば、トランジスタTr3 、
Tr4 のどちらか一方をオンさせる時にはＣＰＵ１のポー
トＰ1 、Ｐ2 から「Ｈ」または「Ｌ」の同一信号レベル
の２つの駆動信号を同時に出力するようにし、ポートＰ
1 、Ｐ2 間を抵抗Ｒ1 を介してダイオードＤ1 で接続す
ることにより、ＣＰＵ１の異常処理でポートＰ1 、Ｐ2
からトランジスタTr3 、Tr4 が同時オンするモードの信
号が出力されてもダイオードＤ1 によりポートＰ1 の信
号レベルはすぐにローレベルとなってフェールセーフ動
作に持ち込まれるので、トランジスタTr1 、Tr3 がオフ
してトランジスタTr3 、Tr4 の同時オンが回避される。
したがってＣＰＵ１のポートＰ1 、Ｐ2間にダイオード
Ｄ1 を１つ接続するだけで従来の保護回路であり高価な
使用部品の多いロジック回路は不用となり部品数の低減
が図れて大幅なコストダウンとなり、しかも簡易な構成
で確実にトランジスタTr3 、Tr4 の同時オンを防止する
ことが出来る。
Tr4 のどちらか一方をオンさせる時にはＣＰＵ１のポー
トＰ1 、Ｐ2 から「Ｈ」または「Ｌ」の同一信号レベル
の２つの駆動信号を同時に出力するようにし、ポートＰ
1 、Ｐ2 間を抵抗Ｒ1 を介してダイオードＤ1 で接続す
ることにより、ＣＰＵ１の異常処理でポートＰ1 、Ｐ2
からトランジスタTr3 、Tr4 が同時オンするモードの信
号が出力されてもダイオードＤ1 によりポートＰ1 の信
号レベルはすぐにローレベルとなってフェールセーフ動
作に持ち込まれるので、トランジスタTr1 、Tr3 がオフ
してトランジスタTr3 、Tr4 の同時オンが回避される。
したがってＣＰＵ１のポートＰ1 、Ｐ2間にダイオード
Ｄ1 を１つ接続するだけで従来の保護回路であり高価な
使用部品の多いロジック回路は不用となり部品数の低減
が図れて大幅なコストダウンとなり、しかも簡易な構成
で確実にトランジスタTr3 、Tr4 の同時オンを防止する
ことが出来る。
【００１９】尚、実施例ではトランジスタTr1 〜Tr4 に
バイポーラトランジスタを用いたが、これに限らず電界
効果トランジスタを用いても勿論同様の構成となる。
バイポーラトランジスタを用いたが、これに限らず電界
効果トランジスタを用いても勿論同様の構成となる。
【００２０】
【考案の効果】以上に説明したように本考案によれば、
論理回路を用いずにダイオードのような基本的な部品を
用いて、ダイオードが２つの駆動回路を同時に駆動させ
る異なる信号レベルの駆動信号の異常出力時、ハイレベ
ル側の駆動信号出力側からローレベル側の駆動信号出力
側方向にのみ導通するため、ダイオードを用いた簡単な
回路により保護回路が構成できる。また本考案によれ
ば、異常時だけでなく正常時においてもコンデンサによ
り、同時に複数の駆動回路を動作させないことにより、
保護回路の安定性を向上させることができ、保護回路の
信頼性を向上させることができる。
論理回路を用いずにダイオードのような基本的な部品を
用いて、ダイオードが２つの駆動回路を同時に駆動させ
る異なる信号レベルの駆動信号の異常出力時、ハイレベ
ル側の駆動信号出力側からローレベル側の駆動信号出力
側方向にのみ導通するため、ダイオードを用いた簡単な
回路により保護回路が構成できる。また本考案によれ
ば、異常時だけでなく正常時においてもコンデンサによ
り、同時に複数の駆動回路を動作させないことにより、
保護回路の安定性を向上させることができ、保護回路の
信頼性を向上させることができる。
【図１】本考案の一実施例を示す回路図
【図２】図１のＣＰＵの出力ロジックの図
【図３】図１のタイミングチャート
【図４】従来の回路図
【図５】図５のＣＰＵの出力ロジックの図
１ ＣＰＵ 11 ステッピングモータ 12〜14 負荷 15〜17 負荷駆動回路 Tr1 〜Tr4 トランジスタ Ｄ1 〜Ｄ4 ダイオード
Claims (1)
- 【請求項１】同一信号レベルの２つの駆動信号に対し、
２つの駆動回路の一方のみが導通して負荷を駆動し、か
つ、夫々の駆動回路の導通時における負荷の通電方向が
逆向きとなるように設定する一方、 ２つの駆動回路を同時に駆動させる異なる信号レベルの
駆動信号の異常出力時、ハイレベル側の駆動信号出力側
からローレベル側の駆動信号出力側方向にのみ導通する
ダイオードと、 前記２つの駆動回路の出力レベルが変化した時に一方の
出力レベルの変化を他方の出力レベルの変化より遅延さ
せて前記駆動回路に入力させるコンデンサとを 備えたこ
とを特徴とする負荷駆動回路の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992003478U JP2564637Y2 (ja) | 1992-02-03 | 1992-02-03 | 負荷駆動回路の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992003478U JP2564637Y2 (ja) | 1992-02-03 | 1992-02-03 | 負荷駆動回路の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563010U JPH0563010U (ja) | 1993-08-20 |
| JP2564637Y2 true JP2564637Y2 (ja) | 1998-03-09 |
Family
ID=11558450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992003478U Expired - Lifetime JP2564637Y2 (ja) | 1992-02-03 | 1992-02-03 | 負荷駆動回路の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564637Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223060U (ja) * | 1985-07-26 | 1987-02-12 |
-
1992
- 1992-02-03 JP JP1992003478U patent/JP2564637Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563010U (ja) | 1993-08-20 |
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