JP2571745Y2 - 負荷駆動回路の保護回路 - Google Patents
負荷駆動回路の保護回路Info
- Publication number
- JP2571745Y2 JP2571745Y2 JP137692U JP137692U JP2571745Y2 JP 2571745 Y2 JP2571745 Y2 JP 2571745Y2 JP 137692 U JP137692 U JP 137692U JP 137692 U JP137692 U JP 137692U JP 2571745 Y2 JP2571745 Y2 JP 2571745Y2
- Authority
- JP
- Japan
- Prior art keywords
- load
- circuit
- transistor
- voltage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Stepping Motors (AREA)
Description
【０００１】
【産業上の利用分野】本考案は負荷駆動回路の保護回路
に関する。
に関する。
【０００２】
【従来の技術】従来、トランジスタ等で構成される増幅
回路を介して例えばステッピング・モータ等の負荷に電
流を供給してステッピング・モータを回転駆動する負荷
駆動回路において、ステッピング・モータがショートし
た時、あるいはステッピング・モータを接続するコネク
タ端子がショートした時に、各構成素子を破損しないよ
うに通常、負荷駆動回路には過電流が流れるのを防止す
る保護回路が設けられている。
回路を介して例えばステッピング・モータ等の負荷に電
流を供給してステッピング・モータを回転駆動する負荷
駆動回路において、ステッピング・モータがショートし
た時、あるいはステッピング・モータを接続するコネク
タ端子がショートした時に、各構成素子を破損しないよ
うに通常、負荷駆動回路には過電流が流れるのを防止す
る保護回路が設けられている。
【０００３】従来の負荷駆動回路１を示す図４におい
て、ＰＮＰトランジスタTr3 、ＮＰＮトランジスタTr4
は供給電圧ＶB の負荷駆動電源とアースとの間に直列に
接続してプッシュ・プル回路を構成している。トランジ
スタTr1 、Tr2 は夫々信号出力手段であるＣＰＵ２のポ
ートＰ1 、Ｐ2 から出力された駆動信号を入力してトラ
ンジスタTr3 、Tr4 を駆動するトランジスタである。ス
テッピング・モータの負荷３はトランジスタTr3 、Tr4
の接続点に接続している。尚、Ｒ1 〜Ｒ8 は抵抗であ
り、ＶCCはＣＰＵ２のマイコン用電源の電圧である。
て、ＰＮＰトランジスタTr3 、ＮＰＮトランジスタTr4
は供給電圧ＶB の負荷駆動電源とアースとの間に直列に
接続してプッシュ・プル回路を構成している。トランジ
スタTr1 、Tr2 は夫々信号出力手段であるＣＰＵ２のポ
ートＰ1 、Ｐ2 から出力された駆動信号を入力してトラ
ンジスタTr3 、Tr4 を駆動するトランジスタである。ス
テッピング・モータの負荷３はトランジスタTr3 、Tr4
の接続点に接続している。尚、Ｒ1 〜Ｒ8 は抵抗であ
り、ＶCCはＣＰＵ２のマイコン用電源の電圧である。
【０００４】負荷駆動回路１を保護する保護回路は、ト
ランジスタTr3 の通電電流量検出用抵抗Ｒ7 と、抵抗Ｒ
7 の電圧降下を利用して導通するトランジスタTr5 と、
トランジスタTr5 のベース電流量を制限する抵抗Ｒ
8 と、によって構成されている。トランジスタTr5 をオ
ンさせるエミッタ−ベース間の電圧ＶBE、トランジスタ
Tr3 のエミッタ電流量Ｉ、抵抗Ｒ7 の抵抗値Ｒとして、
通常の通電量の時にＶBE≧ＩＲになるように抵抗Ｒ7 の
抵抗値が設定される。
ランジスタTr3 の通電電流量検出用抵抗Ｒ7 と、抵抗Ｒ
7 の電圧降下を利用して導通するトランジスタTr5 と、
トランジスタTr5 のベース電流量を制限する抵抗Ｒ
8 と、によって構成されている。トランジスタTr5 をオ
ンさせるエミッタ−ベース間の電圧ＶBE、トランジスタ
Tr3 のエミッタ電流量Ｉ、抵抗Ｒ7 の抵抗値Ｒとして、
通常の通電量の時にＶBE≧ＩＲになるように抵抗Ｒ7 の
抵抗値が設定される。
【０００５】次に動作を説明する。負荷駆動電源からス
テッピング・モータの負荷３に電流を供給する場合、Ｖ
B＞Ｖz （Ｖz ：点ｚの電圧）にして、ＣＰＵ２の夫々
のポートＰ1 、Ｐ2 からハイレベル信号「Ｈ」、「Ｈ」
を出力する。これによりトランジスタTr1 がオンしてト
ランジスタTr3 がオンし、トランジスタTr2 がオフして
トランジスタTr4 がオフする。したがって、負荷３には
駆動回路15の負荷駆動電源からのプッシュ（Push）電流
が流れる。この通電量は略エミッタ電流Ｉであり、正常
時にはＶBE≧ＩＲとなってトランジスタTr5 はオフして
いる。
テッピング・モータの負荷３に電流を供給する場合、Ｖ
B＞Ｖz （Ｖz ：点ｚの電圧）にして、ＣＰＵ２の夫々
のポートＰ1 、Ｐ2 からハイレベル信号「Ｈ」、「Ｈ」
を出力する。これによりトランジスタTr1 がオンしてト
ランジスタTr3 がオンし、トランジスタTr2 がオフして
トランジスタTr4 がオフする。したがって、負荷３には
駆動回路15の負荷駆動電源からのプッシュ（Push）電流
が流れる。この通電量は略エミッタ電流Ｉであり、正常
時にはＶBE≧ＩＲとなってトランジスタTr5 はオフして
いる。
【０００６】負荷３の電流を負荷駆動回路１に吸い込む
（プル：Pull）場合、Ｖz ＞０にして、ＣＰＵ２の夫々
のポートＰ1 、Ｐ2 からローレベル信号「Ｌ」、「Ｌ」
を出力する。これによりトランジスタTr1 がオフしてト
ランジスタTr3 がオフし、トランジスタTr2 がオンして
トランジスタTr4 がオンする。万が一、負荷３がショー
トした場合、あるいはコネクタ端子がショートした場
合、トランジスタTr3 のエミッタ電流Ｉが増加する。エ
ミッタ電流Ｉが増加してＶBE＜ＩＲになると、トランジ
スタTr5 がオンしてトランジスタTr3 のエミッタ電流Ｉ
が制限され、トランジスタTr3 が過電流により破損する
のを防止している。このように抵抗Ｒ7 により駆動段ト
ランジスタであるトランジスタTr3 のエミッタ電流がモ
ニタされ、負荷３等がショートした場合にトランジスタ
Tr3 の通電量を制限するようにしている。
（プル：Pull）場合、Ｖz ＞０にして、ＣＰＵ２の夫々
のポートＰ1 、Ｐ2 からローレベル信号「Ｌ」、「Ｌ」
を出力する。これによりトランジスタTr1 がオフしてト
ランジスタTr3 がオフし、トランジスタTr2 がオンして
トランジスタTr4 がオンする。万が一、負荷３がショー
トした場合、あるいはコネクタ端子がショートした場
合、トランジスタTr3 のエミッタ電流Ｉが増加する。エ
ミッタ電流Ｉが増加してＶBE＜ＩＲになると、トランジ
スタTr5 がオンしてトランジスタTr3 のエミッタ電流Ｉ
が制限され、トランジスタTr3 が過電流により破損する
のを防止している。このように抵抗Ｒ7 により駆動段ト
ランジスタであるトランジスタTr3 のエミッタ電流がモ
ニタされ、負荷３等がショートした場合にトランジスタ
Tr3 の通電量を制限するようにしている。
【０００７】
【考案が解決しようとする課題】ところで、従来の負荷
駆動回路の保護回路では、電流検出用抵抗Ｒ7 が不可欠
であった。しかし、抵抗Ｒ7 に負荷３への通電電流を通
電する為、抵抗Ｒ7 は通常、低抵抗、高許容電力であり
大きな形状を有し、また保護回路を構成するには電流検
出用抵抗Ｒ7 の他にも構成素子が必要であった。さらに
過電流時にトランジスタTr3 の通電量を制限するものの
トランジスタTr3 には正常時より大きい電流が流れてし
まい、トランジスタTr3 を保護するには不十分であっ
た。
駆動回路の保護回路では、電流検出用抵抗Ｒ7 が不可欠
であった。しかし、抵抗Ｒ7 に負荷３への通電電流を通
電する為、抵抗Ｒ7 は通常、低抵抗、高許容電力であり
大きな形状を有し、また保護回路を構成するには電流検
出用抵抗Ｒ7 の他にも構成素子が必要であった。さらに
過電流時にトランジスタTr3 の通電量を制限するものの
トランジスタTr3 には正常時より大きい電流が流れてし
まい、トランジスタTr3 を保護するには不十分であっ
た。
【０００８】本考案ではこのような従来の課題に鑑みて
なされたもので、構成素子数を低減して確実に構成素子
を保護する負荷駆動回路の保護回路を提供することを目
的とする。
なされたもので、構成素子数を低減して確実に構成素子
を保護する負荷駆動回路の保護回路を提供することを目
的とする。
【０００９】
【課題を解決するための手段】このため本考案は、ハイ
レベル信号を増幅回路により増幅した駆動信号により負
荷を駆動する負荷駆動回路の保護回路において、前記ハ
イレベル信号を増幅回路と負荷の接続点方向にのみ導通
する整流手段を設けるようにした。
レベル信号を増幅回路により増幅した駆動信号により負
荷を駆動する負荷駆動回路の保護回路において、前記ハ
イレベル信号を増幅回路と負荷の接続点方向にのみ導通
する整流手段を設けるようにした。
【００１０】
【作用】上記の構成によれば、ハイレベル信号が増幅回
路に入力された時、ハイレベル信号は増幅回路により駆
動信号に増幅される。負荷が正常である場合には、増幅
回路と負荷との接続点の電圧はハイレベル信号の電圧よ
りも高く、駆動信号により負荷に正常に電流が供給され
る。
路に入力された時、ハイレベル信号は増幅回路により駆
動信号に増幅される。負荷が正常である場合には、増幅
回路と負荷との接続点の電圧はハイレベル信号の電圧よ
りも高く、駆動信号により負荷に正常に電流が供給され
る。
【００１１】万が一、負荷がショートした場合、前記接
続点の電圧はハイレベル信号の電圧よりも低下する。し
たがってハイレベル信号の信号電流は整流手段を介して
接続点へと流れ、前記信号電圧が低下しローレベルとな
って増幅回路が遮断され、増幅回路が保護される。した
がって整流手段を設ければ増幅回路の通電電流を確実に
遮断できると共に、保護回路を整流手段だけで構成する
ことが可能となり、構成素子数を低減することが可能と
なる。
続点の電圧はハイレベル信号の電圧よりも低下する。し
たがってハイレベル信号の信号電流は整流手段を介して
接続点へと流れ、前記信号電圧が低下しローレベルとな
って増幅回路が遮断され、増幅回路が保護される。した
がって整流手段を設ければ増幅回路の通電電流を確実に
遮断できると共に、保護回路を整流手段だけで構成する
ことが可能となり、構成素子数を低減することが可能と
なる。
【００１２】
【実施例】以下、本考案の一実施例を図１〜３に基づい
て説明する。尚、図４と同一要素のものについては同一
符号を付して説明は省略する。本実施例を示す図１にお
いて、ステッピングモータ11の３つの負荷12、13、14は
点Ｏで星形結線されている。各負荷12〜14の他端は増幅
回路である夫々の負荷駆動回路15、16、17に接続され、
負荷駆動回路15はＣＰＵ２のポートＰ1 、Ｐ2に接続さ
れ、他の負荷駆動回路16、17も同様にして夫々ポートＰ
3 〜Ｐ6 に接続されている。
て説明する。尚、図４と同一要素のものについては同一
符号を付して説明は省略する。本実施例を示す図１にお
いて、ステッピングモータ11の３つの負荷12、13、14は
点Ｏで星形結線されている。各負荷12〜14の他端は増幅
回路である夫々の負荷駆動回路15、16、17に接続され、
負荷駆動回路15はＣＰＵ２のポートＰ1 、Ｐ2に接続さ
れ、他の負荷駆動回路16、17も同様にして夫々ポートＰ
3 〜Ｐ6 に接続されている。
【００１３】負荷駆動回路15において、トランジスタTr
3 、Tr4 の同時オン防止用のダイオードＤ1 はカソード
をポートＰ2 側にしてポートＰ1 、Ｐ2 間に抵抗Ｒ1 を
介して接続されている。抵抗Ｒ1 とトランジスタTr1 の
ベースとの間にはカソードがトランジスタTr1 のベース
側でありバイアス用のダイオードＤ2 、Ｄ3 が接続され
ている。点ａは駆動回路15の出力端子でありトランジス
タTr3 と負荷12との接続点であって、整流手段であるダ
イオードＤ4 は、カソードをこの接続点ａ側に向けて接
続点ａと、ダイオードＤ2 と抵抗Ｒ1 との接続点ｂと、
の間に接続されている。トランジスタTr1 のオンするタ
イミングを遅らせる為にコンデンサＣがトランジスタTr
1 のベース−アース間に接続されている。またＲ11〜Ｒ
13は抵抗であり、ダイオードＤ5 、Ｄ6 は夫々トランジ
スタTr3 、Tr4 の保護用ダイオードである。尚、負荷駆
動回路16、17も負荷駆動回路15と同一の構成となってい
る。
3 、Tr4 の同時オン防止用のダイオードＤ1 はカソード
をポートＰ2 側にしてポートＰ1 、Ｐ2 間に抵抗Ｒ1 を
介して接続されている。抵抗Ｒ1 とトランジスタTr1 の
ベースとの間にはカソードがトランジスタTr1 のベース
側でありバイアス用のダイオードＤ2 、Ｄ3 が接続され
ている。点ａは駆動回路15の出力端子でありトランジス
タTr3 と負荷12との接続点であって、整流手段であるダ
イオードＤ4 は、カソードをこの接続点ａ側に向けて接
続点ａと、ダイオードＤ2 と抵抗Ｒ1 との接続点ｂと、
の間に接続されている。トランジスタTr1 のオンするタ
イミングを遅らせる為にコンデンサＣがトランジスタTr
1 のベース−アース間に接続されている。またＲ11〜Ｒ
13は抵抗であり、ダイオードＤ5 、Ｄ6 は夫々トランジ
スタTr3 、Tr4 の保護用ダイオードである。尚、負荷駆
動回路16、17も負荷駆動回路15と同一の構成となってい
る。
【００１４】次に動作を説明する。図１において、ポー
トＰ1 からハイレベル信号「Ｈ」が出力されるとトラン
ジスタTr3 はオンし、ポートＰ1 からローレベル信号
「Ｌ」が出力されるとオフする。またポートＰ1 から信
号「Ｌ」が出力されるとトランジスタTr4 はオンし、ポ
ートＰ1 から信号「Ｈ」が出力されるとオフする。した
がってＣＰＵ２のポートロジックとステッピングモータ
11の負荷駆動回路15の出力端子ロジックは図２に示すよ
うにモード１〜３の３通りとなる。
トＰ1 からハイレベル信号「Ｈ」が出力されるとトラン
ジスタTr3 はオンし、ポートＰ1 からローレベル信号
「Ｌ」が出力されるとオフする。またポートＰ1 から信
号「Ｌ」が出力されるとトランジスタTr4 はオンし、ポ
ートＰ1 から信号「Ｈ」が出力されるとオフする。した
がってＣＰＵ２のポートロジックとステッピングモータ
11の負荷駆動回路15の出力端子ロジックは図２に示すよ
うにモード１〜３の３通りとなる。
【００１５】負荷駆動回路15をプッシュ側にするには負
荷駆動回路15をモード１、負荷駆動回路16（又は17）を
モード２に設定し、負荷駆動回路15をプル側にするには
負荷駆動回路15をモード２、負荷駆動回路16（又は17）
をモード１に設定する。また負荷駆動回路16、17間に通
電させる時は負荷駆動回路15をモード３に設定してトラ
ンジスタTr3 、Tr4 を共にオフにする。
荷駆動回路15をモード１、負荷駆動回路16（又は17）を
モード２に設定し、負荷駆動回路15をプル側にするには
負荷駆動回路15をモード２、負荷駆動回路16（又は17）
をモード１に設定する。また負荷駆動回路16、17間に通
電させる時は負荷駆動回路15をモード３に設定してトラ
ンジスタTr3 、Tr4 を共にオフにする。
【００１６】次に負荷駆動回路15の各モードにおけるタ
イミングチャートを図３に示す。図３（Ａ）の期間Ｔ
1 、Ｔ3 、Ｔ5 において、負荷駆動回路15がモード１、
負荷駆動回路16（又は17）がモード２になった時、負荷
駆動電源→トランジスタTr3 →負荷12→負荷13→負荷駆
動回路16（又は17）の通電回路が形成され、負荷駆動回
路15がプッシュ側、負荷駆動回路16（又は17）がプル側
となってこの通電回路に通電電流が流れる。したがって
接続点ａの電圧である負荷電圧Ｖa は略負荷駆動電圧の
電圧ＶB となる。尚、ポートＰ1 の信号「Ｈ」は、正常
時の負荷電圧Ｖaよりも低レベルなので支障がない。期
間Ｔ2 において負荷駆動回路15がモード２、負荷駆動回
路16（又は17）がモード１になった時、負荷駆動回路16
（又は17）→負荷13（又は14）→負荷12→負荷駆動回路
15のトランジスタTr4 →アースの通電回路が形成され、
負荷駆動回路15がプル側、負荷駆動回路16（又は17）が
プッシュ側となってこの通電回路に通電電流が流れる。
したがって負荷電圧Ｖa は略アース電位となる。同様に
して期間Ｔ4 は負荷駆動回路15がモード３、負荷駆動回
路16、17が例えば夫々モード１、２になった時であり、
負荷駆動回路15にはプッシュ、プル電流とも流れず、負
荷電圧Ｖa は負荷駆動電源の電圧ＶB の１／２の電圧と
なる。このように各負荷駆動回路15〜17を順次プッシュ
側、プル側に切り換えれば負荷12〜14への通電電流の通
電方向が切り換わり、前記モードを所定数繰り返せばス
テッピング・モータ11は所定ステップ数回転駆動する。
イミングチャートを図３に示す。図３（Ａ）の期間Ｔ
1 、Ｔ3 、Ｔ5 において、負荷駆動回路15がモード１、
負荷駆動回路16（又は17）がモード２になった時、負荷
駆動電源→トランジスタTr3 →負荷12→負荷13→負荷駆
動回路16（又は17）の通電回路が形成され、負荷駆動回
路15がプッシュ側、負荷駆動回路16（又は17）がプル側
となってこの通電回路に通電電流が流れる。したがって
接続点ａの電圧である負荷電圧Ｖa は略負荷駆動電圧の
電圧ＶB となる。尚、ポートＰ1 の信号「Ｈ」は、正常
時の負荷電圧Ｖaよりも低レベルなので支障がない。期
間Ｔ2 において負荷駆動回路15がモード２、負荷駆動回
路16（又は17）がモード１になった時、負荷駆動回路16
（又は17）→負荷13（又は14）→負荷12→負荷駆動回路
15のトランジスタTr4 →アースの通電回路が形成され、
負荷駆動回路15がプル側、負荷駆動回路16（又は17）が
プッシュ側となってこの通電回路に通電電流が流れる。
したがって負荷電圧Ｖa は略アース電位となる。同様に
して期間Ｔ4 は負荷駆動回路15がモード３、負荷駆動回
路16、17が例えば夫々モード１、２になった時であり、
負荷駆動回路15にはプッシュ、プル電流とも流れず、負
荷電圧Ｖa は負荷駆動電源の電圧ＶB の１／２の電圧と
なる。このように各負荷駆動回路15〜17を順次プッシュ
側、プル側に切り換えれば負荷12〜14への通電電流の通
電方向が切り換わり、前記モードを所定数繰り返せばス
テッピング・モータ11は所定ステップ数回転駆動する。
【００１７】次に、図３（Ｂ）の時間t0において、負荷
駆動回路15がモード１の時、万が一、負荷がショートし
たりコネクタ端子がショートしたりすると、負荷電圧Ｖ
a が低下するのでトランジスタTr3 には過電流が流れよ
うとする。しかし、ダイオードＤ4 により負荷電圧Ｖa
がモニタされ、負荷電圧Ｖa が低下するとポートＰ1の
電圧もローレベル「Ｌ」となる。そしてトランジスタTr
1 は遮断され、これによりトランジスタTr3 もオフし、
トランジスタTr3 等の負荷駆動回路15の構成素子は保護
される。したがって電流検出用抵抗による電圧降下を利
用して過電流時にトランジスタTr3 の通電電流を制限し
ていた従来の保護回路は不用となり、しかも確実に通電
電流が遮断される。
駆動回路15がモード１の時、万が一、負荷がショートし
たりコネクタ端子がショートしたりすると、負荷電圧Ｖ
a が低下するのでトランジスタTr3 には過電流が流れよ
うとする。しかし、ダイオードＤ4 により負荷電圧Ｖa
がモニタされ、負荷電圧Ｖa が低下するとポートＰ1の
電圧もローレベル「Ｌ」となる。そしてトランジスタTr
1 は遮断され、これによりトランジスタTr3 もオフし、
トランジスタTr3 等の負荷駆動回路15の構成素子は保護
される。したがって電流検出用抵抗による電圧降下を利
用して過電流時にトランジスタTr3 の通電電流を制限し
ていた従来の保護回路は不用となり、しかも確実に通電
電流が遮断される。
【００１８】かかる構成によれば、トランジスタTr3 の
コレクタと負荷12とが接続している接続点ａとＣＰＵ２
のポートＰ1 との間に、抵抗Ｒ1 を介してカソードを接
続点ａ側に向けて接続しているダイオードＤ4 により、
負荷電圧Ｖa がモニタされ、万が一、負荷がショートし
たりコネクタ端子がショートしたりして接続点ａの電圧
である負荷電圧Ｖa が低下した時にポートＰ1 の信号電
圧も低下しトランジスタTr3 がオフするので、従来のよ
うに、負荷駆動回路15の通電回路に電流検出用抵抗を接
続して過電流による電圧降下を利用してトランジスタTr
3 の通電電流を制限していた保護回路は不用となり、保
護回路の構成素子数を低減出来、しかも確実に通電電流
を遮断出来る。
コレクタと負荷12とが接続している接続点ａとＣＰＵ２
のポートＰ1 との間に、抵抗Ｒ1 を介してカソードを接
続点ａ側に向けて接続しているダイオードＤ4 により、
負荷電圧Ｖa がモニタされ、万が一、負荷がショートし
たりコネクタ端子がショートしたりして接続点ａの電圧
である負荷電圧Ｖa が低下した時にポートＰ1 の信号電
圧も低下しトランジスタTr3 がオフするので、従来のよ
うに、負荷駆動回路15の通電回路に電流検出用抵抗を接
続して過電流による電圧降下を利用してトランジスタTr
3 の通電電流を制限していた保護回路は不用となり、保
護回路の構成素子数を低減出来、しかも確実に通電電流
を遮断出来る。
【００１９】尚、実施例ではトランジスタTr1 〜Tr4 に
バイポーラトランジスタを用いたが、これに限らず電界
効果トランジスタを用いても勿論同様の構成となる。
バイポーラトランジスタを用いたが、これに限らず電界
効果トランジスタを用いても勿論同様の構成となる。
【００２０】
【考案の効果】以上説明したように本考案によれば、増
幅回路と負荷とが接続している接続点方向にのみ導通す
る整流手段を設けることにより、前記接続点の電圧が検
知され、該電圧がハイレベル信号の電圧よりも低下した
時に前記信号電圧も低下してローレベルとなるので増幅
回路の通電電流を確実に遮断出来、しかも整流手段だけ
で負荷駆動回路の保護回路を構成することが出来るので
保護回路の構成素子数を低減することが出来る。
幅回路と負荷とが接続している接続点方向にのみ導通す
る整流手段を設けることにより、前記接続点の電圧が検
知され、該電圧がハイレベル信号の電圧よりも低下した
時に前記信号電圧も低下してローレベルとなるので増幅
回路の通電電流を確実に遮断出来、しかも整流手段だけ
で負荷駆動回路の保護回路を構成することが出来るので
保護回路の構成素子数を低減することが出来る。
【図１】本考案の一実施例を示す回路図
【図２】図１のＣＰＵの出力ロジックの図
【図３】図１のタイミングチャート
【図４】従来の回路図
２ ＣＰＵ 11 ステッピングモータ 12〜14 負荷 15〜17 負荷駆動回路 Tr1 〜Tr4 トランジスタ Ｄ1 〜Ｄ4 ダイオード
Claims (1)
- 【請求項１】ハイレベル信号を増幅回路により増幅した
駆動信号により負荷を駆動する負荷駆動回路の保護回路
において、 前記ハイレベル信号を増幅回路と負荷の接続点方向にの
み導通する整流手段を設けたことを特徴とする負荷駆動
回路の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP137692U JP2571745Y2 (ja) | 1992-01-17 | 1992-01-17 | 負荷駆動回路の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP137692U JP2571745Y2 (ja) | 1992-01-17 | 1992-01-17 | 負荷駆動回路の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0560190U JPH0560190U (ja) | 1993-08-06 |
| JP2571745Y2 true JP2571745Y2 (ja) | 1998-05-18 |
Family
ID=11499771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP137692U Expired - Fee Related JP2571745Y2 (ja) | 1992-01-17 | 1992-01-17 | 負荷駆動回路の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571745Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113030673B (zh) * | 2021-02-24 | 2024-06-14 | 中科新松有限公司 | 电磁铁控制电路及其检测方法 |
-
1992
- 1992-01-17 JP JP137692U patent/JP2571745Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0560190U (ja) | 1993-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5384549A (en) | Amplifier incorporating current-limiting protection of output transistor | |
| US4330757A (en) | Semiconductor power amplification circuit | |
| JPH0630543B2 (ja) | 出力回路の異常検出報知回路 | |
| JP2571745Y2 (ja) | 負荷駆動回路の保護回路 | |
| US4288755A (en) | Protective circuit for a direct-coupled amplifier | |
| US6922105B2 (en) | Operational amplifier | |
| WO1998021820A1 (en) | Arrangement for protecting the output transistors in a power amplifier | |
| JP2564637Y2 (ja) | 負荷駆動回路の保護回路 | |
| JP2845065B2 (ja) | オペアンプ | |
| KR900005088Y1 (ko) | 소형모우터용 과부하 보호회로 | |
| JPH0513696A (ja) | 信号伝達回路 | |
| US5515224A (en) | Limitation of current absorption under short-to-plus unpowered conditions of the output node of an amplifier | |
| JP2822944B2 (ja) | パワアンプ回路 | |
| JP3401827B2 (ja) | ２極性出力回路 | |
| JP3094653B2 (ja) | 過電流防止回路 | |
| JPH0314925Y2 (ja) | ||
| JP3036980B2 (ja) | 増幅器 | |
| JPS643079Y2 (ja) | ||
| JPS6119537Y2 (ja) | ||
| JP2604403Y2 (ja) | 電流制限トランジスタ回路 | |
| JPS6017938Y2 (ja) | プッシュプル増幅器の出力トランジスタの保護回路 | |
| JP2702146B2 (ja) | 増幅回路 | |
| JPS63121427A (ja) | 増幅回路 | |
| JPS6110449Y2 (ja) | ||
| JPH04332206A (ja) | 電力増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |