JPH0734472B2 - オン抵抗の小さいｆｅｔ構造 - Google Patents
オン抵抗の小さいｆｅｔ構造Info
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- JPH0734472B2 JPH0734472B2 JP63047660A JP4766088A JPH0734472B2 JP H0734472 B2 JPH0734472 B2 JP H0734472B2 JP 63047660 A JP63047660 A JP 63047660A JP 4766088 A JP4766088 A JP 4766088A JP H0734472 B2 JPH0734472 B2 JP H0734472B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般に、縦型電界効果トランジスタに関し、
更に詳細には、改良された特性を得るための縦型電界効
果トランジスタ（FET）の、構造配置に関する。
更に詳細には、改良された特性を得るための縦型電界効
果トランジスタ（FET）の、構造配置に関する。
［従来の技術］ 縦型FETはパワートランジスタ、特にパワーFETの望まし
い構造であることが明らかになっている。縦型FET装置
ではゲートおよびソースの各電極は半導体基板の一方の
面にあり、ドレイン電極は半導体基板の反対の面にあ
る。縦型FET装置は半導体基板内に並列に接続された所
定数の要素セルを有する多数セル構造を成している。複
数のセルは互いに隣接して配置されかつ簡単な幾何学的
形態を備えている。これら幾何学的形態はソースと呼ば
れて取囲まれたソースであり、その幾何学的形状は円、
正方形、六角形などの場合がある。ソースの最適幾何学
形状に関しては普遍的に合意されたものが無いとして
も、六角形セルが好ましい幾何学的パターンであると考
えられているように思われる。
い構造であることが明らかになっている。縦型FET装置
ではゲートおよびソースの各電極は半導体基板の一方の
面にあり、ドレイン電極は半導体基板の反対の面にあ
る。縦型FET装置は半導体基板内に並列に接続された所
定数の要素セルを有する多数セル構造を成している。複
数のセルは互いに隣接して配置されかつ簡単な幾何学的
形態を備えている。これら幾何学的形態はソースと呼ば
れて取囲まれたソースであり、その幾何学的形状は円、
正方形、六角形などの場合がある。ソースの最適幾何学
形状に関しては普遍的に合意されたものが無いとして
も、六角形セルが好ましい幾何学的パターンであると考
えられているように思われる。
ゲート電極およびソース電極のある半導体基板の表面は
少なくとも２層の相互接続メタリゼーション線路を備え
ている。下方の層は典型的にはポリシリコンであってゲ
ート電極を形成しており、上方の層は、上面全体を覆う
ことができるが、アルミニウムまたはアルミニウム合金
であってソース領域と個別に接触している。
少なくとも２層の相互接続メタリゼーション線路を備え
ている。下方の層は典型的にはポリシリコンであってゲ
ート電極を形成しており、上方の層は、上面全体を覆う
ことができるが、アルミニウムまたはアルミニウム合金
であってソース領域と個別に接触している。
［発明が解決しようとする課題］ ソース領域が多数のセルで構成される理由はソース領域
の周辺長を最大にしようとすることにある。FET装置の
重要な要因はFET装置が導通状態にあるときのそのオン
抵抗（on resistance）である。したがって、パワーFET
の構造をオン抵抗が小さく半導体の表面積を最大限に利
用できるようにすれば有利である。
の周辺長を最大にしようとすることにある。FET装置の
重要な要因はFET装置が導通状態にあるときのそのオン
抵抗（on resistance）である。したがって、パワーFET
の構造をオン抵抗が小さく半導体の表面積を最大限に利
用できるようにすれば有利である。
したがって、複数のソース領域を備え、そのソース領域
が半導体基板のソース領域と同じ面上にある不活性ドレ
イン領域を最小にするパターンに配置されている縦型電
界効果トランジスタを提供するのが本発明の目的であ
る。
が半導体基板のソース領域と同じ面上にある不活性ドレ
イン領域を最小にするパターンに配置されている縦型電
界効果トランジスタを提供するのが本発明の目的であ
る。
本発明の他の目的は、ゲート・ドレイン間のキャパシタ
ンスが小さい電界効果トランジスタを提供することであ
る。
ンスが小さい電界効果トランジスタを提供することであ
る。
本発明の更に他の目的は、単位面積あたりの活性セルの
数が多い電界効果トランジスタを提供することである。
数が多い電界効果トランジスタを提供することである。
本発明の更に他の目的は、ソース領域の配置により達成
されたオン抵抗の小さい縦型電界効果トランジスタを提
供することである。
されたオン抵抗の小さい縦型電界効果トランジスタを提
供することである。
本発明の更に他の目的は、シリコンの単位面積あたりの
チャンネル幅あるいは周辺長が大きく、これによりゲイ
ンの一層大きい電界効果トランジスタを生ずるようにし
たパワー電界効果トランジスタを提供することである。
チャンネル幅あるいは周辺長が大きく、これによりゲイ
ンの一層大きい電界効果トランジスタを生ずるようにし
たパワー電界効果トランジスタを提供することである。
［課題を解決するための手段および作用］ 本発明の上述のおよび他の目的および利点は、半導体基
板の一方の面に複数のソース領域を、半導体基板の反対
の面にドレイン電極を、備えた縦型電界効果トランジス
タ半導体装置により達成される。ソース領域は実質上半
導体基板の一方の面に不活性ドレイン領域が無いように
配置される。ソース領域は実質上長方形であり、構造内
で列と行を形成している。行は１つおきにずれているの
でずれた行のソースは隣接行のソースの間に位置し、そ
のためその間隔が互いに密接し、不活性ドレイン領域が
実質上存在しない。
板の一方の面に複数のソース領域を、半導体基板の反対
の面にドレイン電極を、備えた縦型電界効果トランジス
タ半導体装置により達成される。ソース領域は実質上半
導体基板の一方の面に不活性ドレイン領域が無いように
配置される。ソース領域は実質上長方形であり、構造内
で列と行を形成している。行は１つおきにずれているの
でずれた行のソースは隣接行のソースの間に位置し、そ
のためその間隔が互いに密接し、不活性ドレイン領域が
実質上存在しない。
［実施例］ 縦型電界効果トランジスタ（FET）は典型的には半導体
基板の上面にある多数のソース領域から構成されてい
る。半導体基板から絶縁されているゲート電極は通常ソ
ース領域間の隙間をまたいでいる。電界効果トランジス
タのドレイン電極は半導体基板の反対側すなわち下側に
設置されている。ソース領域の数は数千にものぼること
があるが、一般にセルと呼ばれている。
基板の上面にある多数のソース領域から構成されてい
る。半導体基板から絶縁されているゲート電極は通常ソ
ース領域間の隙間をまたいでいる。電界効果トランジス
タのドレイン電極は半導体基板の反対側すなわち下側に
設置されている。ソース領域の数は数千にものぼること
があるが、一般にセルと呼ばれている。
第１図は従来技術の構成10により配列された多数のソー
スセルを示す。配列すなわち構成10は、配列の行が１つ
おきに隣接行からオフセットされ、オフセット行のソー
ス11が隣接行のソースの間の空間内に整列しているの
で、一般に「オフセット正方形配列」と呼ばれる。少数
のソース11の間に示した矢印12は、ソース11からの電流
の流れを示す。第１図は平面図であり、したがって電流
の矢印12は、相互に向き合って流れるように示してあ
り、次いで電流は図の下方に、図示してないドレイン電
極に向って流れる。ソース11とドレインとの間の電流の
流れは第３図に更に良く示してある。オフセット正方形
配列10はシリコン領域を最大限に利用しようとしてい
る。しかしながら、第１図から容易にわかるように、ハ
ッチ線で示した無駄な地帯すなわち不活性領域13が存在
する。実際には領域13は、表面蓄積層が、たとえ余分な
抵抗があったとしてもこの領域に電流をまき散らすよう
に働くので、全体としては無駄になっていない。好まし
い配列はソース11の間の全領域に一様に電流を流すもの
であり、これによってオン抵抗が小さくなる。
スセルを示す。配列すなわち構成10は、配列の行が１つ
おきに隣接行からオフセットされ、オフセット行のソー
ス11が隣接行のソースの間の空間内に整列しているの
で、一般に「オフセット正方形配列」と呼ばれる。少数
のソース11の間に示した矢印12は、ソース11からの電流
の流れを示す。第１図は平面図であり、したがって電流
の矢印12は、相互に向き合って流れるように示してあ
り、次いで電流は図の下方に、図示してないドレイン電
極に向って流れる。ソース11とドレインとの間の電流の
流れは第３図に更に良く示してある。オフセット正方形
配列10はシリコン領域を最大限に利用しようとしてい
る。しかしながら、第１図から容易にわかるように、ハ
ッチ線で示した無駄な地帯すなわち不活性領域13が存在
する。実際には領域13は、表面蓄積層が、たとえ余分な
抵抗があったとしてもこの領域に電流をまき散らすよう
に働くので、全体としては無駄になっていない。好まし
い配列はソース11の間の全領域に一様に電流を流すもの
であり、これによってオン抵抗が小さくなる。
第２図に示すソース構造16では不活性領域13が無い。こ
の構造はオフセットしない行を、矢印12で示すように、
ソース11の間の領域がすべて活性領域となるように、オ
フセット行により近くなるまで動かすことによって得ら
れる。換言すれば、ソース11の行が１つおきに、オフセ
ットされた行のソースが隣接行のソースの隙間に現われ
るようにオフセットされる。加えて、すべての行の間隔
が狭くなる。好ましい実施例では、一方向のソース間の
距離は他の方向の距離の半分である。好ましい実施例は
正方形ソースを備えているように示してあるが、ソース
のオフセット行の寸法を（第１図に示すように）一方向
にだけ延ばして幅は同じままでその方向に長くなるよう
にして同様に不活性領域13が存在しないようにすること
ができる。典型的には、ソース11の中心に穴がある。一
例として、円形ソースはドーナッツ形になる。
の構造はオフセットしない行を、矢印12で示すように、
ソース11の間の領域がすべて活性領域となるように、オ
フセット行により近くなるまで動かすことによって得ら
れる。換言すれば、ソース11の行が１つおきに、オフセ
ットされた行のソースが隣接行のソースの隙間に現われ
るようにオフセットされる。加えて、すべての行の間隔
が狭くなる。好ましい実施例では、一方向のソース間の
距離は他の方向の距離の半分である。好ましい実施例は
正方形ソースを備えているように示してあるが、ソース
のオフセット行の寸法を（第１図に示すように）一方向
にだけ延ばして幅は同じままでその方向に長くなるよう
にして同様に不活性領域13が存在しないようにすること
ができる。典型的には、ソース11の中心に穴がある。一
例として、円形ソースはドーナッツ形になる。
第２図の配列は、一方向におけるソース間の距離が他の
方向における距離の半分であるから、「圧搾正方形配
列」と呼ぶことができる。この配列は、高電圧設計FET
のチャンネル幅を33パーセント大きく、低電圧設計FET
のチャンネル幅を25パーセント大きくすることができ
る。これから所定のダイの大きさにおいてドレインに対
するゲートのキャパシタンス（Ciss）を低くしながらゲ
インの大きいトランジスタが得られる。ソース領域11を
互いに重なるところまで更に押しつぶすと、重なり領域
に高抵抗が形成されることになり、得られるトランジス
タのγDS（オン）が増大する。
方向における距離の半分であるから、「圧搾正方形配
列」と呼ぶことができる。この配列は、高電圧設計FET
のチャンネル幅を33パーセント大きく、低電圧設計FET
のチャンネル幅を25パーセント大きくすることができ
る。これから所定のダイの大きさにおいてドレインに対
するゲートのキャパシタンス（Ciss）を低くしながらゲ
インの大きいトランジスタが得られる。ソース領域11を
互いに重なるところまで更に押しつぶすと、重なり領域
に高抵抗が形成されることになり、得られるトランジス
タのγDS（オン）が増大する。
構造16を行が列になるように90°回転させると、同じ利
益が生ずる。ただし、前に示した説明で「行」という語
を「列」に変えなければならない。
益が生ずる。ただし、前に示した説明で「行」という語
を「列」に変えなければならない。
通常正方形配列では、行および列はすべて互いに一直線
を成しているが、最大チャンネル幅はソースの幅がソー
ス間の距離に等しいとき得られる。圧搾正方形配列16
は、ソース間の一方向における距離が他の方向における
距離の半分の大きさであるから、最大チャンネル幅はそ
のソースの幅が同じ行のソース間の距離を２の平方根で
割ったものに等しいとき得られるため、異なる。ソース
間あるいはソース領域間の距離が狭いとき、たとえば、
低電圧に対して、最大チャンネル幅はソース幅の変動に
非常に敏感である。このことは低電圧設計の場合１平方
インチあたりのセルの数を非常に多くすることが望まし
い理由を示している。本発明はソース間の距離が、一方
向の距離が他の方向の距離の半分である場合に、限定さ
れるものではないことに注目すべきである。距離は３分
の１、４分の１などにすることができる。距離の比は装
置の所要動作電圧によって決まる。高電圧パワーFETで
は、距離を更に大きくする必要があるが、低電圧装置で
は、行をもっと密接して押しつぶすことができる。
を成しているが、最大チャンネル幅はソースの幅がソー
ス間の距離に等しいとき得られる。圧搾正方形配列16
は、ソース間の一方向における距離が他の方向における
距離の半分の大きさであるから、最大チャンネル幅はそ
のソースの幅が同じ行のソース間の距離を２の平方根で
割ったものに等しいとき得られるため、異なる。ソース
間あるいはソース領域間の距離が狭いとき、たとえば、
低電圧に対して、最大チャンネル幅はソース幅の変動に
非常に敏感である。このことは低電圧設計の場合１平方
インチあたりのセルの数を非常に多くすることが望まし
い理由を示している。本発明はソース間の距離が、一方
向の距離が他の方向の距離の半分である場合に、限定さ
れるものではないことに注目すべきである。距離は３分
の１、４分の１などにすることができる。距離の比は装
置の所要動作電圧によって決まる。高電圧パワーFETで
は、距離を更に大きくする必要があるが、低電圧装置で
は、行をもっと密接して押しつぶすことができる。
第１図および第２図は本発明を説明するため少数のソー
ス領域しか示してない。数千のソースを有する実際の縦
型FETでは、多数の行および列のソースが存在する。
ス領域しか示してない。数千のソースを有する実際の縦
型FETでは、多数の行および列のソースが存在する。
第３図は、断面図で、第２図の装置の一部を示してい
る。半導体物質17は、その上面から延長して複数のＰウ
ェル21を備えている。また上面から延長し各Ｐウェル21
の内部に含まれてソース11がある。ソース11は、第３図
に示す断面はソース領域の中心を通って直角に取ったも
のであるから、Ｐウェル21の内部の２つの部分として示
されている。実際にはソース11は、第２図に示すよう
に、中心に開口のある正方形構造になっており、これに
よりソース11の断面に２つのソースが現われるようにな
っている。Ｐウェル21の、下ばかりでなく、間の領域は
基板17の下側に設置されたドレイン電極22があるドレイ
ン領域である。第３図は電流がソース領域11から共通ド
レイン領域へ、次いで垂直下方に電極22まで電流がどう
流れるかを一層明瞭に示している。電流の流れは矢印12
で示してある。縦型電界効果トランジスタのチャンネル
はソース11とＰウェルと共通ドレイン領域との接合部と
の間に形成されている。酸化物18が各セルについてチャ
ンネルの他の共通ドレイン領域をも覆っている。誘電体
あるいは酸化物18はゲート電極19を半導体基板17から絶
縁している。ゲート電極19は典型的にはポリシリコンま
たは類似のもののような導電性材料である。半導体基板
17は実際には、ドレイン電極22の近くの半導体基板にそ
の基板を覆いＰウェル21を包含するエピタキシャル層を
備えることで構成することができることに注意する。ま
た、Ｐウェル21を別の構成にしてFETの破壊電圧特性を
高めることが可能である。ソース11への接触は典型的に
は金属接触ソース11とＰウェル21とで行われる。
る。半導体物質17は、その上面から延長して複数のＰウ
ェル21を備えている。また上面から延長し各Ｐウェル21
の内部に含まれてソース11がある。ソース11は、第３図
に示す断面はソース領域の中心を通って直角に取ったも
のであるから、Ｐウェル21の内部の２つの部分として示
されている。実際にはソース11は、第２図に示すよう
に、中心に開口のある正方形構造になっており、これに
よりソース11の断面に２つのソースが現われるようにな
っている。Ｐウェル21の、下ばかりでなく、間の領域は
基板17の下側に設置されたドレイン電極22があるドレイ
ン領域である。第３図は電流がソース領域11から共通ド
レイン領域へ、次いで垂直下方に電極22まで電流がどう
流れるかを一層明瞭に示している。電流の流れは矢印12
で示してある。縦型電界効果トランジスタのチャンネル
はソース11とＰウェルと共通ドレイン領域との接合部と
の間に形成されている。酸化物18が各セルについてチャ
ンネルの他の共通ドレイン領域をも覆っている。誘電体
あるいは酸化物18はゲート電極19を半導体基板17から絶
縁している。ゲート電極19は典型的にはポリシリコンま
たは類似のもののような導電性材料である。半導体基板
17は実際には、ドレイン電極22の近くの半導体基板にそ
の基板を覆いＰウェル21を包含するエピタキシャル層を
備えることで構成することができることに注意する。ま
た、Ｐウェル21を別の構成にしてFETの破壊電圧特性を
高めることが可能である。ソース11への接触は典型的に
は金属接触ソース11とＰウェル21とで行われる。
［発明の効果］ 今まで説明したように、ソース近辺の不活性共通ドレイ
ン領域を、オン抵抗が小さくシリコンの単位面積あたり
のチャンネル幅を大きくするようにして実質的に排除し
たソース配列を有する縦型電界効果トランジスタが得ら
れることがわかる。チャンネル幅が大きくなったために
縦型FETのゲインが増加する。
ン領域を、オン抵抗が小さくシリコンの単位面積あたり
のチャンネル幅を大きくするようにして実質的に排除し
たソース配列を有する縦型電界効果トランジスタが得ら
れることがわかる。チャンネル幅が大きくなったために
縦型FETのゲインが増加する。
第１図は従来技術の縦型電界効果トランジスタの少数の
ソース領域を示す。 第２図は本発明の実施例の縦型電界効果トランジスタの
少数のソース領域を示す。 第３図は、概要的に、縦型電界効果トランジスタの小さ
な部分の断面を示すもので本発明を理解するのに役立
つ。 11…ソース、13…不活性領域、17…半導体基板、18…酸
化物、19…ゲート電極、22…ドレイン電極。
ソース領域を示す。 第２図は本発明の実施例の縦型電界効果トランジスタの
少数のソース領域を示す。 第３図は、概要的に、縦型電界効果トランジスタの小さ
な部分の断面を示すもので本発明を理解するのに役立
つ。 11…ソース、13…不活性領域、17…半導体基板、18…酸
化物、19…ゲート電極、22…ドレイン電極。
Claims (2)
- 【請求項１】共通のドレインと、並列に接続されたソー
スおよびゲートとを備えた縦型電界効果トランジスタで
あって、前記ソースは、列と行に配列され、該行は１つ
おきにずれており該ずれた行のほとんどのソースは隣接
した行のソースの間に位置し、前記縦型電界効果トラン
ジスタの動作中におけるソース間の不活性ドレイン領域
を減少させるために行間の距離が各行におけるソース間
の距離より小さく配置されていることを特徴とする縦型
電界効果トランジスタ。 - 【請求項２】前記行間の距離は同じ行におけるソース間
の距離の約半分であることを特徴とする特許請求の範囲
第１項に記載の縦型電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/027,366 US4775879A (en) | 1987-03-18 | 1987-03-18 | FET structure arrangement having low on resistance |
| US27,366 | 1987-03-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237579A JPS63237579A (ja) | 1988-10-04 |
| JPH0734472B2 true JPH0734472B2 (ja) | 1995-04-12 |
Family
ID=21837303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63047660A Expired - Lifetime JPH0734472B2 (ja) | 1987-03-18 | 1988-03-02 | オン抵抗の小さいｆｅｔ構造 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4775879A (ja) |
| EP (1) | EP0282705B1 (ja) |
| JP (1) | JPH0734472B2 (ja) |
| KR (1) | KR940010918B1 (ja) |
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