JPH07325717A - コントローラ - Google Patents
コントローラInfo
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- JPH07325717A JPH07325717A JP6117942A JP11794294A JPH07325717A JP H07325717 A JPH07325717 A JP H07325717A JP 6117942 A JP6117942 A JP 6117942A JP 11794294 A JP11794294 A JP 11794294A JP H07325717 A JPH07325717 A JP H07325717A
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- JP
- Japan
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- memory
- program
- cpu
- program memory
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Control By Computers (AREA)
Abstract
(57)【要約】
【目的】 本来のプラントの制御とそれ以外のモニタや
メンテナンスなどとを並列処理することによって、CP
Uの実行時間の大幅な短縮を図り、制御性能の飛躍的な
向上を得る。 【構成】 プログラムメモリ4Aの1命令の情報量を2
倍に拡張し、本来の制御を担当するメモリCPU1と本
来の制御以外の機能を実現するサブCPU10とを有
し、メインCPU1がプログラムメモリのアドレス管理
を行い、サブCPU10はメインCPU1にアドレス同
期する。
メンテナンスなどとを並列処理することによって、CP
Uの実行時間の大幅な短縮を図り、制御性能の飛躍的な
向上を得る。 【構成】 プログラムメモリ4Aの1命令の情報量を2
倍に拡張し、本来の制御を担当するメモリCPU1と本
来の制御以外の機能を実現するサブCPU10とを有
し、メインCPU1がプログラムメモリのアドレス管理
を行い、サブCPU10はメインCPU1にアドレス同
期する。
Description
【0001】
【産業上の利用分野】この発明は、鉄鋼プラントなどの
プラントの制御に使用されるコントローラに関するもの
である。
プラントの制御に使用されるコントローラに関するもの
である。
【0002】
【従来の技術】図13は例えば鉄鋼プラントコントロー
ラMELPLAC−550取扱説明書に示されたコント
ローラを示す構成図である。図13において、1Aは中
央演算制御部(以下、CPUとする)、2はCPU1の
内部で命令順序を管理するプログラムカウンタ、3はプ
ログラムメモリ4に書き込まれたプログラムを読出すた
めのバス(以下、C−BUSと称する)、4はプラント
制御用のプログラムが書き込まれたプログラムメモリ、
5は命令の実行結果を転送するバス(以下、P−BUS
と称する)、6はプラントの制御に必要な入力信号群、
7はCPU1の演算結果を出力する出力信号群、8はC
PU1の演算の途中結果を格納するデータメモリ、9は
プログラムの編集、書き込み、修正およびモニターなど
を行うためのプログラミングパネルと呼ばれるマンマシ
ン装置である。
ラMELPLAC−550取扱説明書に示されたコント
ローラを示す構成図である。図13において、1Aは中
央演算制御部(以下、CPUとする)、2はCPU1の
内部で命令順序を管理するプログラムカウンタ、3はプ
ログラムメモリ4に書き込まれたプログラムを読出すた
めのバス(以下、C−BUSと称する)、4はプラント
制御用のプログラムが書き込まれたプログラムメモリ、
5は命令の実行結果を転送するバス(以下、P−BUS
と称する)、6はプラントの制御に必要な入力信号群、
7はCPU1の演算結果を出力する出力信号群、8はC
PU1の演算の途中結果を格納するデータメモリ、9は
プログラムの編集、書き込み、修正およびモニターなど
を行うためのプログラミングパネルと呼ばれるマンマシ
ン装置である。
【0003】次に動作について説明する。CPU1はプ
ログラムカウンタ2で管理されたプログラムメモリアド
レスの命令をプログラムメモリ4からC−BUS3を経
由して読み出し実行する。一般に、メモリ4に書き込ま
れたプログラムの1命令は図15に示すように命令部K
1とオペランド部(又は制御対象アドレス又はソース)
K2とから構成されている。例えばロード命令「;IW
10」であれば、CPU1はP−BUS5上にIW10
のアドレスを送信し、IW10に対応する入力信号群6
がデータをP−BUS5上に返送し、CPU1が入力信
号群6からP−BUS5上に返送されたデータを読み取
る。また、ストア命令「→OW100」であれば、CP
U1は演算結果のデータとOW100のアドレスをP−
BUS5上に送信し、OW100に対応する出力信号群
7がデータを読み取りプラントの制御対象機器に出力す
る。以上はコントローラの基本動作である。
ログラムカウンタ2で管理されたプログラムメモリアド
レスの命令をプログラムメモリ4からC−BUS3を経
由して読み出し実行する。一般に、メモリ4に書き込ま
れたプログラムの1命令は図15に示すように命令部K
1とオペランド部(又は制御対象アドレス又はソース)
K2とから構成されている。例えばロード命令「;IW
10」であれば、CPU1はP−BUS5上にIW10
のアドレスを送信し、IW10に対応する入力信号群6
がデータをP−BUS5上に返送し、CPU1が入力信
号群6からP−BUS5上に返送されたデータを読み取
る。また、ストア命令「→OW100」であれば、CP
U1は演算結果のデータとOW100のアドレスをP−
BUS5上に送信し、OW100に対応する出力信号群
7がデータを読み取りプラントの制御対象機器に出力す
る。以上はコントローラの基本動作である。
【0004】次に、このコントローラが制御中に、各種
制御データをモニターし調整する場合を考える。例え
ば、モニタソースとしてデータメモリ8のMW25をモ
ニターする場合を考えると、マンマシン装置9のモニタ
ー機能でディジタルデータあるいはトレンドデータの採
取をしても可能だが、一般には、ペンオシロを使ったア
ナログチャート出力が非常に効果的な方法として使われ
ている。その実現の為には、コントローラとしては、図
14に示すように、アプリケーションプログラムP1以
外にモニタープログラムP2を作り込み直列処理させ
る。
制御データをモニターし調整する場合を考える。例え
ば、モニタソースとしてデータメモリ8のMW25をモ
ニターする場合を考えると、マンマシン装置9のモニタ
ー機能でディジタルデータあるいはトレンドデータの採
取をしても可能だが、一般には、ペンオシロを使ったア
ナログチャート出力が非常に効果的な方法として使われ
ている。その実現の為には、コントローラとしては、図
14に示すように、アプリケーションプログラムP1以
外にモニタープログラムP2を作り込み直列処理させ
る。
【0005】
【発明が解決しようとする課題】従来のコントローラは
以上のようにモニターのために、CPU1が制御プログ
ラムP1と制御には無関係なモニタープログラムP2と
直列処理させる必要があるので、モニター数によっては
CPU1の実行時間としての制御プログラムを実行する
周期が長くなり、制御性能が低下するという問題が内在
していた。
以上のようにモニターのために、CPU1が制御プログ
ラムP1と制御には無関係なモニタープログラムP2と
直列処理させる必要があるので、モニター数によっては
CPU1の実行時間としての制御プログラムを実行する
周期が長くなり、制御性能が低下するという問題が内在
していた。
【0006】この発明は上記のような課題を解決するた
めになされたものであり、その目的は本来の制御とそれ
以外のモニタやメンテナンスなどとを並列処理すること
によって、CPUの実行時間の大幅な短縮を図り、制御
性能の飛躍的な向上を得ることである。
めになされたものであり、その目的は本来の制御とそれ
以外のモニタやメンテナンスなどとを並列処理すること
によって、CPUの実行時間の大幅な短縮を図り、制御
性能の飛躍的な向上を得ることである。
【0007】
【課題を解決するための手段】請求項1に記載された第
1の発明に係るコントローラは、1命令の情報量を2倍
に拡張し、本来の制御を担当するメモリCPUと本来の
制御以外の機能を実現するサブCPUとを有し、メイン
CPUでのみプログラムの命令実行順序を管理するよう
に構成にしたものである。
1の発明に係るコントローラは、1命令の情報量を2倍
に拡張し、本来の制御を担当するメモリCPUと本来の
制御以外の機能を実現するサブCPUとを有し、メイン
CPUでのみプログラムの命令実行順序を管理するよう
に構成にしたものである。
【0008】請求項2に記載された第2の発明に係るコ
ントローラは、第1の発明のサブCPUにプログラムの
編集、書き込み、修正およびモニターなどを行うための
マンマシン装置を接続したものである。
ントローラは、第1の発明のサブCPUにプログラムの
編集、書き込み、修正およびモニターなどを行うための
マンマシン装置を接続したものである。
【0009】請求項3に記載された第3の発明に係るコ
ントローラは、第1の発明のプログラムメモリの前半部
を制御メモリとし、同プログラムメモリの後半部を前半
部分と同様な制御メモリとしたものである。
ントローラは、第1の発明のプログラムメモリの前半部
を制御メモリとし、同プログラムメモリの後半部を前半
部分と同様な制御メモリとしたものである。
【0010】請求項4に記載された第4の発明に係るコ
ントローラは、第1の発明のプログラムメモリの前半部
を制御メモリとし、同プログラムメモリの後半部を計測
メモリとしたものである。
ントローラは、第1の発明のプログラムメモリの前半部
を制御メモリとし、同プログラムメモリの後半部を計測
メモリとしたものである。
【0011】請求項5に記載された第5の発明に係るコ
ントローラは、第1の発明のプログラムメモリの前半部
を制御メモリとし、同プログラムメモリの後半部を入力
信号読み込み時の強制的な指示メモリとしたものであ
る。
ントローラは、第1の発明のプログラムメモリの前半部
を制御メモリとし、同プログラムメモリの後半部を入力
信号読み込み時の強制的な指示メモリとしたものであ
る。
【0012】請求項6に記載された第6の発明に係るコ
ントローラは、第1の発明のサブCPUにデータメモリ
を接続し、このデータメモリに入力信号時間軸変化デー
タをインプットしたものである。
ントローラは、第1の発明のサブCPUにデータメモリ
を接続し、このデータメモリに入力信号時間軸変化デー
タをインプットしたものである。
【0013】請求項7に記載された第7の発明に係るコ
ントローラは、第1の発明のサブCPUにもプログラム
メモリのアドレス管理機能を付加し、プログラムメモリ
の前半部と後半部とに同じ情報を挿入する構成としたも
のである。
ントローラは、第1の発明のサブCPUにもプログラム
メモリのアドレス管理機能を付加し、プログラムメモリ
の前半部と後半部とに同じ情報を挿入する構成としたも
のである。
【0014】請求項8に記載された第8の発明に係るコ
ントローラは、第1の発明のサブCPUにはメインCP
Uからプログラムメイン側に流されるプログラムメモリ
のアドレス管理データをトレースしてメインCPUの異
常時にサブCPUに接続したデータメモリにポーズさせ
るトレース手段を設けたものである。
ントローラは、第1の発明のサブCPUにはメインCP
Uからプログラムメイン側に流されるプログラムメモリ
のアドレス管理データをトレースしてメインCPUの異
常時にサブCPUに接続したデータメモリにポーズさせ
るトレース手段を設けたものである。
【0015】請求項9に記載された第9の発明に係るコ
ントローラは、第1の発明のプログラムメモリの前半部
と後半部とを制御メモリとし、この後半部をメインCP
Uのプログラムがおかしい時に一部変更してメモリCP
UとサブCPUとを並列運転する構成としたものであ
る。
ントローラは、第1の発明のプログラムメモリの前半部
と後半部とを制御メモリとし、この後半部をメインCP
Uのプログラムがおかしい時に一部変更してメモリCP
UとサブCPUとを並列運転する構成としたものであ
る。
【0016】請求項10に記載された第10の発明に係
るコントローラは、第1の発明のプログラムメモリの後
半部にシミュレーション時の出力に対応する命令を書き
込む構成としたものである。
るコントローラは、第1の発明のプログラムメモリの後
半部にシミュレーション時の出力に対応する命令を書き
込む構成としたものである。
【0017】
【作用】第1の発明のコントローラは、メインCPUが
命令を読出した時に、サブCPUも同時にその付随情報
を読み出し実行する。
命令を読出した時に、サブCPUも同時にその付随情報
を読み出し実行する。
【0018】第2の発明のコントローラは、サブCPU
がマンマシン装置からの要求を負担する。
がマンマシン装置からの要求を負担する。
【0019】第3の発明のコントローラは、メインCP
UとサブCPUとによるマルチ制御が行われる。
UとサブCPUとによるマルチ制御が行われる。
【0020】第4の発明のコントローラは、実行時間計
測プログラムをメインCPUに負担をかけずに簡単に計
測する。
測プログラムをメインCPUに負担をかけずに簡単に計
測する。
【0021】第5の発明のコントローラは、命令を削除
する必要がある場合にもメインCPUが停止することな
く制御する。
する必要がある場合にもメインCPUが停止することな
く制御する。
【0022】第6の発明のコントローラは、プログラム
デバッグ時に高級なシミュレーションを実行する。
デバッグ時に高級なシミュレーションを実行する。
【0023】第7の発明のコントローラは、メインCP
Uの異常時にサブCPUがバックアップする。
Uの異常時にサブCPUがバックアップする。
【0024】第8の発明のコントローラは、メインCP
Uからプログラムメイン側に流されるプログラムメモリ
のアドレス管理データをCPUのデータメモリにポーズ
させ、トラブルシュートが可能となる。
Uからプログラムメイン側に流されるプログラムメモリ
のアドレス管理データをCPUのデータメモリにポーズ
させ、トラブルシュートが可能となる。
【0025】第9の発明のコントローラは、メインCP
Uのプログラムがおかしい時における一部変更したサブ
CPUの並列運転により、データを確認し、異常がなけ
れば、メインCPUの処理をサブCPUの処理に置換す
る。
Uのプログラムがおかしい時における一部変更したサブ
CPUの並列運転により、データを確認し、異常がなけ
れば、メインCPUの処理をサブCPUの処理に置換す
る。
【0026】第10の発明のコントローラは、プログラ
ムメインの前半部からテストプログラムを省略し、メイ
ンCPUの動作条件に影響なくシミュレーションを実現
する。
ムメインの前半部からテストプログラムを省略し、メイ
ンCPUの動作条件に影響なくシミュレーションを実現
する。
【0027】
【実施例】以下、この発明の各実施例を図1乃至図12
を用い、前記従来例と同一部分に同一符号を付して説明
する。 実施例1(請求項1、請求項2に対応).図1は実施例
1としてのコントローラを示す構成図、図2は実施例1
のフローチャートである。図1において、4Aはプログ
ラムメモリであって、これは1命令に対する情報量が2
倍に拡張されており、その前半部(図1ではプログラム
メモリ4の左半分)4A−Fにはプログラムカウンタ2
を有するメインCPU1がC−BUS3にて接続され、
プログラムメモリ4の後半(図1ではプログラムメモリ
4の右半分)4A−Rにはプログラムカウンタを持たな
いサブCPU10がC−BUS11にて接続される。サ
ブCPU10にはマンマシン装置9がケーブル12で接
続されるとともにデータメモリ13がローカルバス(以
下、L−BUSと称する)14で接続され、このサブC
PU1はメインCPU1にデータメモリ8と入力信号群
6および出力信号群7を接続するP−BUS5にP−B
US15で接続され、サブCPU10はメインCPU1
が実行する制御命令以外にメンテナンス命令を実行する
ようになっている。
を用い、前記従来例と同一部分に同一符号を付して説明
する。 実施例1(請求項1、請求項2に対応).図1は実施例
1としてのコントローラを示す構成図、図2は実施例1
のフローチャートである。図1において、4Aはプログ
ラムメモリであって、これは1命令に対する情報量が2
倍に拡張されており、その前半部(図1ではプログラム
メモリ4の左半分)4A−Fにはプログラムカウンタ2
を有するメインCPU1がC−BUS3にて接続され、
プログラムメモリ4の後半(図1ではプログラムメモリ
4の右半分)4A−Rにはプログラムカウンタを持たな
いサブCPU10がC−BUS11にて接続される。サ
ブCPU10にはマンマシン装置9がケーブル12で接
続されるとともにデータメモリ13がローカルバス(以
下、L−BUSと称する)14で接続され、このサブC
PU1はメインCPU1にデータメモリ8と入力信号群
6および出力信号群7を接続するP−BUS5にP−B
US15で接続され、サブCPU10はメインCPU1
が実行する制御命令以外にメンテナンス命令を実行する
ようになっている。
【0028】次に、実施例1の動作について説明する。
メインCPU1の基本動作は前記従来例と全く同様であ
るので省略する。以下にモニタープログラムを実行する
場合について、サブCPU10の動作を中心に図2を参
照しつつ説明する。図2に示すように、プログラムメモ
リ4の前半部にはアプリケーションプログラム4A−F
1が書き込まれ、プログラムメモリ4の後半部にはモニ
タープログラム4A−R1が書き込まれており、メイン
CPU1が「→MW25」16をプログラムメモリ4か
ら読み込むと同時にサブCPU10にも「MONnGA
IN(モニタ命令.出力n番目ゲイン)」命令17を読
み込ませる。従って、メインCPU1がアキュムレータ
のデータをデータメモリ8のMW25にP−BUS5を
経由して出力したときに、サブCPU10はデータをP
−BUS5からP−BUS15を経由して横取りし、そ
のデータにゲインをかけて出力n番目へ出力する。
メインCPU1の基本動作は前記従来例と全く同様であ
るので省略する。以下にモニタープログラムを実行する
場合について、サブCPU10の動作を中心に図2を参
照しつつ説明する。図2に示すように、プログラムメモ
リ4の前半部にはアプリケーションプログラム4A−F
1が書き込まれ、プログラムメモリ4の後半部にはモニ
タープログラム4A−R1が書き込まれており、メイン
CPU1が「→MW25」16をプログラムメモリ4か
ら読み込むと同時にサブCPU10にも「MONnGA
IN(モニタ命令.出力n番目ゲイン)」命令17を読
み込ませる。従って、メインCPU1がアキュムレータ
のデータをデータメモリ8のMW25にP−BUS5を
経由して出力したときに、サブCPU10はデータをP
−BUS5からP−BUS15を経由して横取りし、そ
のデータにゲインをかけて出力n番目へ出力する。
【0029】要するに、この実施例1によれば、メイン
CPU1がプログラムメモリ4の前半部4A−Fに書き
込まれたアプリケーションプログラム4A−F1を実行
すると同時に、サブCPU10がプログラムメモリ4の
後半部4A−Rに書き込まれたモニタープラグラム4A
−R1を並列的に実行し、結果として、メインCPU1
が本来の制御を行い、サブCPU10がモニターを行う
ので、メインCPU1の実行時間が大幅に短縮できる。
この点は請求項1に対応する。
CPU1がプログラムメモリ4の前半部4A−Fに書き
込まれたアプリケーションプログラム4A−F1を実行
すると同時に、サブCPU10がプログラムメモリ4の
後半部4A−Rに書き込まれたモニタープラグラム4A
−R1を並列的に実行し、結果として、メインCPU1
が本来の制御を行い、サブCPU10がモニターを行う
ので、メインCPU1の実行時間が大幅に短縮できる。
この点は請求項1に対応する。
【0030】加えて、この実施例1では、図1に示すよ
うにマンマシン装置9がサブCPU10にケーブル12
で接続されているので、マンマシン装置9の要求もサブ
CPU10が負担するので、メインCPU1の負担軽減
に寄与し、メインCPU1による制御性能が飛躍的に向
上できる。この点は請求項2に対応する。
うにマンマシン装置9がサブCPU10にケーブル12
で接続されているので、マンマシン装置9の要求もサブ
CPU10が負担するので、メインCPU1の負担軽減
に寄与し、メインCPU1による制御性能が飛躍的に向
上できる。この点は請求項2に対応する。
【0031】実施例2(請求項3に対応).この実施例
2は図3に示すようにメインCPU1およびサブCPU
10でプラントをマルチ制御することに特徴があるの
で、この実施例3のコントローラの構成要素には図1の
符号を使用して説明する。
2は図3に示すようにメインCPU1およびサブCPU
10でプラントをマルチ制御することに特徴があるの
で、この実施例3のコントローラの構成要素には図1の
符号を使用して説明する。
【0032】つまり、図3は実施例2としてのコントロ
ーラに使用するプログラムメモリを示す図、図4は実施
例2の対比例を示す図4である。図3に示すように、こ
の実施例2はプログラムメモリ4Aの後半部分4A−R
2の構造を前半部分4A−F2と同様の構造にして制御
メモリとして使うことによって、メインCPU1および
サブCPU10でプラントをマルチ制御することができ
る。よって、例えば図4に示す対比例では処理A−処理
B−処理C−処理D−処理E−処理Fが繰り返えされる
のに対し、この実施例2では図3に示すようにメインC
PU1が処理A−処理B−処理D−処理Fを実行し、サ
ブCPU10が処理C−処理Eを実行でき、メインCP
U1の実行時間の大幅短縮が可能となり、制御性能向上
が期待できる。
ーラに使用するプログラムメモリを示す図、図4は実施
例2の対比例を示す図4である。図3に示すように、こ
の実施例2はプログラムメモリ4Aの後半部分4A−R
2の構造を前半部分4A−F2と同様の構造にして制御
メモリとして使うことによって、メインCPU1および
サブCPU10でプラントをマルチ制御することができ
る。よって、例えば図4に示す対比例では処理A−処理
B−処理C−処理D−処理E−処理Fが繰り返えされる
のに対し、この実施例2では図3に示すようにメインC
PU1が処理A−処理B−処理D−処理Fを実行し、サ
ブCPU10が処理C−処理Eを実行でき、メインCP
U1の実行時間の大幅短縮が可能となり、制御性能向上
が期待できる。
【0033】実施例3(請求項4に対応).この実施例
3は図5に示すように実行時間計測プログラムをメイン
CPUに負担をかけずに簡単に計測することに特徴があ
るので、この実施例3のコントローラの構成要素には図
1の符号を使用して説明する。
3は図5に示すように実行時間計測プログラムをメイン
CPUに負担をかけずに簡単に計測することに特徴があ
るので、この実施例3のコントローラの構成要素には図
1の符号を使用して説明する。
【0034】つまり、図5は実施例3としてのコントロ
ーラに使用するプログラムメモリを示す図、図6は実施
例3の対比例を示す図である。図5に示すように、この
実施例3はプログラムメモリ4Aの前半部4A−F3を
制御メモリとして使い、プログラムメモリ4Aの後半部
4A−R3を計測メモリとして使い、この後半部4A−
R3に時間計測開始を示すTS命令18と時間計測終了
を示すTE命令19とを計測したい制御用プログラムの
開始位置と終了位置とに書き込むことによってサブCP
U10が制御の実行時間を計測し、メインCPU1は制
御のみに専念できることとなる。例えば、処理A,Bの
実行時間を計測する場合、図6に示す対比例では計測開
始ロジック20−処理A−処理B−計測終了ロジック2
1−処理Cが繰り返されるのに対し、この実施例3では
図5に示すようにメインCPU1が処理A−処理B−処
理Cを実行し、サブCPU10が処理A,Bの実行時間
を計測し、メインCPU1の実行時間の大幅短縮が可能
となり、制御性能向上が期待できる。
ーラに使用するプログラムメモリを示す図、図6は実施
例3の対比例を示す図である。図5に示すように、この
実施例3はプログラムメモリ4Aの前半部4A−F3を
制御メモリとして使い、プログラムメモリ4Aの後半部
4A−R3を計測メモリとして使い、この後半部4A−
R3に時間計測開始を示すTS命令18と時間計測終了
を示すTE命令19とを計測したい制御用プログラムの
開始位置と終了位置とに書き込むことによってサブCP
U10が制御の実行時間を計測し、メインCPU1は制
御のみに専念できることとなる。例えば、処理A,Bの
実行時間を計測する場合、図6に示す対比例では計測開
始ロジック20−処理A−処理B−計測終了ロジック2
1−処理Cが繰り返されるのに対し、この実施例3では
図5に示すようにメインCPU1が処理A−処理B−処
理Cを実行し、サブCPU10が処理A,Bの実行時間
を計測し、メインCPU1の実行時間の大幅短縮が可能
となり、制御性能向上が期待できる。
【0035】実施例4(請求項5に対応).この実施例
4は図7に示すように入力信号群の読み込み時に、強制
的にONあるいはOFFまたはデータであれば数値にし
たい場合、例えば調整中に機械インターロックを殺した
い場合などのように、その命令を削除する必要がある場
合にもメインCPU1を停めることなく、つまり、プラ
ントの生産ラインを停めることなく制御することに特徴
があるので、この実施例4のコントローラの構成要素に
は図1の符号を使用して説明する。
4は図7に示すように入力信号群の読み込み時に、強制
的にONあるいはOFFまたはデータであれば数値にし
たい場合、例えば調整中に機械インターロックを殺した
い場合などのように、その命令を削除する必要がある場
合にもメインCPU1を停めることなく、つまり、プラ
ントの生産ラインを停めることなく制御することに特徴
があるので、この実施例4のコントローラの構成要素に
は図1の符号を使用して説明する。
【0036】つまり、図7は実施例4としてのコントロ
ーラに使用するプログラムメモリを示す図である。この
図7に示すように、この実施例4はプログラムメモリ4
Aの前半部4A−F4を制御メモリとして使い、プログ
ラムメモリ4Aの後半部4A−R4を入力信号群6の読
み込み時の強制的な指示メモリとして使い、前半部4A
−F4中の処理22に対する強制指示としてのONを示
すKI命令23を書き込むだけで、調整時間の大幅な短
縮が期待できる。
ーラに使用するプログラムメモリを示す図である。この
図7に示すように、この実施例4はプログラムメモリ4
Aの前半部4A−F4を制御メモリとして使い、プログ
ラムメモリ4Aの後半部4A−R4を入力信号群6の読
み込み時の強制的な指示メモリとして使い、前半部4A
−F4中の処理22に対する強制指示としてのONを示
すKI命令23を書き込むだけで、調整時間の大幅な短
縮が期待できる。
【0037】実施例5(請求項6に対応).図8は実施
例5としてのコントローラを示す構成図である。この図
8に示すように、この実施例5はサブCPU10側のデ
ータメモリ13に入力信号時間軸変化データ24をイン
プットしておき、プログラムデバッグ時に上記入力信号
時間軸変化データ24を使用したシミュレーションを実
行でき、出荷時の品質向上に伴う費用低減が期待できる
ようにしたものである。
例5としてのコントローラを示す構成図である。この図
8に示すように、この実施例5はサブCPU10側のデ
ータメモリ13に入力信号時間軸変化データ24をイン
プットしておき、プログラムデバッグ時に上記入力信号
時間軸変化データ24を使用したシミュレーションを実
行でき、出荷時の品質向上に伴う費用低減が期待できる
ようにしたものである。
【0038】実施例6(請求項7に対応).図9は実施
例6としてのコントローラを示す構成図である。図9に
示すように、この実施例6はメインCPU1と同様にサ
ブCPU10Aにもプログラムカウンタ25を設け、C
−BUS3とC−BUS11とを接続するC−BUS2
6を設け、このC−BUS26にスイッチ28を設け、
このC−BUS26の接続点からプログラムメモリ4A
側に位置するC−BUS11にスイッチ29を設け、さ
らにP−BUS15の接続点からメモリCPU1側に位
置するP−BUS5にスイッチ27を設け、メモリCP
U1が正常に動作する通常時はスイッチ28を開状態と
するとともにスイッチ27,29を閉状態とし、メモリ
CPU1の異常でスイッチ28を閉状態とするとともに
スイッチ27,29を開状態としてC−BUS3,26
およびP−BUS15からなるバス経路を形成すること
によって、異常を起こしたメインCPU1に代替してサ
ブCPU10Aによるバックアップシステムを構成する
ようにしたものである。つまりプログラムメモリ4Aの
前半部4A−Fと後半部4A−Rとに同じ情報を挿入し
ておき、メインCPU1の異常時にサブCPU10Aが
バックアップするので、高信頼の2重系システムが提供
でき、コントローラの信頼性向上に寄与できる。
例6としてのコントローラを示す構成図である。図9に
示すように、この実施例6はメインCPU1と同様にサ
ブCPU10Aにもプログラムカウンタ25を設け、C
−BUS3とC−BUS11とを接続するC−BUS2
6を設け、このC−BUS26にスイッチ28を設け、
このC−BUS26の接続点からプログラムメモリ4A
側に位置するC−BUS11にスイッチ29を設け、さ
らにP−BUS15の接続点からメモリCPU1側に位
置するP−BUS5にスイッチ27を設け、メモリCP
U1が正常に動作する通常時はスイッチ28を開状態と
するとともにスイッチ27,29を閉状態とし、メモリ
CPU1の異常でスイッチ28を閉状態とするとともに
スイッチ27,29を開状態としてC−BUS3,26
およびP−BUS15からなるバス経路を形成すること
によって、異常を起こしたメインCPU1に代替してサ
ブCPU10Aによるバックアップシステムを構成する
ようにしたものである。つまりプログラムメモリ4Aの
前半部4A−Fと後半部4A−Rとに同じ情報を挿入し
ておき、メインCPU1の異常時にサブCPU10Aが
バックアップするので、高信頼の2重系システムが提供
でき、コントローラの信頼性向上に寄与できる。
【0039】実施例7(請求項8に対応).図10は実
施例7としてのコントローラを示す構成図である。図1
0に示すように、この実施例7はサブCPU10Bにト
レース手段30を設け、このトレース手段30がメイン
CPU1のプログラムカウンタ2からのC−BUS3に
流されるプログラムカウンタ値をトレースし、そのトレ
ースをメインCPU1の異常時にサブCPU10Bのデ
ータメモリ13にポーズさせることにより、トラブルシ
ュートが可能となり、故障復旧時間の短縮に大きく寄与
できる。
施例7としてのコントローラを示す構成図である。図1
0に示すように、この実施例7はサブCPU10Bにト
レース手段30を設け、このトレース手段30がメイン
CPU1のプログラムカウンタ2からのC−BUS3に
流されるプログラムカウンタ値をトレースし、そのトレ
ースをメインCPU1の異常時にサブCPU10Bのデ
ータメモリ13にポーズさせることにより、トラブルシ
ュートが可能となり、故障復旧時間の短縮に大きく寄与
できる。
【0040】実施例8(請求項9に対応).この実施例
8は図11に示すようにプログラムメモリの後半部を制
御メモリとして使用し、メインCPUのプログラムがお
かしい時に一部変更し、メモリCPUとサブCPUとを
並列運転することに特徴があるので、この実施例8のコ
ントローラの構成要素には図1の符号を使用して説明す
る。
8は図11に示すようにプログラムメモリの後半部を制
御メモリとして使用し、メインCPUのプログラムがお
かしい時に一部変更し、メモリCPUとサブCPUとを
並列運転することに特徴があるので、この実施例8のコ
ントローラの構成要素には図1の符号を使用して説明す
る。
【0041】つまり、図11は実施例8としてのコント
ローラに使用するプログラムメモリを示す図である。こ
の図11に示すように、この実施例8はプログラムメモ
リ4Aの前半部4A−F5を符号A〜Dで示す処理31
の制御メモリとして使い、プログラムメモリ4Aの後半
部4A−R5をA′〜D′で示す処理32の制御メモリ
として使い、処理31の代替プログラムとして処理32
を並列に実行し、メインCPU1のプログラムがおかし
い時に一部変更したサブCPU10の並列運転により、
データを確認し、異常がなければ、処理32のA′〜
D′を処理31のA〜Dに置き換えることができるの
で、調整時あるいは定修時の限られた時間内でのプログ
ラム変更が安全に行える。
ローラに使用するプログラムメモリを示す図である。こ
の図11に示すように、この実施例8はプログラムメモ
リ4Aの前半部4A−F5を符号A〜Dで示す処理31
の制御メモリとして使い、プログラムメモリ4Aの後半
部4A−R5をA′〜D′で示す処理32の制御メモリ
として使い、処理31の代替プログラムとして処理32
を並列に実行し、メインCPU1のプログラムがおかし
い時に一部変更したサブCPU10の並列運転により、
データを確認し、異常がなければ、処理32のA′〜
D′を処理31のA〜Dに置き換えることができるの
で、調整時あるいは定修時の限られた時間内でのプログ
ラム変更が安全に行える。
【0042】実施例9(請求項10に対応).一般的に
は、プログラムシミュレーション時にある出力を出せば
タイマー後に或る入力が返ってくるような場合が多く、
この入力もプログラムメモリ4Aの前半部4A−F6に
書き込んで実行するため、シミュレーション中はテスト
プログラム31による影響が大きく、本来のシミュレー
ションとは条件が違ったものとなる場合が多いが、この
実施例9では図12に示すようにプログラムメモリ4A
の後半部にシミュレーション時の出力に対応するTD入
力と言った命令34をプログラムメモリ4Aの後半部4
A−R6に書き込むだけで、テストプログラム35が不
要となり、メインCPU1の動作条件に影響なく実現で
き、プログラムデバッグの完成度向上、しいてはトータ
ルコスト低減に大きく寄与できる。
は、プログラムシミュレーション時にある出力を出せば
タイマー後に或る入力が返ってくるような場合が多く、
この入力もプログラムメモリ4Aの前半部4A−F6に
書き込んで実行するため、シミュレーション中はテスト
プログラム31による影響が大きく、本来のシミュレー
ションとは条件が違ったものとなる場合が多いが、この
実施例9では図12に示すようにプログラムメモリ4A
の後半部にシミュレーション時の出力に対応するTD入
力と言った命令34をプログラムメモリ4Aの後半部4
A−R6に書き込むだけで、テストプログラム35が不
要となり、メインCPU1の動作条件に影響なく実現で
き、プログラムデバッグの完成度向上、しいてはトータ
ルコスト低減に大きく寄与できる。
【0043】
【発明の効果】以上のように第1の発明によれば、プロ
グラムメモリの情報を2倍に拡張し、その半分にメイン
テナンス命令を書き込み、メインCPUと同期してサブ
CPUがこのメインテナンス命令ある時は制御命令を並
列処理するように構成したので、メインCPUの負担が
大幅に軽減できコントローラの制御性能を大きく改善で
きるという効果がある。
グラムメモリの情報を2倍に拡張し、その半分にメイン
テナンス命令を書き込み、メインCPUと同期してサブ
CPUがこのメインテナンス命令ある時は制御命令を並
列処理するように構成したので、メインCPUの負担が
大幅に軽減できコントローラの制御性能を大きく改善で
きるという効果がある。
【0044】第2の発明によれば、サブCPUがマンマ
シン装置からの要求を負担するように構成したので、メ
インCPUの負担軽減に寄与し、メインCPUによる制
御性能が飛躍的に向上できるという効果がある。
シン装置からの要求を負担するように構成したので、メ
インCPUの負担軽減に寄与し、メインCPUによる制
御性能が飛躍的に向上できるという効果がある。
【0045】第3の発明によれば、メインCPUとサブ
CPUとによるマルチ制御が行われるように構成したの
で、メインCPUの実行時間の大幅短縮が可能となり、
制御性能向上が期待できるという効果がある。
CPUとによるマルチ制御が行われるように構成したの
で、メインCPUの実行時間の大幅短縮が可能となり、
制御性能向上が期待できるという効果がある。
【0046】第4の発明によれば、実行時間計測プログ
ラムをメインCPUに負担をかけずに簡単に計測するよ
うに構成したので、メインCPUの実行時間の大幅短縮
が可能となり、制御性能向上が期待できるという効果が
ある。
ラムをメインCPUに負担をかけずに簡単に計測するよ
うに構成したので、メインCPUの実行時間の大幅短縮
が可能となり、制御性能向上が期待できるという効果が
ある。
【0047】第5の発明によれば、命令を削除する必要
がある場合にもメインCPUが停止することなく制御す
るように構成したので、調整時間の大幅な短縮が期待で
きるという効果がある。
がある場合にもメインCPUが停止することなく制御す
るように構成したので、調整時間の大幅な短縮が期待で
きるという効果がある。
【0048】第6の発明によれば、プログラムデバッグ
時に高級なシミュレーションを実行するように構成した
ので、出荷時の品質向上に伴う費用低減が期待できると
いう効果がある。
時に高級なシミュレーションを実行するように構成した
ので、出荷時の品質向上に伴う費用低減が期待できると
いう効果がある。
【0049】第7の発明によれば、メインCPUの異常
時にサブCPUがバックアップするように構成したの
で、高信頼の2重系システムが提供でき、コントローラ
の信頼性向上に寄与できるという効果がある。
時にサブCPUがバックアップするように構成したの
で、高信頼の2重系システムが提供でき、コントローラ
の信頼性向上に寄与できるという効果がある。
【0050】第8の発明によれば、メインCPUからプ
ログラムメイン側に流されるプログラムメモリのアドレ
ス管理データをサブCPUのデータメモリにポーズさ
せ、トラブルシュートが可能となるように構成したの
で、故障復旧時間の短縮に大きく寄与できるという効果
がある。
ログラムメイン側に流されるプログラムメモリのアドレ
ス管理データをサブCPUのデータメモリにポーズさ
せ、トラブルシュートが可能となるように構成したの
で、故障復旧時間の短縮に大きく寄与できるという効果
がある。
【0051】第9の発明によれば、メインCPUのプロ
グラムがおかしい時における一部変更したサブCPUの
並列運転により、データを確認し、異常がなければ、メ
インCPUの処理をサブCPUの処理に置換するように
構成したので、調整時あるいは定修時の限られた時間内
でのプログラム変更が安全に行えるという効果がある。
グラムがおかしい時における一部変更したサブCPUの
並列運転により、データを確認し、異常がなければ、メ
インCPUの処理をサブCPUの処理に置換するように
構成したので、調整時あるいは定修時の限られた時間内
でのプログラム変更が安全に行えるという効果がある。
【0052】第10の発明によれば、プログラムメイン
の前半部からテストプログラムを省略し、メインCPU
の動作条件に影響なくシミュレーションを実現するよう
に構成したので、プログラムデバッグの完成度向上およ
びトータルコスト低減に大きく寄与できるという効果が
ある。
の前半部からテストプログラムを省略し、メインCPU
の動作条件に影響なくシミュレーションを実現するよう
に構成したので、プログラムデバッグの完成度向上およ
びトータルコスト低減に大きく寄与できるという効果が
ある。
【図1】 実施例1のコントローラを示す構成図であ
る。
る。
【図2】 実施例1のプログラムメモリを示す図であ
る。
る。
【図3】 実施例2のプログラムメモリを示す図であ
る。
る。
【図4】 実施例2の対比例を示す図である。
【図5】 実施例3のプログラムメモリを示す図であ
る。
る。
【図6】 実施例3の対比例を示す図である。
【図7】 実施例4のプログラムメモリを示す図であ
る。
る。
【図8】 実施例5のコントローラを示す構成図であ
る。
る。
【図9】 実施例6のコントローラを示す構成図であ
る。
る。
【図10】 実施例7のコントローラを示す構成図であ
る。
る。
【図11】 実施例8のプログラムメモリを示す図であ
る。
る。
【図12】 実施例9のプログラムメモリを示す図であ
る。
る。
【図13】 従来のコントローラを示す構成図である。
【図14】 従来のフローチャートである。
【図15】 従来の1命令を示す図である。
1 メインCPU、4A プログラムメモリ、9 マン
マシン装置、10,10A,10B サブCPU、13
データメモリ。
マシン装置、10,10A,10B サブCPU、13
データメモリ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G06F 15/163 15/16 G06F 15/16 420 C
Claims (10)
- 【請求項1】 プラント制御用のプログラムの情報量を
2倍に書き込むプログラムメモリと、このプログラムメ
モリのアドレス管理を行いつつ前半部の情報を実行する
メインCPUと、このメモリCPUにアドレス同期しつ
つ上記プログラムメモリの後半部の情報を実行するサブ
CPUとを備えたことを特徴とするコントローラ。 - 【請求項2】 上記サブCPUにはプログラムの編集、
書き込み、修正およびモニターなどを行うためのマンマ
シン装置が接続されたことを特徴とする請求項第1項記
載のコントローラ。 - 【請求項3】 上記プログラムメモリの前半部を制御メ
モリとし、同プログラムメモリの後半部を前半部分と同
様な制御メモリとしたことを特徴とする請求項第1項記
載のコントローラ。 - 【請求項4】 上記プログラムメモリの前半部を制御メ
モリとし、同プログラムメモリの後半部を計測メモリと
したことを特徴とする請求項第1項記載のコントロー
ラ。 - 【請求項5】 上記プログラムメモリの前半部を制御メ
モリとし、同プログラムメモリの後半部を入力信号読み
込み時の強制的な指示メモリとしたことを特徴とする請
求項第1項記載のコントローラ。 - 【請求項6】 上記サブCPUにデータメモリを接続
し、このデータメモリに入力信号時間軸変化データをイ
ンプットしたことを特徴とする請求項第1項記載のコン
トローラ。 - 【請求項7】 上記サブCPUにもプログラムメモリの
アドレス管理機能を付加し、上記プログラムメモリの前
半部と後半部とに同じ情報を挿入したことを特徴とする
請求項第1項記載のコントローラ。 - 【請求項8】 上記サブCPUにはメインCPUからプ
ログラムメイン側に流されるプログラムメモリのアドレ
ス管理データをトレースしてメインCPUの異常時にサ
ブCPUに接続したデータメモリにポーズさせるトレー
ス手段を設けたことを特徴とする請求項第1項記載のコ
ントローラ。 - 【請求項9】 上記プログラムメモリの前半部と後半部
とを制御メモリとし、この後半部をメインCPUのプロ
グラムがおかしい時に一部変更してメモリCPUとサブ
CPUとを並列運転するようにしたことを特徴とする請
求項第1項記載のコントローラ。 - 【請求項10】 上記プログラムメモリの後半部にシミ
ュレーション時の出力に対応する命令を書き込んだこと
を特徴とする請求項第1項記載のコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6117942A JP2820889B2 (ja) | 1994-05-31 | 1994-05-31 | コントローラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6117942A JP2820889B2 (ja) | 1994-05-31 | 1994-05-31 | コントローラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07325717A true JPH07325717A (ja) | 1995-12-12 |
JP2820889B2 JP2820889B2 (ja) | 1998-11-05 |
Family
ID=14724045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6117942A Expired - Fee Related JP2820889B2 (ja) | 1994-05-31 | 1994-05-31 | コントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2820889B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020502596A (ja) * | 2017-03-01 | 2020-01-23 | プレソラ アイアイオーティー ソシエダッド リミターダ | 産業設備における機械の監視及び制御のための装置、及び複数のこのような装置を含むシステム |
-
1994
- 1994-05-31 JP JP6117942A patent/JP2820889B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020502596A (ja) * | 2017-03-01 | 2020-01-23 | プレソラ アイアイオーティー ソシエダッド リミターダ | 産業設備における機械の監視及び制御のための装置、及び複数のこのような装置を含むシステム |
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---|---|
JP2820889B2 (ja) | 1998-11-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |