JPH07325717A - コントローラ - Google Patents
コントローラInfo
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- JPH07325717A JPH07325717A JP6117942A JP11794294A JPH07325717A JP H07325717 A JPH07325717 A JP H07325717A JP 6117942 A JP6117942 A JP 6117942A JP 11794294 A JP11794294 A JP 11794294A JP H07325717 A JPH07325717 A JP H07325717A
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- Japan
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- memory
- program
- cpu
- program memory
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- Multi Processors (AREA)
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Abstract
(57)【要約】
【目的】 本来のプラントの制御とそれ以外のモニタや
メンテナンスなどとを並列処理することによって、ＣＰ
Ｕの実行時間の大幅な短縮を図り、制御性能の飛躍的な
向上を得る。 【構成】 プログラムメモリ４Ａの１命令の情報量を２
倍に拡張し、本来の制御を担当するメモリＣＰＵ１と本
来の制御以外の機能を実現するサブＣＰＵ１０とを有
し、メインＣＰＵ１がプログラムメモリのアドレス管理
を行い、サブＣＰＵ１０はメインＣＰＵ１にアドレス同
期する。
メンテナンスなどとを並列処理することによって、ＣＰ
Ｕの実行時間の大幅な短縮を図り、制御性能の飛躍的な
向上を得る。 【構成】 プログラムメモリ４Ａの１命令の情報量を２
倍に拡張し、本来の制御を担当するメモリＣＰＵ１と本
来の制御以外の機能を実現するサブＣＰＵ１０とを有
し、メインＣＰＵ１がプログラムメモリのアドレス管理
を行い、サブＣＰＵ１０はメインＣＰＵ１にアドレス同
期する。
Description
【０００１】
【産業上の利用分野】この発明は、鉄鋼プラントなどの
プラントの制御に使用されるコントローラに関するもの
である。
プラントの制御に使用されるコントローラに関するもの
である。
【０００２】
【従来の技術】図１３は例えば鉄鋼プラントコントロー
ラＭＥＬＰＬＡＣ−５５０取扱説明書に示されたコント
ローラを示す構成図である。図１３において、１Ａは中
央演算制御部（以下、ＣＰＵとする）、２はＣＰＵ１の
内部で命令順序を管理するプログラムカウンタ、３はプ
ログラムメモリ４に書き込まれたプログラムを読出すた
めのバス（以下、Ｃ−ＢＵＳと称する）、４はプラント
制御用のプログラムが書き込まれたプログラムメモリ、
５は命令の実行結果を転送するバス（以下、Ｐ−ＢＵＳ
と称する）、６はプラントの制御に必要な入力信号群、
７はＣＰＵ１の演算結果を出力する出力信号群、８はＣ
ＰＵ１の演算の途中結果を格納するデータメモリ、９は
プログラムの編集、書き込み、修正およびモニターなど
を行うためのプログラミングパネルと呼ばれるマンマシ
ン装置である。
ラＭＥＬＰＬＡＣ−５５０取扱説明書に示されたコント
ローラを示す構成図である。図１３において、１Ａは中
央演算制御部（以下、ＣＰＵとする）、２はＣＰＵ１の
内部で命令順序を管理するプログラムカウンタ、３はプ
ログラムメモリ４に書き込まれたプログラムを読出すた
めのバス（以下、Ｃ−ＢＵＳと称する）、４はプラント
制御用のプログラムが書き込まれたプログラムメモリ、
５は命令の実行結果を転送するバス（以下、Ｐ−ＢＵＳ
と称する）、６はプラントの制御に必要な入力信号群、
７はＣＰＵ１の演算結果を出力する出力信号群、８はＣ
ＰＵ１の演算の途中結果を格納するデータメモリ、９は
プログラムの編集、書き込み、修正およびモニターなど
を行うためのプログラミングパネルと呼ばれるマンマシ
ン装置である。
【０００３】次に動作について説明する。ＣＰＵ１はプ
ログラムカウンタ２で管理されたプログラムメモリアド
レスの命令をプログラムメモリ４からＣ−ＢＵＳ３を経
由して読み出し実行する。一般に、メモリ４に書き込ま
れたプログラムの１命令は図１５に示すように命令部Ｋ
１とオペランド部（又は制御対象アドレス又はソース）
Ｋ２とから構成されている。例えばロード命令「；ＩＷ
１０」であれば、ＣＰＵ１はＰ−ＢＵＳ５上にＩＷ１０
のアドレスを送信し、ＩＷ１０に対応する入力信号群６
がデータをＰ−ＢＵＳ５上に返送し、ＣＰＵ１が入力信
号群６からＰ−ＢＵＳ５上に返送されたデータを読み取
る。また、ストア命令「→ＯＷ１００」であれば、ＣＰ
Ｕ１は演算結果のデータとＯＷ１００のアドレスをＰ−
ＢＵＳ５上に送信し、ＯＷ１００に対応する出力信号群
７がデータを読み取りプラントの制御対象機器に出力す
る。以上はコントローラの基本動作である。
ログラムカウンタ２で管理されたプログラムメモリアド
レスの命令をプログラムメモリ４からＣ−ＢＵＳ３を経
由して読み出し実行する。一般に、メモリ４に書き込ま
れたプログラムの１命令は図１５に示すように命令部Ｋ
１とオペランド部（又は制御対象アドレス又はソース）
Ｋ２とから構成されている。例えばロード命令「；ＩＷ
１０」であれば、ＣＰＵ１はＰ−ＢＵＳ５上にＩＷ１０
のアドレスを送信し、ＩＷ１０に対応する入力信号群６
がデータをＰ−ＢＵＳ５上に返送し、ＣＰＵ１が入力信
号群６からＰ−ＢＵＳ５上に返送されたデータを読み取
る。また、ストア命令「→ＯＷ１００」であれば、ＣＰ
Ｕ１は演算結果のデータとＯＷ１００のアドレスをＰ−
ＢＵＳ５上に送信し、ＯＷ１００に対応する出力信号群
７がデータを読み取りプラントの制御対象機器に出力す
る。以上はコントローラの基本動作である。
【０００４】次に、このコントローラが制御中に、各種
制御データをモニターし調整する場合を考える。例え
ば、モニタソースとしてデータメモリ８のＭＷ２５をモ
ニターする場合を考えると、マンマシン装置９のモニタ
ー機能でディジタルデータあるいはトレンドデータの採
取をしても可能だが、一般には、ペンオシロを使ったア
ナログチャート出力が非常に効果的な方法として使われ
ている。その実現の為には、コントローラとしては、図
１４に示すように、アプリケーションプログラムＰ１以
外にモニタープログラムＰ２を作り込み直列処理させ
る。
制御データをモニターし調整する場合を考える。例え
ば、モニタソースとしてデータメモリ８のＭＷ２５をモ
ニターする場合を考えると、マンマシン装置９のモニタ
ー機能でディジタルデータあるいはトレンドデータの採
取をしても可能だが、一般には、ペンオシロを使ったア
ナログチャート出力が非常に効果的な方法として使われ
ている。その実現の為には、コントローラとしては、図
１４に示すように、アプリケーションプログラムＰ１以
外にモニタープログラムＰ２を作り込み直列処理させ
る。
【０００５】
【発明が解決しようとする課題】従来のコントローラは
以上のようにモニターのために、ＣＰＵ１が制御プログ
ラムＰ１と制御には無関係なモニタープログラムＰ２と
直列処理させる必要があるので、モニター数によっては
ＣＰＵ１の実行時間としての制御プログラムを実行する
周期が長くなり、制御性能が低下するという問題が内在
していた。
以上のようにモニターのために、ＣＰＵ１が制御プログ
ラムＰ１と制御には無関係なモニタープログラムＰ２と
直列処理させる必要があるので、モニター数によっては
ＣＰＵ１の実行時間としての制御プログラムを実行する
周期が長くなり、制御性能が低下するという問題が内在
していた。
【０００６】この発明は上記のような課題を解決するた
めになされたものであり、その目的は本来の制御とそれ
以外のモニタやメンテナンスなどとを並列処理すること
によって、ＣＰＵの実行時間の大幅な短縮を図り、制御
性能の飛躍的な向上を得ることである。
めになされたものであり、その目的は本来の制御とそれ
以外のモニタやメンテナンスなどとを並列処理すること
によって、ＣＰＵの実行時間の大幅な短縮を図り、制御
性能の飛躍的な向上を得ることである。
【０００７】
【課題を解決するための手段】請求項１に記載された第
１の発明に係るコントローラは、１命令の情報量を２倍
に拡張し、本来の制御を担当するメモリＣＰＵと本来の
制御以外の機能を実現するサブＣＰＵとを有し、メイン
ＣＰＵでのみプログラムの命令実行順序を管理するよう
に構成にしたものである。
１の発明に係るコントローラは、１命令の情報量を２倍
に拡張し、本来の制御を担当するメモリＣＰＵと本来の
制御以外の機能を実現するサブＣＰＵとを有し、メイン
ＣＰＵでのみプログラムの命令実行順序を管理するよう
に構成にしたものである。
【０００８】請求項２に記載された第２の発明に係るコ
ントローラは、第１の発明のサブＣＰＵにプログラムの
編集、書き込み、修正およびモニターなどを行うための
マンマシン装置を接続したものである。
ントローラは、第１の発明のサブＣＰＵにプログラムの
編集、書き込み、修正およびモニターなどを行うための
マンマシン装置を接続したものである。
【０００９】請求項３に記載された第３の発明に係るコ
ントローラは、第１の発明のプログラムメモリの前半部
を制御メモリとし、同プログラムメモリの後半部を前半
部分と同様な制御メモリとしたものである。
ントローラは、第１の発明のプログラムメモリの前半部
を制御メモリとし、同プログラムメモリの後半部を前半
部分と同様な制御メモリとしたものである。
【００１０】請求項４に記載された第４の発明に係るコ
ントローラは、第１の発明のプログラムメモリの前半部
を制御メモリとし、同プログラムメモリの後半部を計測
メモリとしたものである。
ントローラは、第１の発明のプログラムメモリの前半部
を制御メモリとし、同プログラムメモリの後半部を計測
メモリとしたものである。
【００１１】請求項５に記載された第５の発明に係るコ
ントローラは、第１の発明のプログラムメモリの前半部
を制御メモリとし、同プログラムメモリの後半部を入力
信号読み込み時の強制的な指示メモリとしたものであ
る。
ントローラは、第１の発明のプログラムメモリの前半部
を制御メモリとし、同プログラムメモリの後半部を入力
信号読み込み時の強制的な指示メモリとしたものであ
る。
【００１２】請求項６に記載された第６の発明に係るコ
ントローラは、第１の発明のサブＣＰＵにデータメモリ
を接続し、このデータメモリに入力信号時間軸変化デー
タをインプットしたものである。
ントローラは、第１の発明のサブＣＰＵにデータメモリ
を接続し、このデータメモリに入力信号時間軸変化デー
タをインプットしたものである。
【００１３】請求項７に記載された第７の発明に係るコ
ントローラは、第１の発明のサブＣＰＵにもプログラム
メモリのアドレス管理機能を付加し、プログラムメモリ
の前半部と後半部とに同じ情報を挿入する構成としたも
のである。
ントローラは、第１の発明のサブＣＰＵにもプログラム
メモリのアドレス管理機能を付加し、プログラムメモリ
の前半部と後半部とに同じ情報を挿入する構成としたも
のである。
【００１４】請求項８に記載された第８の発明に係るコ
ントローラは、第１の発明のサブＣＰＵにはメインＣＰ
Ｕからプログラムメイン側に流されるプログラムメモリ
のアドレス管理データをトレースしてメインＣＰＵの異
常時にサブＣＰＵに接続したデータメモリにポーズさせ
るトレース手段を設けたものである。
ントローラは、第１の発明のサブＣＰＵにはメインＣＰ
Ｕからプログラムメイン側に流されるプログラムメモリ
のアドレス管理データをトレースしてメインＣＰＵの異
常時にサブＣＰＵに接続したデータメモリにポーズさせ
るトレース手段を設けたものである。
【００１５】請求項９に記載された第９の発明に係るコ
ントローラは、第１の発明のプログラムメモリの前半部
と後半部とを制御メモリとし、この後半部をメインＣＰ
Ｕのプログラムがおかしい時に一部変更してメモリＣＰ
ＵとサブＣＰＵとを並列運転する構成としたものであ
る。
ントローラは、第１の発明のプログラムメモリの前半部
と後半部とを制御メモリとし、この後半部をメインＣＰ
Ｕのプログラムがおかしい時に一部変更してメモリＣＰ
ＵとサブＣＰＵとを並列運転する構成としたものであ
る。
【００１６】請求項１０に記載された第１０の発明に係
るコントローラは、第１の発明のプログラムメモリの後
半部にシミュレーション時の出力に対応する命令を書き
込む構成としたものである。
るコントローラは、第１の発明のプログラムメモリの後
半部にシミュレーション時の出力に対応する命令を書き
込む構成としたものである。
【００１７】
【作用】第１の発明のコントローラは、メインＣＰＵが
命令を読出した時に、サブＣＰＵも同時にその付随情報
を読み出し実行する。
命令を読出した時に、サブＣＰＵも同時にその付随情報
を読み出し実行する。
【００１８】第２の発明のコントローラは、サブＣＰＵ
がマンマシン装置からの要求を負担する。
がマンマシン装置からの要求を負担する。
【００１９】第３の発明のコントローラは、メインＣＰ
ＵとサブＣＰＵとによるマルチ制御が行われる。
ＵとサブＣＰＵとによるマルチ制御が行われる。
【００２０】第４の発明のコントローラは、実行時間計
測プログラムをメインＣＰＵに負担をかけずに簡単に計
測する。
測プログラムをメインＣＰＵに負担をかけずに簡単に計
測する。
【００２１】第５の発明のコントローラは、命令を削除
する必要がある場合にもメインＣＰＵが停止することな
く制御する。
する必要がある場合にもメインＣＰＵが停止することな
く制御する。
【００２２】第６の発明のコントローラは、プログラム
デバッグ時に高級なシミュレーションを実行する。
デバッグ時に高級なシミュレーションを実行する。
【００２３】第７の発明のコントローラは、メインＣＰ
Ｕの異常時にサブＣＰＵがバックアップする。
Ｕの異常時にサブＣＰＵがバックアップする。
【００２４】第８の発明のコントローラは、メインＣＰ
Ｕからプログラムメイン側に流されるプログラムメモリ
のアドレス管理データをＣＰＵのデータメモリにポーズ
させ、トラブルシュートが可能となる。
Ｕからプログラムメイン側に流されるプログラムメモリ
のアドレス管理データをＣＰＵのデータメモリにポーズ
させ、トラブルシュートが可能となる。
【００２５】第９の発明のコントローラは、メインＣＰ
Ｕのプログラムがおかしい時における一部変更したサブ
ＣＰＵの並列運転により、データを確認し、異常がなけ
れば、メインＣＰＵの処理をサブＣＰＵの処理に置換す
る。
Ｕのプログラムがおかしい時における一部変更したサブ
ＣＰＵの並列運転により、データを確認し、異常がなけ
れば、メインＣＰＵの処理をサブＣＰＵの処理に置換す
る。
【００２６】第１０の発明のコントローラは、プログラ
ムメインの前半部からテストプログラムを省略し、メイ
ンＣＰＵの動作条件に影響なくシミュレーションを実現
する。
ムメインの前半部からテストプログラムを省略し、メイ
ンＣＰＵの動作条件に影響なくシミュレーションを実現
する。
【００２７】
【実施例】以下、この発明の各実施例を図１乃至図１２
を用い、前記従来例と同一部分に同一符号を付して説明
する。 実施例１（請求項１、請求項２に対応）．図１は実施例
１としてのコントローラを示す構成図、図２は実施例１
のフローチャートである。図１において、４Ａはプログ
ラムメモリであって、これは１命令に対する情報量が２
倍に拡張されており、その前半部（図１ではプログラム
メモリ４の左半分）４Ａ−Ｆにはプログラムカウンタ２
を有するメインＣＰＵ１がＣ−ＢＵＳ３にて接続され、
プログラムメモリ４の後半（図１ではプログラムメモリ
４の右半分）４Ａ−Ｒにはプログラムカウンタを持たな
いサブＣＰＵ１０がＣ−ＢＵＳ１１にて接続される。サ
ブＣＰＵ１０にはマンマシン装置９がケーブル１２で接
続されるとともにデータメモリ１３がローカルバス（以
下、Ｌ−ＢＵＳと称する）１４で接続され、このサブＣ
ＰＵ１はメインＣＰＵ１にデータメモリ８と入力信号群
６および出力信号群７を接続するＰ−ＢＵＳ５にＰ−Ｂ
ＵＳ１５で接続され、サブＣＰＵ１０はメインＣＰＵ１
が実行する制御命令以外にメンテナンス命令を実行する
ようになっている。
を用い、前記従来例と同一部分に同一符号を付して説明
する。 実施例１（請求項１、請求項２に対応）．図１は実施例
１としてのコントローラを示す構成図、図２は実施例１
のフローチャートである。図１において、４Ａはプログ
ラムメモリであって、これは１命令に対する情報量が２
倍に拡張されており、その前半部（図１ではプログラム
メモリ４の左半分）４Ａ−Ｆにはプログラムカウンタ２
を有するメインＣＰＵ１がＣ−ＢＵＳ３にて接続され、
プログラムメモリ４の後半（図１ではプログラムメモリ
４の右半分）４Ａ−Ｒにはプログラムカウンタを持たな
いサブＣＰＵ１０がＣ−ＢＵＳ１１にて接続される。サ
ブＣＰＵ１０にはマンマシン装置９がケーブル１２で接
続されるとともにデータメモリ１３がローカルバス（以
下、Ｌ−ＢＵＳと称する）１４で接続され、このサブＣ
ＰＵ１はメインＣＰＵ１にデータメモリ８と入力信号群
６および出力信号群７を接続するＰ−ＢＵＳ５にＰ−Ｂ
ＵＳ１５で接続され、サブＣＰＵ１０はメインＣＰＵ１
が実行する制御命令以外にメンテナンス命令を実行する
ようになっている。
【００２８】次に、実施例１の動作について説明する。
メインＣＰＵ１の基本動作は前記従来例と全く同様であ
るので省略する。以下にモニタープログラムを実行する
場合について、サブＣＰＵ１０の動作を中心に図２を参
照しつつ説明する。図２に示すように、プログラムメモ
リ４の前半部にはアプリケーションプログラム４Ａ−Ｆ
１が書き込まれ、プログラムメモリ４の後半部にはモニ
タープログラム４Ａ−Ｒ１が書き込まれており、メイン
ＣＰＵ１が「→ＭＷ２５」１６をプログラムメモリ４か
ら読み込むと同時にサブＣＰＵ１０にも「ＭＯＮｎＧＡ
ＩＮ（モニタ命令．出力ｎ番目ゲイン）」命令１７を読
み込ませる。従って、メインＣＰＵ１がアキュムレータ
のデータをデータメモリ８のＭＷ２５にＰ−ＢＵＳ５を
経由して出力したときに、サブＣＰＵ１０はデータをＰ
−ＢＵＳ５からＰ−ＢＵＳ１５を経由して横取りし、そ
のデータにゲインをかけて出力ｎ番目へ出力する。
メインＣＰＵ１の基本動作は前記従来例と全く同様であ
るので省略する。以下にモニタープログラムを実行する
場合について、サブＣＰＵ１０の動作を中心に図２を参
照しつつ説明する。図２に示すように、プログラムメモ
リ４の前半部にはアプリケーションプログラム４Ａ−Ｆ
１が書き込まれ、プログラムメモリ４の後半部にはモニ
タープログラム４Ａ−Ｒ１が書き込まれており、メイン
ＣＰＵ１が「→ＭＷ２５」１６をプログラムメモリ４か
ら読み込むと同時にサブＣＰＵ１０にも「ＭＯＮｎＧＡ
ＩＮ（モニタ命令．出力ｎ番目ゲイン）」命令１７を読
み込ませる。従って、メインＣＰＵ１がアキュムレータ
のデータをデータメモリ８のＭＷ２５にＰ−ＢＵＳ５を
経由して出力したときに、サブＣＰＵ１０はデータをＰ
−ＢＵＳ５からＰ−ＢＵＳ１５を経由して横取りし、そ
のデータにゲインをかけて出力ｎ番目へ出力する。
【００２９】要するに、この実施例１によれば、メイン
ＣＰＵ１がプログラムメモリ４の前半部４Ａ−Ｆに書き
込まれたアプリケーションプログラム４Ａ−Ｆ１を実行
すると同時に、サブＣＰＵ１０がプログラムメモリ４の
後半部４Ａ−Ｒに書き込まれたモニタープラグラム４Ａ
−Ｒ１を並列的に実行し、結果として、メインＣＰＵ１
が本来の制御を行い、サブＣＰＵ１０がモニターを行う
ので、メインＣＰＵ１の実行時間が大幅に短縮できる。
この点は請求項１に対応する。
ＣＰＵ１がプログラムメモリ４の前半部４Ａ−Ｆに書き
込まれたアプリケーションプログラム４Ａ−Ｆ１を実行
すると同時に、サブＣＰＵ１０がプログラムメモリ４の
後半部４Ａ−Ｒに書き込まれたモニタープラグラム４Ａ
−Ｒ１を並列的に実行し、結果として、メインＣＰＵ１
が本来の制御を行い、サブＣＰＵ１０がモニターを行う
ので、メインＣＰＵ１の実行時間が大幅に短縮できる。
この点は請求項１に対応する。
【００３０】加えて、この実施例１では、図１に示すよ
うにマンマシン装置９がサブＣＰＵ１０にケーブル１２
で接続されているので、マンマシン装置９の要求もサブ
ＣＰＵ１０が負担するので、メインＣＰＵ１の負担軽減
に寄与し、メインＣＰＵ１による制御性能が飛躍的に向
上できる。この点は請求項２に対応する。
うにマンマシン装置９がサブＣＰＵ１０にケーブル１２
で接続されているので、マンマシン装置９の要求もサブ
ＣＰＵ１０が負担するので、メインＣＰＵ１の負担軽減
に寄与し、メインＣＰＵ１による制御性能が飛躍的に向
上できる。この点は請求項２に対応する。
【００３１】実施例２（請求項３に対応）．この実施例
２は図３に示すようにメインＣＰＵ１およびサブＣＰＵ
１０でプラントをマルチ制御することに特徴があるの
で、この実施例３のコントローラの構成要素には図１の
符号を使用して説明する。
２は図３に示すようにメインＣＰＵ１およびサブＣＰＵ
１０でプラントをマルチ制御することに特徴があるの
で、この実施例３のコントローラの構成要素には図１の
符号を使用して説明する。
【００３２】つまり、図３は実施例２としてのコントロ
ーラに使用するプログラムメモリを示す図、図４は実施
例２の対比例を示す図４である。図３に示すように、こ
の実施例２はプログラムメモリ４Ａの後半部分４Ａ−Ｒ
２の構造を前半部分４Ａ−Ｆ２と同様の構造にして制御
メモリとして使うことによって、メインＣＰＵ１および
サブＣＰＵ１０でプラントをマルチ制御することができ
る。よって、例えば図４に示す対比例では処理Ａ−処理
Ｂ−処理Ｃ−処理Ｄ−処理Ｅ−処理Ｆが繰り返えされる
のに対し、この実施例２では図３に示すようにメインＣ
ＰＵ１が処理Ａ−処理Ｂ−処理Ｄ−処理Ｆを実行し、サ
ブＣＰＵ１０が処理Ｃ−処理Ｅを実行でき、メインＣＰ
Ｕ１の実行時間の大幅短縮が可能となり、制御性能向上
が期待できる。
ーラに使用するプログラムメモリを示す図、図４は実施
例２の対比例を示す図４である。図３に示すように、こ
の実施例２はプログラムメモリ４Ａの後半部分４Ａ−Ｒ
２の構造を前半部分４Ａ−Ｆ２と同様の構造にして制御
メモリとして使うことによって、メインＣＰＵ１および
サブＣＰＵ１０でプラントをマルチ制御することができ
る。よって、例えば図４に示す対比例では処理Ａ−処理
Ｂ−処理Ｃ−処理Ｄ−処理Ｅ−処理Ｆが繰り返えされる
のに対し、この実施例２では図３に示すようにメインＣ
ＰＵ１が処理Ａ−処理Ｂ−処理Ｄ−処理Ｆを実行し、サ
ブＣＰＵ１０が処理Ｃ−処理Ｅを実行でき、メインＣＰ
Ｕ１の実行時間の大幅短縮が可能となり、制御性能向上
が期待できる。
【００３３】実施例３（請求項４に対応）．この実施例
３は図５に示すように実行時間計測プログラムをメイン
ＣＰＵに負担をかけずに簡単に計測することに特徴があ
るので、この実施例３のコントローラの構成要素には図
１の符号を使用して説明する。
３は図５に示すように実行時間計測プログラムをメイン
ＣＰＵに負担をかけずに簡単に計測することに特徴があ
るので、この実施例３のコントローラの構成要素には図
１の符号を使用して説明する。
【００３４】つまり、図５は実施例３としてのコントロ
ーラに使用するプログラムメモリを示す図、図６は実施
例３の対比例を示す図である。図５に示すように、この
実施例３はプログラムメモリ４Ａの前半部４Ａ−Ｆ３を
制御メモリとして使い、プログラムメモリ４Ａの後半部
４Ａ−Ｒ３を計測メモリとして使い、この後半部４Ａ−
Ｒ３に時間計測開始を示すＴＳ命令１８と時間計測終了
を示すＴＥ命令１９とを計測したい制御用プログラムの
開始位置と終了位置とに書き込むことによってサブＣＰ
Ｕ１０が制御の実行時間を計測し、メインＣＰＵ１は制
御のみに専念できることとなる。例えば、処理Ａ，Ｂの
実行時間を計測する場合、図６に示す対比例では計測開
始ロジック２０−処理Ａ−処理Ｂ−計測終了ロジック２
１−処理Ｃが繰り返されるのに対し、この実施例３では
図５に示すようにメインＣＰＵ１が処理Ａ−処理Ｂ−処
理Ｃを実行し、サブＣＰＵ１０が処理Ａ，Ｂの実行時間
を計測し、メインＣＰＵ１の実行時間の大幅短縮が可能
となり、制御性能向上が期待できる。
ーラに使用するプログラムメモリを示す図、図６は実施
例３の対比例を示す図である。図５に示すように、この
実施例３はプログラムメモリ４Ａの前半部４Ａ−Ｆ３を
制御メモリとして使い、プログラムメモリ４Ａの後半部
４Ａ−Ｒ３を計測メモリとして使い、この後半部４Ａ−
Ｒ３に時間計測開始を示すＴＳ命令１８と時間計測終了
を示すＴＥ命令１９とを計測したい制御用プログラムの
開始位置と終了位置とに書き込むことによってサブＣＰ
Ｕ１０が制御の実行時間を計測し、メインＣＰＵ１は制
御のみに専念できることとなる。例えば、処理Ａ，Ｂの
実行時間を計測する場合、図６に示す対比例では計測開
始ロジック２０−処理Ａ−処理Ｂ−計測終了ロジック２
１−処理Ｃが繰り返されるのに対し、この実施例３では
図５に示すようにメインＣＰＵ１が処理Ａ−処理Ｂ−処
理Ｃを実行し、サブＣＰＵ１０が処理Ａ，Ｂの実行時間
を計測し、メインＣＰＵ１の実行時間の大幅短縮が可能
となり、制御性能向上が期待できる。
【００３５】実施例４（請求項５に対応）．この実施例
４は図７に示すように入力信号群の読み込み時に、強制
的にＯＮあるいはＯＦＦまたはデータであれば数値にし
たい場合、例えば調整中に機械インターロックを殺した
い場合などのように、その命令を削除する必要がある場
合にもメインＣＰＵ１を停めることなく、つまり、プラ
ントの生産ラインを停めることなく制御することに特徴
があるので、この実施例４のコントローラの構成要素に
は図１の符号を使用して説明する。
４は図７に示すように入力信号群の読み込み時に、強制
的にＯＮあるいはＯＦＦまたはデータであれば数値にし
たい場合、例えば調整中に機械インターロックを殺した
い場合などのように、その命令を削除する必要がある場
合にもメインＣＰＵ１を停めることなく、つまり、プラ
ントの生産ラインを停めることなく制御することに特徴
があるので、この実施例４のコントローラの構成要素に
は図１の符号を使用して説明する。
【００３６】つまり、図７は実施例４としてのコントロ
ーラに使用するプログラムメモリを示す図である。この
図７に示すように、この実施例４はプログラムメモリ４
Ａの前半部４Ａ−Ｆ４を制御メモリとして使い、プログ
ラムメモリ４Ａの後半部４Ａ−Ｒ４を入力信号群６の読
み込み時の強制的な指示メモリとして使い、前半部４Ａ
−Ｆ４中の処理２２に対する強制指示としてのＯＮを示
すＫＩ命令２３を書き込むだけで、調整時間の大幅な短
縮が期待できる。
ーラに使用するプログラムメモリを示す図である。この
図７に示すように、この実施例４はプログラムメモリ４
Ａの前半部４Ａ−Ｆ４を制御メモリとして使い、プログ
ラムメモリ４Ａの後半部４Ａ−Ｒ４を入力信号群６の読
み込み時の強制的な指示メモリとして使い、前半部４Ａ
−Ｆ４中の処理２２に対する強制指示としてのＯＮを示
すＫＩ命令２３を書き込むだけで、調整時間の大幅な短
縮が期待できる。
【００３７】実施例５（請求項６に対応）．図８は実施
例５としてのコントローラを示す構成図である。この図
８に示すように、この実施例５はサブＣＰＵ１０側のデ
ータメモリ１３に入力信号時間軸変化データ２４をイン
プットしておき、プログラムデバッグ時に上記入力信号
時間軸変化データ２４を使用したシミュレーションを実
行でき、出荷時の品質向上に伴う費用低減が期待できる
ようにしたものである。
例５としてのコントローラを示す構成図である。この図
８に示すように、この実施例５はサブＣＰＵ１０側のデ
ータメモリ１３に入力信号時間軸変化データ２４をイン
プットしておき、プログラムデバッグ時に上記入力信号
時間軸変化データ２４を使用したシミュレーションを実
行でき、出荷時の品質向上に伴う費用低減が期待できる
ようにしたものである。
【００３８】実施例６（請求項７に対応）．図９は実施
例６としてのコントローラを示す構成図である。図９に
示すように、この実施例６はメインＣＰＵ１と同様にサ
ブＣＰＵ１０Ａにもプログラムカウンタ２５を設け、Ｃ
−ＢＵＳ３とＣ−ＢＵＳ１１とを接続するＣ−ＢＵＳ２
６を設け、このＣ−ＢＵＳ２６にスイッチ２８を設け、
このＣ−ＢＵＳ２６の接続点からプログラムメモリ４Ａ
側に位置するＣ−ＢＵＳ１１にスイッチ２９を設け、さ
らにＰ−ＢＵＳ１５の接続点からメモリＣＰＵ１側に位
置するＰ−ＢＵＳ５にスイッチ２７を設け、メモリＣＰ
Ｕ１が正常に動作する通常時はスイッチ２８を開状態と
するとともにスイッチ２７，２９を閉状態とし、メモリ
ＣＰＵ１の異常でスイッチ２８を閉状態とするとともに
スイッチ２７，２９を開状態としてＣ−ＢＵＳ３，２６
およびＰ−ＢＵＳ１５からなるバス経路を形成すること
によって、異常を起こしたメインＣＰＵ１に代替してサ
ブＣＰＵ１０Ａによるバックアップシステムを構成する
ようにしたものである。つまりプログラムメモリ４Ａの
前半部４Ａ−Ｆと後半部４Ａ−Ｒとに同じ情報を挿入し
ておき、メインＣＰＵ１の異常時にサブＣＰＵ１０Ａが
バックアップするので、高信頼の２重系システムが提供
でき、コントローラの信頼性向上に寄与できる。
例６としてのコントローラを示す構成図である。図９に
示すように、この実施例６はメインＣＰＵ１と同様にサ
ブＣＰＵ１０Ａにもプログラムカウンタ２５を設け、Ｃ
−ＢＵＳ３とＣ−ＢＵＳ１１とを接続するＣ−ＢＵＳ２
６を設け、このＣ−ＢＵＳ２６にスイッチ２８を設け、
このＣ−ＢＵＳ２６の接続点からプログラムメモリ４Ａ
側に位置するＣ−ＢＵＳ１１にスイッチ２９を設け、さ
らにＰ−ＢＵＳ１５の接続点からメモリＣＰＵ１側に位
置するＰ−ＢＵＳ５にスイッチ２７を設け、メモリＣＰ
Ｕ１が正常に動作する通常時はスイッチ２８を開状態と
するとともにスイッチ２７，２９を閉状態とし、メモリ
ＣＰＵ１の異常でスイッチ２８を閉状態とするとともに
スイッチ２７，２９を開状態としてＣ−ＢＵＳ３，２６
およびＰ−ＢＵＳ１５からなるバス経路を形成すること
によって、異常を起こしたメインＣＰＵ１に代替してサ
ブＣＰＵ１０Ａによるバックアップシステムを構成する
ようにしたものである。つまりプログラムメモリ４Ａの
前半部４Ａ−Ｆと後半部４Ａ−Ｒとに同じ情報を挿入し
ておき、メインＣＰＵ１の異常時にサブＣＰＵ１０Ａが
バックアップするので、高信頼の２重系システムが提供
でき、コントローラの信頼性向上に寄与できる。
【００３９】実施例７（請求項８に対応）．図１０は実
施例７としてのコントローラを示す構成図である。図１
０に示すように、この実施例７はサブＣＰＵ１０Ｂにト
レース手段３０を設け、このトレース手段３０がメイン
ＣＰＵ１のプログラムカウンタ２からのＣ−ＢＵＳ３に
流されるプログラムカウンタ値をトレースし、そのトレ
ースをメインＣＰＵ１の異常時にサブＣＰＵ１０Ｂのデ
ータメモリ１３にポーズさせることにより、トラブルシ
ュートが可能となり、故障復旧時間の短縮に大きく寄与
できる。
施例７としてのコントローラを示す構成図である。図１
０に示すように、この実施例７はサブＣＰＵ１０Ｂにト
レース手段３０を設け、このトレース手段３０がメイン
ＣＰＵ１のプログラムカウンタ２からのＣ−ＢＵＳ３に
流されるプログラムカウンタ値をトレースし、そのトレ
ースをメインＣＰＵ１の異常時にサブＣＰＵ１０Ｂのデ
ータメモリ１３にポーズさせることにより、トラブルシ
ュートが可能となり、故障復旧時間の短縮に大きく寄与
できる。
【００４０】実施例８（請求項９に対応）．この実施例
８は図１１に示すようにプログラムメモリの後半部を制
御メモリとして使用し、メインＣＰＵのプログラムがお
かしい時に一部変更し、メモリＣＰＵとサブＣＰＵとを
並列運転することに特徴があるので、この実施例８のコ
ントローラの構成要素には図１の符号を使用して説明す
る。
８は図１１に示すようにプログラムメモリの後半部を制
御メモリとして使用し、メインＣＰＵのプログラムがお
かしい時に一部変更し、メモリＣＰＵとサブＣＰＵとを
並列運転することに特徴があるので、この実施例８のコ
ントローラの構成要素には図１の符号を使用して説明す
る。
【００４１】つまり、図１１は実施例８としてのコント
ローラに使用するプログラムメモリを示す図である。こ
の図１１に示すように、この実施例８はプログラムメモ
リ４Ａの前半部４Ａ−Ｆ５を符号Ａ〜Ｄで示す処理３１
の制御メモリとして使い、プログラムメモリ４Ａの後半
部４Ａ−Ｒ５をＡ′〜Ｄ′で示す処理３２の制御メモリ
として使い、処理３１の代替プログラムとして処理３２
を並列に実行し、メインＣＰＵ１のプログラムがおかし
い時に一部変更したサブＣＰＵ１０の並列運転により、
データを確認し、異常がなければ、処理３２のＡ′〜
Ｄ′を処理３１のＡ〜Ｄに置き換えることができるの
で、調整時あるいは定修時の限られた時間内でのプログ
ラム変更が安全に行える。
ローラに使用するプログラムメモリを示す図である。こ
の図１１に示すように、この実施例８はプログラムメモ
リ４Ａの前半部４Ａ−Ｆ５を符号Ａ〜Ｄで示す処理３１
の制御メモリとして使い、プログラムメモリ４Ａの後半
部４Ａ−Ｒ５をＡ′〜Ｄ′で示す処理３２の制御メモリ
として使い、処理３１の代替プログラムとして処理３２
を並列に実行し、メインＣＰＵ１のプログラムがおかし
い時に一部変更したサブＣＰＵ１０の並列運転により、
データを確認し、異常がなければ、処理３２のＡ′〜
Ｄ′を処理３１のＡ〜Ｄに置き換えることができるの
で、調整時あるいは定修時の限られた時間内でのプログ
ラム変更が安全に行える。
【００４２】実施例９（請求項１０に対応）．一般的に
は、プログラムシミュレーション時にある出力を出せば
タイマー後に或る入力が返ってくるような場合が多く、
この入力もプログラムメモリ４Ａの前半部４Ａ−Ｆ６に
書き込んで実行するため、シミュレーション中はテスト
プログラム３１による影響が大きく、本来のシミュレー
ションとは条件が違ったものとなる場合が多いが、この
実施例９では図１２に示すようにプログラムメモリ４Ａ
の後半部にシミュレーション時の出力に対応するＴＤ入
力と言った命令３４をプログラムメモリ４Ａの後半部４
Ａ−Ｒ６に書き込むだけで、テストプログラム３５が不
要となり、メインＣＰＵ１の動作条件に影響なく実現で
き、プログラムデバッグの完成度向上、しいてはトータ
ルコスト低減に大きく寄与できる。
は、プログラムシミュレーション時にある出力を出せば
タイマー後に或る入力が返ってくるような場合が多く、
この入力もプログラムメモリ４Ａの前半部４Ａ−Ｆ６に
書き込んで実行するため、シミュレーション中はテスト
プログラム３１による影響が大きく、本来のシミュレー
ションとは条件が違ったものとなる場合が多いが、この
実施例９では図１２に示すようにプログラムメモリ４Ａ
の後半部にシミュレーション時の出力に対応するＴＤ入
力と言った命令３４をプログラムメモリ４Ａの後半部４
Ａ−Ｒ６に書き込むだけで、テストプログラム３５が不
要となり、メインＣＰＵ１の動作条件に影響なく実現で
き、プログラムデバッグの完成度向上、しいてはトータ
ルコスト低減に大きく寄与できる。
【００４３】
【発明の効果】以上のように第１の発明によれば、プロ
グラムメモリの情報を２倍に拡張し、その半分にメイン
テナンス命令を書き込み、メインＣＰＵと同期してサブ
ＣＰＵがこのメインテナンス命令ある時は制御命令を並
列処理するように構成したので、メインＣＰＵの負担が
大幅に軽減できコントローラの制御性能を大きく改善で
きるという効果がある。
グラムメモリの情報を２倍に拡張し、その半分にメイン
テナンス命令を書き込み、メインＣＰＵと同期してサブ
ＣＰＵがこのメインテナンス命令ある時は制御命令を並
列処理するように構成したので、メインＣＰＵの負担が
大幅に軽減できコントローラの制御性能を大きく改善で
きるという効果がある。
【００４４】第２の発明によれば、サブＣＰＵがマンマ
シン装置からの要求を負担するように構成したので、メ
インＣＰＵの負担軽減に寄与し、メインＣＰＵによる制
御性能が飛躍的に向上できるという効果がある。
シン装置からの要求を負担するように構成したので、メ
インＣＰＵの負担軽減に寄与し、メインＣＰＵによる制
御性能が飛躍的に向上できるという効果がある。
【００４５】第３の発明によれば、メインＣＰＵとサブ
ＣＰＵとによるマルチ制御が行われるように構成したの
で、メインＣＰＵの実行時間の大幅短縮が可能となり、
制御性能向上が期待できるという効果がある。
ＣＰＵとによるマルチ制御が行われるように構成したの
で、メインＣＰＵの実行時間の大幅短縮が可能となり、
制御性能向上が期待できるという効果がある。
【００４６】第４の発明によれば、実行時間計測プログ
ラムをメインＣＰＵに負担をかけずに簡単に計測するよ
うに構成したので、メインＣＰＵの実行時間の大幅短縮
が可能となり、制御性能向上が期待できるという効果が
ある。
ラムをメインＣＰＵに負担をかけずに簡単に計測するよ
うに構成したので、メインＣＰＵの実行時間の大幅短縮
が可能となり、制御性能向上が期待できるという効果が
ある。
【００４７】第５の発明によれば、命令を削除する必要
がある場合にもメインＣＰＵが停止することなく制御す
るように構成したので、調整時間の大幅な短縮が期待で
きるという効果がある。
がある場合にもメインＣＰＵが停止することなく制御す
るように構成したので、調整時間の大幅な短縮が期待で
きるという効果がある。
【００４８】第６の発明によれば、プログラムデバッグ
時に高級なシミュレーションを実行するように構成した
ので、出荷時の品質向上に伴う費用低減が期待できると
いう効果がある。
時に高級なシミュレーションを実行するように構成した
ので、出荷時の品質向上に伴う費用低減が期待できると
いう効果がある。
【００４９】第７の発明によれば、メインＣＰＵの異常
時にサブＣＰＵがバックアップするように構成したの
で、高信頼の２重系システムが提供でき、コントローラ
の信頼性向上に寄与できるという効果がある。
時にサブＣＰＵがバックアップするように構成したの
で、高信頼の２重系システムが提供でき、コントローラ
の信頼性向上に寄与できるという効果がある。
【００５０】第８の発明によれば、メインＣＰＵからプ
ログラムメイン側に流されるプログラムメモリのアドレ
ス管理データをサブＣＰＵのデータメモリにポーズさ
せ、トラブルシュートが可能となるように構成したの
で、故障復旧時間の短縮に大きく寄与できるという効果
がある。
ログラムメイン側に流されるプログラムメモリのアドレ
ス管理データをサブＣＰＵのデータメモリにポーズさ
せ、トラブルシュートが可能となるように構成したの
で、故障復旧時間の短縮に大きく寄与できるという効果
がある。
【００５１】第９の発明によれば、メインＣＰＵのプロ
グラムがおかしい時における一部変更したサブＣＰＵの
並列運転により、データを確認し、異常がなければ、メ
インＣＰＵの処理をサブＣＰＵの処理に置換するように
構成したので、調整時あるいは定修時の限られた時間内
でのプログラム変更が安全に行えるという効果がある。
グラムがおかしい時における一部変更したサブＣＰＵの
並列運転により、データを確認し、異常がなければ、メ
インＣＰＵの処理をサブＣＰＵの処理に置換するように
構成したので、調整時あるいは定修時の限られた時間内
でのプログラム変更が安全に行えるという効果がある。
【００５２】第１０の発明によれば、プログラムメイン
の前半部からテストプログラムを省略し、メインＣＰＵ
の動作条件に影響なくシミュレーションを実現するよう
に構成したので、プログラムデバッグの完成度向上およ
びトータルコスト低減に大きく寄与できるという効果が
ある。
の前半部からテストプログラムを省略し、メインＣＰＵ
の動作条件に影響なくシミュレーションを実現するよう
に構成したので、プログラムデバッグの完成度向上およ
びトータルコスト低減に大きく寄与できるという効果が
ある。
【図１】 実施例１のコントローラを示す構成図であ
る。
る。
【図２】 実施例１のプログラムメモリを示す図であ
る。
る。
【図３】 実施例２のプログラムメモリを示す図であ
る。
る。
【図４】 実施例２の対比例を示す図である。
【図５】 実施例３のプログラムメモリを示す図であ
る。
る。
【図６】 実施例３の対比例を示す図である。
【図７】 実施例４のプログラムメモリを示す図であ
る。
る。
【図８】 実施例５のコントローラを示す構成図であ
る。
る。
【図９】 実施例６のコントローラを示す構成図であ
る。
る。
【図１０】 実施例７のコントローラを示す構成図であ
る。
る。
【図１１】 実施例８のプログラムメモリを示す図であ
る。
る。
【図１２】 実施例９のプログラムメモリを示す図であ
る。
る。
【図１３】 従来のコントローラを示す構成図である。
【図１４】 従来のフローチャートである。
【図１５】 従来の１命令を示す図である。
１ メインＣＰＵ、４Ａ プログラムメモリ、９ マン
マシン装置、１０，１０Ａ，１０Ｂ サブＣＰＵ、１３
データメモリ。
マシン装置、１０，１０Ａ，１０Ｂ サブＣＰＵ、１３
データメモリ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/163 15/16 Ｇ０６Ｆ 15/16 ４２０ Ｃ
Claims (10)
- 【請求項１】 プラント制御用のプログラムの情報量を
２倍に書き込むプログラムメモリと、このプログラムメ
モリのアドレス管理を行いつつ前半部の情報を実行する
メインＣＰＵと、このメモリＣＰＵにアドレス同期しつ
つ上記プログラムメモリの後半部の情報を実行するサブ
ＣＰＵとを備えたことを特徴とするコントローラ。 - 【請求項２】 上記サブＣＰＵにはプログラムの編集、
書き込み、修正およびモニターなどを行うためのマンマ
シン装置が接続されたことを特徴とする請求項第１項記
載のコントローラ。 - 【請求項３】 上記プログラムメモリの前半部を制御メ
モリとし、同プログラムメモリの後半部を前半部分と同
様な制御メモリとしたことを特徴とする請求項第１項記
載のコントローラ。 - 【請求項４】 上記プログラムメモリの前半部を制御メ
モリとし、同プログラムメモリの後半部を計測メモリと
したことを特徴とする請求項第１項記載のコントロー
ラ。 - 【請求項５】 上記プログラムメモリの前半部を制御メ
モリとし、同プログラムメモリの後半部を入力信号読み
込み時の強制的な指示メモリとしたことを特徴とする請
求項第１項記載のコントローラ。 - 【請求項６】 上記サブＣＰＵにデータメモリを接続
し、このデータメモリに入力信号時間軸変化データをイ
ンプットしたことを特徴とする請求項第１項記載のコン
トローラ。 - 【請求項７】 上記サブＣＰＵにもプログラムメモリの
アドレス管理機能を付加し、上記プログラムメモリの前
半部と後半部とに同じ情報を挿入したことを特徴とする
請求項第１項記載のコントローラ。 - 【請求項８】 上記サブＣＰＵにはメインＣＰＵからプ
ログラムメイン側に流されるプログラムメモリのアドレ
ス管理データをトレースしてメインＣＰＵの異常時にサ
ブＣＰＵに接続したデータメモリにポーズさせるトレー
ス手段を設けたことを特徴とする請求項第１項記載のコ
ントローラ。 - 【請求項９】 上記プログラムメモリの前半部と後半部
とを制御メモリとし、この後半部をメインＣＰＵのプロ
グラムがおかしい時に一部変更してメモリＣＰＵとサブ
ＣＰＵとを並列運転するようにしたことを特徴とする請
求項第１項記載のコントローラ。 - 【請求項１０】 上記プログラムメモリの後半部にシミ
ュレーション時の出力に対応する命令を書き込んだこと
を特徴とする請求項第１項記載のコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6117942A JP2820889B2 (ja) | 1994-05-31 | 1994-05-31 | コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6117942A JP2820889B2 (ja) | 1994-05-31 | 1994-05-31 | コントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07325717A true JPH07325717A (ja) | 1995-12-12 |
| JP2820889B2 JP2820889B2 (ja) | 1998-11-05 |
Family
ID=14724045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6117942A Expired - Fee Related JP2820889B2 (ja) | 1994-05-31 | 1994-05-31 | コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820889B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020502596A (ja) * | 2017-03-01 | 2020-01-23 | プレソラ アイアイオーティー ソシエダッド リミターダ | 産業設備における機械の監視及び制御のための装置、及び複数のこのような装置を含むシステム |
-
1994
- 1994-05-31 JP JP6117942A patent/JP2820889B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020502596A (ja) * | 2017-03-01 | 2020-01-23 | プレソラ アイアイオーティー ソシエダッド リミターダ | 産業設備における機械の監視及び制御のための装置、及び複数のこのような装置を含むシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2820889B2 (ja) | 1998-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |