JPH07321470A - 多層基板 - Google Patents
多層基板Info
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- JPH07321470A JPH07321470A JP6109461A JP10946194A JPH07321470A JP H07321470 A JPH07321470 A JP H07321470A JP 6109461 A JP6109461 A JP 6109461A JP 10946194 A JP10946194 A JP 10946194A JP H07321470 A JPH07321470 A JP H07321470A
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- dielectric
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Abstract
(57)【要約】
【目的】 バイパスコンデンサのリードインダクタンス
を並列共振回路の要素とする並列共振に起因した電源ノ
イズを低減できるようにする。 【構成】 LSI5が実装されると共に所定の配線パタ
ーンが施された信号パターン層1、LSI5に対する電
源供給を行うための電源層2及びグランド層3の各々を
積層した多層基板であって、内部に形成された貫通孔に
誘電体8が充填された磁性体7を電源層2とグランド層
3の間に配設し、電源ライン間の浮遊静電容量と外付け
のバイパスコンデンサ6のリードインダクタンスとによ
る並列共振が生じないようにする。
を並列共振回路の要素とする並列共振に起因した電源ノ
イズを低減できるようにする。 【構成】 LSI5が実装されると共に所定の配線パタ
ーンが施された信号パターン層1、LSI5に対する電
源供給を行うための電源層2及びグランド層3の各々を
積層した多層基板であって、内部に形成された貫通孔に
誘電体8が充填された磁性体7を電源層2とグランド層
3の間に配設し、電源ライン間の浮遊静電容量と外付け
のバイパスコンデンサ6のリードインダクタンスとによ
る並列共振が生じないようにする。
Description
【0001】
【産業上の利用分野】本発明は、LSI等が実装される
多層基板の構造技術、特に、浮遊静電容量とバイパスコ
ンデンサのリードインダクタンスとの組み合わせによる
並列共振に起因して電源ラインに重畳する高周波ノイズ
を低減するために用いて効果のある技術に関するもので
ある。
多層基板の構造技術、特に、浮遊静電容量とバイパスコ
ンデンサのリードインダクタンスとの組み合わせによる
並列共振に起因して電源ラインに重畳する高周波ノイズ
を低減するために用いて効果のある技術に関するもので
ある。
【0002】
【従来の技術】例えば、LSI(大規模集積回路)の試
作品等をテストする場合、本発明者は、テスト対象のL
SIを専用の基板に実装し、この基板をテスト装置に接
続し、テスト装置から電源や信号を基板側に供給しなが
ら実動作状態の基で予め設定した内容の試験を行ってい
る。
作品等をテストする場合、本発明者は、テスト対象のL
SIを専用の基板に実装し、この基板をテスト装置に接
続し、テスト装置から電源や信号を基板側に供給しなが
ら実動作状態の基で予め設定した内容の試験を行ってい
る。
【0003】テスト基板は、電源インピーダンスを下げ
るために多層構造にしたものを用いており、例えば、L
SIのピン(またはリード)に接続されるパターンを有
する第1の信号パターン層、LSIに電源供給を行う電
源層、LSIに対してグランドとして機能するグランド
層、LSIに信号を供給するための第2の信号パターン
層の4層から構成されている。
るために多層構造にしたものを用いており、例えば、L
SIのピン(またはリード)に接続されるパターンを有
する第1の信号パターン層、LSIに電源供給を行う電
源層、LSIに対してグランドとして機能するグランド
層、LSIに信号を供給するための第2の信号パターン
層の4層から構成されている。
【0004】なお、多層基板については、たとえば特開
昭63−305530号公報および特開昭56−885
4号公報に開示されている。
昭63−305530号公報および特開昭56−885
4号公報に開示されている。
【0005】ところで、本発明者は、多層構造の基板に
おける電源ノイズの発生について検討した。以下は、本
発明者によって検討された技術であり、その概要は次の
通りである。
おける電源ノイズの発生について検討した。以下は、本
発明者によって検討された技術であり、その概要は次の
通りである。
【0006】すなわち、図4に示すように、電源ライン
101,102における電源インピーダンスを低減する
手段として、LSI103の直近の電源ライン間(正電
源ラインと負電源ライン間)に0.1〜0.001マイクロ
ファラッド(μF)程度のバイパスコンデンサ104を
接続する。
101,102における電源インピーダンスを低減する
手段として、LSI103の直近の電源ライン間(正電
源ラインと負電源ライン間)に0.1〜0.001マイクロ
ファラッド(μF)程度のバイパスコンデンサ104を
接続する。
【0007】このバイパスコンデンサ104によって電
源ライン間のインピーダンスが低減され、電源ライン1
01に乗っている高周波成分(LSIのクロック周波数
の高調波等)が電源ライン102へバイパスされ、高周
波成分が信号系に回り込むのを防止することができる。
源ライン間のインピーダンスが低減され、電源ライン1
01に乗っている高周波成分(LSIのクロック周波数
の高調波等)が電源ライン102へバイパスされ、高周
波成分が信号系に回り込むのを防止することができる。
【0008】
【発明が解決しようとする課題】ところが、図5に示す
ように、高周波に対するバイパスコンデンサ104は、
本来の静電容量のほか、そのリード部分にインダクタン
スLを有しており、また、電源ライン101,102間
には比較的小容量の浮遊静電容量105が存在してい
る。このため、浮遊静電容量105とインダクタンスL
によって並列共振回路が形成され、高い周波数域で共振
を生じる。
ように、高周波に対するバイパスコンデンサ104は、
本来の静電容量のほか、そのリード部分にインダクタン
スLを有しており、また、電源ライン101,102間
には比較的小容量の浮遊静電容量105が存在してい
る。このため、浮遊静電容量105とインダクタンスL
によって並列共振回路が形成され、高い周波数域で共振
を生じる。
【0009】この結果、図6に示すように、バイパスコ
ンデンサ104を設けることによって、実線特性で示す
ように、或る周波数以上では高周波電圧レベル(ノイズ
電圧レベル)を大幅に小さくできる中で、特定の周波数
域で並列共振に起因したピークを持つ特性が生じ、この
電圧の為に、電源波形にリンギングを生じたり、或いは
発振を生じ(LSI103、又は同じ電源ラインから電
力供給を受けるLSIで発生)るという問題のあること
が本発明者によって見い出された。なお、図6内の点線
特性は、バイパスコンデンサ104を設けない場合であ
る。
ンデンサ104を設けることによって、実線特性で示す
ように、或る周波数以上では高周波電圧レベル(ノイズ
電圧レベル)を大幅に小さくできる中で、特定の周波数
域で並列共振に起因したピークを持つ特性が生じ、この
電圧の為に、電源波形にリンギングを生じたり、或いは
発振を生じ(LSI103、又は同じ電源ラインから電
力供給を受けるLSIで発生)るという問題のあること
が本発明者によって見い出された。なお、図6内の点線
特性は、バイパスコンデンサ104を設けない場合であ
る。
【0010】なお、本発明者は、高周波ノイズの除去に
有効だと言われているフェライトビーズをバイパスコン
デンサ104の各リードに挿入する実験も試みたが、上
記した並列共振を除去することはできなかった。
有効だと言われているフェライトビーズをバイパスコン
デンサ104の各リードに挿入する実験も試みたが、上
記した並列共振を除去することはできなかった。
【0011】そこで、本発明の目的は、バイパスコンデ
ンサのリードインダクタンスを並列共振回路の要素とす
る並列共振に起因した電源ノイズを低減することのでき
る技術を提供することにある。
ンサのリードインダクタンスを並列共振回路の要素とす
る並列共振に起因した電源ノイズを低減することのでき
る技術を提供することにある。
【0012】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【0013】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
【0014】すなわち、本発明の多層基板においては、
能動素子を含む電子部品が実装されると共に所定の配線
パターンが施された信号パターン層、前記電子部品に対
する電源供給を行うための電源層及びグランド層の各々
を積層した多層基板であって、内部に形成された貫通孔
に誘電体が充填された磁性体を前記電源層と前記グラン
ド層との間に配設するようにしている。
能動素子を含む電子部品が実装されると共に所定の配線
パターンが施された信号パターン層、前記電子部品に対
する電源供給を行うための電源層及びグランド層の各々
を積層した多層基板であって、内部に形成された貫通孔
に誘電体が充填された磁性体を前記電源層と前記グラン
ド層との間に配設するようにしている。
【0015】
【作用】上記した手段によれば、誘電体を内蔵した磁性
体が多層基板の電源層とグランド層の間に設けられるこ
とにより、誘電体が電源ライン間のバイパスコンデンサ
として機能し、また、磁性体は浮遊静電容量と別途設け
られたバイパスコンデンサのリードインダクタンスとの
間で形成される並列共振回路に対してダンピング抵抗と
して機能し、並列共振回路のQ(先鋭度)を共振が生じ
ないレベルにまで低下させる。これにより、浮遊静電容
量とバイパスコンデンサのリードインダクタンスとの間
に並列共振回路は形成されても、並列共振状態は生じな
いため、電源のリンギングや発振の発生を防止すること
ができる。
体が多層基板の電源層とグランド層の間に設けられるこ
とにより、誘電体が電源ライン間のバイパスコンデンサ
として機能し、また、磁性体は浮遊静電容量と別途設け
られたバイパスコンデンサのリードインダクタンスとの
間で形成される並列共振回路に対してダンピング抵抗と
して機能し、並列共振回路のQ(先鋭度)を共振が生じ
ないレベルにまで低下させる。これにより、浮遊静電容
量とバイパスコンデンサのリードインダクタンスとの間
に並列共振回路は形成されても、並列共振状態は生じな
いため、電源のリンギングや発振の発生を防止すること
ができる。
【0016】因みに、バイパスコンデンサのリードに外
嵌するフェライトビーズでは、これによるダンピング抵
抗が大きな値(例えば、数十〜数百オーム)になり、並
列共振回路のQが大きな値のままであるため、共振の発
生は避けられない。
嵌するフェライトビーズでは、これによるダンピング抵
抗が大きな値(例えば、数十〜数百オーム)になり、並
列共振回路のQが大きな値のままであるため、共振の発
生は避けられない。
【0017】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【0018】図1は本発明による多層基板の分解斜視図
である。また、図2は本発明にかかる磁性体の詳細構成
を示す斜視図である。なお、以下においては、基板とし
てLSIテスト用基板を例に説明する。
である。また、図2は本発明にかかる磁性体の詳細構成
を示す斜視図である。なお、以下においては、基板とし
てLSIテスト用基板を例に説明する。
【0019】多層基板としてのLSIテスト基板は、第
1層としての信号パターン層1、第2層としての電源層
2、第3層としてのグランド層3及び第4層としての信
号パターン層4の4層から成る。LSIテスト基板は、
4枚の層を相互に接着剤で接着して1枚の基板に作成
し、或いは成形等により製作される。このテスト用基板
の電源層2とグランド層3との間の所定位置には、後記
する磁性体7が埋め込まれ、或いは多層基板の作成時に
組み込まれる。なお、図1では、構造を明瞭にするた
め、磁性体7を他の部材に対して拡大した状態で図示し
ている。
1層としての信号パターン層1、第2層としての電源層
2、第3層としてのグランド層3及び第4層としての信
号パターン層4の4層から成る。LSIテスト基板は、
4枚の層を相互に接着剤で接着して1枚の基板に作成
し、或いは成形等により製作される。このテスト用基板
の電源層2とグランド層3との間の所定位置には、後記
する磁性体7が埋め込まれ、或いは多層基板の作成時に
組み込まれる。なお、図1では、構造を明瞭にするた
め、磁性体7を他の部材に対して拡大した状態で図示し
ている。
【0020】信号パターン層1は、絶縁基板の表面に信
号パターンが形成され、その定められた位置にLSI5
が搭載される。そして、信号パターン層1上のLSI5
の近傍の電源ライン間には、高周波に対する電源インピ
ーダンスを低減するためのバイパスコンデンサ6が接続
される。
号パターンが形成され、その定められた位置にLSI5
が搭載される。そして、信号パターン層1上のLSI5
の近傍の電源ライン間には、高周波に対する電源インピ
ーダンスを低減するためのバイパスコンデンサ6が接続
される。
【0021】信号パターン層1の下面に配設される電源
層2は、正電源電圧の印加される電源パターンが絶縁基
板の片面に銅箔を全面に設けたベタ配線の基板になって
いる。これはグランド層3においても同様であるが、電
源層2とグランド層3の積層に際しては、両者の銅箔面
が向かい合ってショートすることの無いように配慮す
る。
層2は、正電源電圧の印加される電源パターンが絶縁基
板の片面に銅箔を全面に設けたベタ配線の基板になって
いる。これはグランド層3においても同様であるが、電
源層2とグランド層3の積層に際しては、両者の銅箔面
が向かい合ってショートすることの無いように配慮す
る。
【0022】このようにして4枚の層が一体化されたテ
スト基板のLSI5の搭載位置の近傍には、ダンピング
抵抗として作用する図2に示すような磁性体7が配設さ
れる。この磁性体7の高さはテスト基板の厚み相当に設
定されている。そして、磁性体7の材料には、例えばフ
ェライトが用いられ、その内部には複数本(本実施例で
は4本)の角柱状(この形状に限定されるものではな
い)の貫通孔が設けられている。この貫通孔は、平行に
且つ相互に連通しないように形成されている。
スト基板のLSI5の搭載位置の近傍には、ダンピング
抵抗として作用する図2に示すような磁性体7が配設さ
れる。この磁性体7の高さはテスト基板の厚み相当に設
定されている。そして、磁性体7の材料には、例えばフ
ェライトが用いられ、その内部には複数本(本実施例で
は4本)の角柱状(この形状に限定されるものではな
い)の貫通孔が設けられている。この貫通孔は、平行に
且つ相互に連通しないように形成されている。
【0023】更に、磁性体7の内部には比誘電率を考慮
した絶縁体(例えば、ポリエチレン、チタン酸バリウ
ム、セラミック等)が充填され、これによって誘電体8
が形成される。なお、図2においては、貫通孔の1つに
のみ誘電体8を充填した状態を示している。誘電体8は
コンデンサとして機能し、電源層2とグランド層3の間
に介在するので、図4の等価回路で説明した浮遊静電容
量105の他に新たな浮遊静電容量を付加した状態に相
当する。本実施例では4個の誘電体8が平行に設けられ
ていることから、4個のコンデンサが並列接続されてい
ることになる。
した絶縁体(例えば、ポリエチレン、チタン酸バリウ
ム、セラミック等)が充填され、これによって誘電体8
が形成される。なお、図2においては、貫通孔の1つに
のみ誘電体8を充填した状態を示している。誘電体8は
コンデンサとして機能し、電源層2とグランド層3の間
に介在するので、図4の等価回路で説明した浮遊静電容
量105の他に新たな浮遊静電容量を付加した状態に相
当する。本実施例では4個の誘電体8が平行に設けられ
ていることから、4個のコンデンサが並列接続されてい
ることになる。
【0024】なお、誘電体8によるコンデンサは、高周
波に対するバイパスコンデンサとして用いられるため、
浮遊静電容量に対し十分に大きな静電容量を有すること
が望ましく、その材料は比誘電率の高い方がよいことに
なる。
波に対するバイパスコンデンサとして用いられるため、
浮遊静電容量に対し十分に大きな静電容量を有すること
が望ましく、その材料は比誘電率の高い方がよいことに
なる。
【0025】ここで、誘電体8の各々の誘電体材料が同
一で、かつ磁性体7の貫通孔の断面積が同一であるとす
れば、誘電体8の1個の容量Cの4倍の容量4Cを有す
る静電容量が電源ライン間に接続されたことになる。一
方、磁性体7自身は高周波に対するダンピング抵抗Rと
して機能し、この抵抗Rは誘電体8による合成静電容量
に対し直列に接続された回路構成となる。
一で、かつ磁性体7の貫通孔の断面積が同一であるとす
れば、誘電体8の1個の容量Cの4倍の容量4Cを有す
る静電容量が電源ライン間に接続されたことになる。一
方、磁性体7自身は高周波に対するダンピング抵抗Rと
して機能し、この抵抗Rは誘電体8による合成静電容量
に対し直列に接続された回路構成となる。
【0026】図3の(a)は図1の構成によるLSIテ
スト用基板の等価回路を示し、浮遊静電容量9、誘電体
8による静電容量Cb及び磁性体7によるダンピング抵
抗Rから成る回路、バイパスコンデンサ6によるインダ
クタンスL及びバイパスコンデンサ6による静電容量C
aから成る回路が交流電源Eに並列に接続された回路構
成になる。
スト用基板の等価回路を示し、浮遊静電容量9、誘電体
8による静電容量Cb及び磁性体7によるダンピング抵
抗Rから成る回路、バイパスコンデンサ6によるインダ
クタンスL及びバイパスコンデンサ6による静電容量C
aから成る回路が交流電源Eに並列に接続された回路構
成になる。
【0027】LSI5は数MHz〜数十MHzの周波数
のクロックで動作しており、その高調波が電源ライン上
に現れ、これが図3の交流電源Eとなって誘電体8に印
加されることになる。ここで、交流電源Eが数MHz程
度以上の高周波成分を有する場合、比較的容量の大きな
バイパスコンデンサ6の静電容量Ca及び誘電体8の静
電容量Cbは高周波に対しては短絡状態を示し、図3の
(b)に示すように、浮遊静電容量9に対してインダク
タンスL及び磁性体7によるダンピング抵抗Rが並列に
接続された単純な回路になる。
のクロックで動作しており、その高調波が電源ライン上
に現れ、これが図3の交流電源Eとなって誘電体8に印
加されることになる。ここで、交流電源Eが数MHz程
度以上の高周波成分を有する場合、比較的容量の大きな
バイパスコンデンサ6の静電容量Ca及び誘電体8の静
電容量Cbは高周波に対しては短絡状態を示し、図3の
(b)に示すように、浮遊静電容量9に対してインダク
タンスL及び磁性体7によるダンピング抵抗Rが並列に
接続された単純な回路になる。
【0028】このような回路において、浮遊静電容量9
とインダクタンスLとによって並列共振が生じたとする
と、図5で示したような共振電圧(ピーク電圧)を発生
することになる。しかし、ダンピング抵抗Rが十分に小
さな値(例えば、数オーム)であれば、このダンピング
抵抗Rは共振回路のQ(先鋭度)を著しく下げることに
なる。この結果、並列共振は生じなくなり、これに伴う
電源ノイズも生じなくなる。
とインダクタンスLとによって並列共振が生じたとする
と、図5で示したような共振電圧(ピーク電圧)を発生
することになる。しかし、ダンピング抵抗Rが十分に小
さな値(例えば、数オーム)であれば、このダンピング
抵抗Rは共振回路のQ(先鋭度)を著しく下げることに
なる。この結果、並列共振は生じなくなり、これに伴う
電源ノイズも生じなくなる。
【0029】以上のように、誘電体8を設けた磁性体7
を基板内に設置することによって並列共振の発生を防止
し、この並列共振に起因して生じる高周波の電源ノイズ
を完全に除去できるようになり、電源波形にリンギング
を生じさせたり、発振を生じさせたり等の障害を除去す
ることが可能になる。
を基板内に設置することによって並列共振の発生を防止
し、この並列共振に起因して生じる高周波の電源ノイズ
を完全に除去できるようになり、電源波形にリンギング
を生じさせたり、発振を生じさせたり等の障害を除去す
ることが可能になる。
【0030】なお、磁性体7に設ける誘電体8の数は、
多いほど高周波の電源ノイズを除去する効果を高めるこ
とができる。また、磁性体7の設置位置は、LSI5の
電源端子(電源供給用のリードまたはピン)に近いほど
よく、試験装置に接続するための外部端子の近傍などの
位置では、十分な効果を発揮できなくなる。
多いほど高周波の電源ノイズを除去する効果を高めるこ
とができる。また、磁性体7の設置位置は、LSI5の
電源端子(電源供給用のリードまたはピン)に近いほど
よく、試験装置に接続するための外部端子の近傍などの
位置では、十分な効果を発揮できなくなる。
【0031】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【0032】例えば、上記実施例においては、磁性体7
は1個であるとしたが、複数個にすることもできる。並
列共振を十分に抑制できさえすれば1個でよいのである
が、共振防止対策を完璧にするには複数個が望ましい。
例えば2個にした場合、ダンピング抵抗Rを1/2にで
きるので、並列共振の抑制効果は更に高められる。
は1個であるとしたが、複数個にすることもできる。並
列共振を十分に抑制できさえすれば1個でよいのである
が、共振防止対策を完璧にするには複数個が望ましい。
例えば2個にした場合、ダンピング抵抗Rを1/2にで
きるので、並列共振の抑制効果は更に高められる。
【0033】また、上記実施例においては、LSIテス
トの用途に限定して説明したが、これに限るものではな
く、基板が多層構造を成し、かつ電源とグランドの各々
に単独の1層を割り当てる構成の実装用基板にも適用す
ることができる。
トの用途に限定して説明したが、これに限るものではな
く、基板が多層構造を成し、かつ電源とグランドの各々
に単独の1層を割り当てる構成の実装用基板にも適用す
ることができる。
【0034】更に、上記実施例では、実装される部品が
LSIであるとしたが、これに限定されるものではな
く、ノイズの影響を受ける恐れのある能動素子(トラン
ジスタ、IC等)、及びこれらを用いた各種の回路を実
装するための基板に対しても本発明を適用することがで
きる。
LSIであるとしたが、これに限定されるものではな
く、ノイズの影響を受ける恐れのある能動素子(トラン
ジスタ、IC等)、及びこれらを用いた各種の回路を実
装するための基板に対しても本発明を適用することがで
きる。
【0035】また、誘電体8は基板の素材を用いること
もでき、この場合、基板の各層を形成する過程で所定位
置に配設した磁性体7内に誘電体8を埋め込むことがで
き、誘電体8を磁性体7へ充填する工程を省くことがで
きる。
もでき、この場合、基板の各層を形成する過程で所定位
置に配設した磁性体7内に誘電体8を埋め込むことがで
き、誘電体8を磁性体7へ充填する工程を省くことがで
きる。
【0036】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0037】すなわち、能動素子を含む電子部品が実装
されると共に所定の配線パターンが施された信号パター
ン層、前記電子部品に対する電源供給を行うための電源
層及びグランド層の各々を積層した多層基板であって、
内部に形成された貫通孔に誘電体が充填された磁性体を
前記電源層と前記グランド層との間に配設するようにし
たので、浮遊静電容量とバイパスコンデンサのリードイ
ンダクタンスとによる並列共振が形成されず、電源のリ
ンギングや発振の発生を防止することができる。
されると共に所定の配線パターンが施された信号パター
ン層、前記電子部品に対する電源供給を行うための電源
層及びグランド層の各々を積層した多層基板であって、
内部に形成された貫通孔に誘電体が充填された磁性体を
前記電源層と前記グランド層との間に配設するようにし
たので、浮遊静電容量とバイパスコンデンサのリードイ
ンダクタンスとによる並列共振が形成されず、電源のリ
ンギングや発振の発生を防止することができる。
【0038】そして、前記誘電体は、前記電源層または
前記グランド層に用いた絶縁体と同一材にすることによ
り、基板の製作工程を簡略化することができる。
前記グランド層に用いた絶縁体と同一材にすることによ
り、基板の製作工程を簡略化することができる。
【0039】また、前記磁性体を複数個設けることによ
り、磁性体によるダンピング抵抗を更に小さくできる結
果、浮遊静電容量とバイパスコンデンサのリードインダ
クタンスとによる並列共振の発生を防止することができ
る。
り、磁性体によるダンピング抵抗を更に小さくできる結
果、浮遊静電容量とバイパスコンデンサのリードインダ
クタンスとによる並列共振の発生を防止することができ
る。
【0040】更に、前記磁性体の貫通孔を複数個にする
ことにより、磁性体内のバイパスコンデンサの静電容量
を増やすことができ、高周波のバイパス効果を高めるこ
とが可能になる。
ことにより、磁性体内のバイパスコンデンサの静電容量
を増やすことができ、高周波のバイパス効果を高めるこ
とが可能になる。
【図1】本発明による多層基板の分解斜視図である。
【図2】本発明にかかる磁性体の詳細構成を示す斜視図
である。
である。
【図3】本発明にかかる磁性体及び誘電体を含む電源ラ
イン間の等価回路を示す回路図である。
イン間の等価回路を示す回路図である。
【図4】LSIの電源ライン間にバイパスコンデンサを
接続した状態を示す回路図である。
接続した状態を示す回路図である。
【図5】浮遊静電容量とバイパスコンデンサの組み合わ
せによる電源ライン間の等価回路を示す回路図である。
せによる電源ライン間の等価回路を示す回路図である。
【図6】バイパスコンデンサによるノイズ抑制効果を説
明するための特性図である。
明するための特性図である。
1 信号パターン層 2 電源層 3 グランド層 4 信号パターン層 5 LSI 6 バイパスコンデンサ 7 磁性体 8 誘電体 9 浮遊静電容量 101,102 電源ライン 103 LSI 104 バイパスコンデンサ 105 浮遊静電容量
Claims (4)
- 【請求項1】 能動素子を含む電子部品が実装されると
共に所定の配線パターンが施された信号パターン層、前
記電子部品に対する電源供給を行うための電源層及びグ
ランド層の各々を積層した多層基板であって、内部に形
成された貫通孔に誘電体が充填された磁性体を前記電源
層と前記グランド層との間に配設したことを特徴とする
多層基板。 - 【請求項2】 前記誘電体は、前記電源層または前記グ
ランド層に用いる絶縁体と同一材であることを特徴とす
る請求項1記載の多層基板。 - 【請求項3】 前記磁性体を複数個設けることを特徴と
する請求項1記載の多層基板。 - 【請求項4】 前記磁性体の貫通孔を複数個にすること
を特徴とする請求項1または3記載の多層基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6109461A JPH07321470A (ja) | 1994-05-24 | 1994-05-24 | 多層基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6109461A JPH07321470A (ja) | 1994-05-24 | 1994-05-24 | 多層基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07321470A true JPH07321470A (ja) | 1995-12-08 |
Family
ID=14510824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6109461A Pending JPH07321470A (ja) | 1994-05-24 | 1994-05-24 | 多層基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07321470A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5966294A (en) * | 1996-12-20 | 1999-10-12 | Nec Corporation | Printed circuit board for prevention of unintentional electromagnetic interference |
US8278998B2 (en) | 2004-09-30 | 2012-10-02 | Nec Corporation | Power supply noise reduction circuit and power supply noise reduction method |
JP2012246905A (ja) * | 2011-05-31 | 2012-12-13 | Denso Corp | スタータ |
-
1994
- 1994-05-24 JP JP6109461A patent/JPH07321470A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5966294A (en) * | 1996-12-20 | 1999-10-12 | Nec Corporation | Printed circuit board for prevention of unintentional electromagnetic interference |
US8278998B2 (en) | 2004-09-30 | 2012-10-02 | Nec Corporation | Power supply noise reduction circuit and power supply noise reduction method |
JP2012246905A (ja) * | 2011-05-31 | 2012-12-13 | Denso Corp | スタータ |
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