JPH07321470A - 多層基板 - Google Patents

Abstract

(57)【要約】 【目的】 バイパスコンデンサのリードインダクタンス
を並列共振回路の要素とする並列共振に起因した電源ノ
イズを低減できるようにする。 【構成】 ＬＳＩ５が実装されると共に所定の配線パタ
ーンが施された信号パターン層１、ＬＳＩ５に対する電
源供給を行うための電源層２及びグランド層３の各々を
積層した多層基板であって、内部に形成された貫通孔に
誘電体８が充填された磁性体７を電源層２とグランド層
３の間に配設し、電源ライン間の浮遊静電容量と外付け
のバイパスコンデンサ６のリードインダクタンスとによ
る並列共振が生じないようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩ等が実装される
多層基板の構造技術、特に、浮遊静電容量とバイパスコ
ンデンサのリードインダクタンスとの組み合わせによる
並列共振に起因して電源ラインに重畳する高周波ノイズ
を低減するために用いて効果のある技術に関するもので
ある。

【０００２】

【従来の技術】例えば、ＬＳＩ（大規模集積回路）の試
作品等をテストする場合、本発明者は、テスト対象のＬ
ＳＩを専用の基板に実装し、この基板をテスト装置に接
続し、テスト装置から電源や信号を基板側に供給しなが
ら実動作状態の基で予め設定した内容の試験を行ってい
る。

【０００３】テスト基板は、電源インピーダンスを下げ
るために多層構造にしたものを用いており、例えば、Ｌ
ＳＩのピン（またはリード）に接続されるパターンを有
する第１の信号パターン層、ＬＳＩに電源供給を行う電
源層、ＬＳＩに対してグランドとして機能するグランド
層、ＬＳＩに信号を供給するための第２の信号パターン
層の４層から構成されている。

【０００４】なお、多層基板については、たとえば特開
昭６３−３０５５３０号公報および特開昭５６−８８５
４号公報に開示されている。

【０００５】ところで、本発明者は、多層構造の基板に
おける電源ノイズの発生について検討した。以下は、本
発明者によって検討された技術であり、その概要は次の
通りである。

【０００６】すなわち、図４に示すように、電源ライン
１０１，１０２における電源インピーダンスを低減する
手段として、ＬＳＩ１０３の直近の電源ライン間（正電
源ラインと負電源ライン間）に0.１〜0.００１マイクロ
ファラッド（μＦ）程度のバイパスコンデンサ１０４を
接続する。

【０００７】このバイパスコンデンサ１０４によって電
源ライン間のインピーダンスが低減され、電源ライン１
０１に乗っている高周波成分（ＬＳＩのクロック周波数
の高調波等）が電源ライン１０２へバイパスされ、高周
波成分が信号系に回り込むのを防止することができる。

【０００８】

【発明が解決しようとする課題】ところが、図５に示す
ように、高周波に対するバイパスコンデンサ１０４は、
本来の静電容量のほか、そのリード部分にインダクタン
スＬを有しており、また、電源ライン１０１，１０２間
には比較的小容量の浮遊静電容量１０５が存在してい
る。このため、浮遊静電容量１０５とインダクタンスＬ
によって並列共振回路が形成され、高い周波数域で共振
を生じる。

【０００９】この結果、図６に示すように、バイパスコ
ンデンサ１０４を設けることによって、実線特性で示す
ように、或る周波数以上では高周波電圧レベル（ノイズ
電圧レベル）を大幅に小さくできる中で、特定の周波数
域で並列共振に起因したピークを持つ特性が生じ、この
電圧の為に、電源波形にリンギングを生じたり、或いは
発振を生じ（ＬＳＩ１０３、又は同じ電源ラインから電
力供給を受けるＬＳＩで発生）るという問題のあること
が本発明者によって見い出された。なお、図６内の点線
特性は、バイパスコンデンサ１０４を設けない場合であ
る。

【００１０】なお、本発明者は、高周波ノイズの除去に
有効だと言われているフェライトビーズをバイパスコン
デンサ１０４の各リードに挿入する実験も試みたが、上
記した並列共振を除去することはできなかった。

【００１１】そこで、本発明の目的は、バイパスコンデ
ンサのリードインダクタンスを並列共振回路の要素とす
る並列共振に起因した電源ノイズを低減することのでき
る技術を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。

【００１４】すなわち、本発明の多層基板においては、
能動素子を含む電子部品が実装されると共に所定の配線
パターンが施された信号パターン層、前記電子部品に対
する電源供給を行うための電源層及びグランド層の各々
を積層した多層基板であって、内部に形成された貫通孔
に誘電体が充填された磁性体を前記電源層と前記グラン
ド層との間に配設するようにしている。

【００１５】

【作用】上記した手段によれば、誘電体を内蔵した磁性
体が多層基板の電源層とグランド層の間に設けられるこ
とにより、誘電体が電源ライン間のバイパスコンデンサ
として機能し、また、磁性体は浮遊静電容量と別途設け
られたバイパスコンデンサのリードインダクタンスとの
間で形成される並列共振回路に対してダンピング抵抗と
して機能し、並列共振回路のＱ（先鋭度）を共振が生じ
ないレベルにまで低下させる。これにより、浮遊静電容
量とバイパスコンデンサのリードインダクタンスとの間
に並列共振回路は形成されても、並列共振状態は生じな
いため、電源のリンギングや発振の発生を防止すること
ができる。

【００１６】因みに、バイパスコンデンサのリードに外
嵌するフェライトビーズでは、これによるダンピング抵
抗が大きな値（例えば、数十〜数百オーム）になり、並
列共振回路のＱが大きな値のままであるため、共振の発
生は避けられない。

【００１７】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。

【００１８】図１は本発明による多層基板の分解斜視図
である。また、図２は本発明にかかる磁性体の詳細構成
を示す斜視図である。なお、以下においては、基板とし
てＬＳＩテスト用基板を例に説明する。

【００１９】多層基板としてのＬＳＩテスト基板は、第
１層としての信号パターン層１、第２層としての電源層
２、第３層としてのグランド層３及び第４層としての信
号パターン層４の４層から成る。ＬＳＩテスト基板は、
４枚の層を相互に接着剤で接着して１枚の基板に作成
し、或いは成形等により製作される。このテスト用基板
の電源層２とグランド層３との間の所定位置には、後記
する磁性体７が埋め込まれ、或いは多層基板の作成時に
組み込まれる。なお、図１では、構造を明瞭にするた
め、磁性体７を他の部材に対して拡大した状態で図示し
ている。

【００２０】信号パターン層１は、絶縁基板の表面に信
号パターンが形成され、その定められた位置にＬＳＩ５
が搭載される。そして、信号パターン層１上のＬＳＩ５
の近傍の電源ライン間には、高周波に対する電源インピ
ーダンスを低減するためのバイパスコンデンサ６が接続
される。

【００２１】信号パターン層１の下面に配設される電源
層２は、正電源電圧の印加される電源パターンが絶縁基
板の片面に銅箔を全面に設けたベタ配線の基板になって
いる。これはグランド層３においても同様であるが、電
源層２とグランド層３の積層に際しては、両者の銅箔面
が向かい合ってショートすることの無いように配慮す
る。

【００２２】このようにして４枚の層が一体化されたテ
スト基板のＬＳＩ５の搭載位置の近傍には、ダンピング
抵抗として作用する図２に示すような磁性体７が配設さ
れる。この磁性体７の高さはテスト基板の厚み相当に設
定されている。そして、磁性体７の材料には、例えばフ
ェライトが用いられ、その内部には複数本（本実施例で
は４本）の角柱状（この形状に限定されるものではな
い）の貫通孔が設けられている。この貫通孔は、平行に
且つ相互に連通しないように形成されている。

【００２３】更に、磁性体７の内部には比誘電率を考慮
した絶縁体（例えば、ポリエチレン、チタン酸バリウ
ム、セラミック等）が充填され、これによって誘電体８
が形成される。なお、図２においては、貫通孔の１つに
のみ誘電体８を充填した状態を示している。誘電体８は
コンデンサとして機能し、電源層２とグランド層３の間
に介在するので、図４の等価回路で説明した浮遊静電容
量１０５の他に新たな浮遊静電容量を付加した状態に相
当する。本実施例では４個の誘電体８が平行に設けられ
ていることから、４個のコンデンサが並列接続されてい
ることになる。

【００２４】なお、誘電体８によるコンデンサは、高周
波に対するバイパスコンデンサとして用いられるため、
浮遊静電容量に対し十分に大きな静電容量を有すること
が望ましく、その材料は比誘電率の高い方がよいことに
なる。

【００２５】ここで、誘電体８の各々の誘電体材料が同
一で、かつ磁性体７の貫通孔の断面積が同一であるとす
れば、誘電体８の１個の容量Ｃの４倍の容量４Ｃを有す
る静電容量が電源ライン間に接続されたことになる。一
方、磁性体７自身は高周波に対するダンピング抵抗Ｒと
して機能し、この抵抗Ｒは誘電体８による合成静電容量
に対し直列に接続された回路構成となる。

【００２６】図３の（ａ）は図１の構成によるＬＳＩテ
スト用基板の等価回路を示し、浮遊静電容量９、誘電体
８による静電容量Ｃｂ及び磁性体７によるダンピング抵
抗Ｒから成る回路、バイパスコンデンサ６によるインダ
クタンスＬ及びバイパスコンデンサ６による静電容量Ｃ
ａから成る回路が交流電源Ｅに並列に接続された回路構
成になる。

【００２７】ＬＳＩ５は数ＭＨｚ〜数十ＭＨｚの周波数
のクロックで動作しており、その高調波が電源ライン上
に現れ、これが図３の交流電源Ｅとなって誘電体８に印
加されることになる。ここで、交流電源Ｅが数ＭＨｚ程
度以上の高周波成分を有する場合、比較的容量の大きな
バイパスコンデンサ６の静電容量Ｃａ及び誘電体８の静
電容量Ｃｂは高周波に対しては短絡状態を示し、図３の
（ｂ）に示すように、浮遊静電容量９に対してインダク
タンスＬ及び磁性体７によるダンピング抵抗Ｒが並列に
接続された単純な回路になる。

【００２８】このような回路において、浮遊静電容量９
とインダクタンスＬとによって並列共振が生じたとする
と、図５で示したような共振電圧（ピーク電圧）を発生
することになる。しかし、ダンピング抵抗Ｒが十分に小
さな値（例えば、数オーム）であれば、このダンピング
抵抗Ｒは共振回路のＱ（先鋭度）を著しく下げることに
なる。この結果、並列共振は生じなくなり、これに伴う
電源ノイズも生じなくなる。

【００２９】以上のように、誘電体８を設けた磁性体７
を基板内に設置することによって並列共振の発生を防止
し、この並列共振に起因して生じる高周波の電源ノイズ
を完全に除去できるようになり、電源波形にリンギング
を生じさせたり、発振を生じさせたり等の障害を除去す
ることが可能になる。

【００３０】なお、磁性体７に設ける誘電体８の数は、
多いほど高周波の電源ノイズを除去する効果を高めるこ
とができる。また、磁性体７の設置位置は、ＬＳＩ５の
電源端子（電源供給用のリードまたはピン）に近いほど
よく、試験装置に接続するための外部端子の近傍などの
位置では、十分な効果を発揮できなくなる。

【００３１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。

【００３２】例えば、上記実施例においては、磁性体７
は１個であるとしたが、複数個にすることもできる。並
列共振を十分に抑制できさえすれば１個でよいのである
が、共振防止対策を完璧にするには複数個が望ましい。
例えば２個にした場合、ダンピング抵抗Ｒを１／２にで
きるので、並列共振の抑制効果は更に高められる。

【００３３】また、上記実施例においては、ＬＳＩテス
トの用途に限定して説明したが、これに限るものではな
く、基板が多層構造を成し、かつ電源とグランドの各々
に単独の１層を割り当てる構成の実装用基板にも適用す
ることができる。

【００３４】更に、上記実施例では、実装される部品が
ＬＳＩであるとしたが、これに限定されるものではな
く、ノイズの影響を受ける恐れのある能動素子（トラン
ジスタ、ＩＣ等）、及びこれらを用いた各種の回路を実
装するための基板に対しても本発明を適用することがで
きる。

【００３５】また、誘電体８は基板の素材を用いること
もでき、この場合、基板の各層を形成する過程で所定位
置に配設した磁性体７内に誘電体８を埋め込むことがで
き、誘電体８を磁性体７へ充填する工程を省くことがで
きる。

【００３６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００３７】すなわち、能動素子を含む電子部品が実装
されると共に所定の配線パターンが施された信号パター
ン層、前記電子部品に対する電源供給を行うための電源
層及びグランド層の各々を積層した多層基板であって、
内部に形成された貫通孔に誘電体が充填された磁性体を
前記電源層と前記グランド層との間に配設するようにし
たので、浮遊静電容量とバイパスコンデンサのリードイ
ンダクタンスとによる並列共振が形成されず、電源のリ
ンギングや発振の発生を防止することができる。

【００３８】そして、前記誘電体は、前記電源層または
前記グランド層に用いた絶縁体と同一材にすることによ
り、基板の製作工程を簡略化することができる。

【００３９】また、前記磁性体を複数個設けることによ
り、磁性体によるダンピング抵抗を更に小さくできる結
果、浮遊静電容量とバイパスコンデンサのリードインダ
クタンスとによる並列共振の発生を防止することができ
る。

【００４０】更に、前記磁性体の貫通孔を複数個にする
ことにより、磁性体内のバイパスコンデンサの静電容量
を増やすことができ、高周波のバイパス効果を高めるこ
とが可能になる。

【図面の簡単な説明】

【図１】本発明による多層基板の分解斜視図である。

【図２】本発明にかかる磁性体の詳細構成を示す斜視図
である。

【図３】本発明にかかる磁性体及び誘電体を含む電源ラ
イン間の等価回路を示す回路図である。

【図４】ＬＳＩの電源ライン間にバイパスコンデンサを
接続した状態を示す回路図である。

【図５】浮遊静電容量とバイパスコンデンサの組み合わ
せによる電源ライン間の等価回路を示す回路図である。

【図６】バイパスコンデンサによるノイズ抑制効果を説
明するための特性図である。

【符号の説明】

１ 信号パターン層 ２ 電源層 ３ グランド層 ４ 信号パターン層 ５ ＬＳＩ ６ バイパスコンデンサ ７ 磁性体 ８ 誘電体 ９ 浮遊静電容量 １０１，１０２ 電源ライン １０３ ＬＳＩ １０４ バイパスコンデンサ １０５ 浮遊静電容量

Claims (4)

【特許請求の範囲】
1. 【請求項１】 能動素子を含む電子部品が実装されると
   共に所定の配線パターンが施された信号パターン層、前
   記電子部品に対する電源供給を行うための電源層及びグ
   ランド層の各々を積層した多層基板であって、内部に形
   成された貫通孔に誘電体が充填された磁性体を前記電源
   層と前記グランド層との間に配設したことを特徴とする
   多層基板。
2. 【請求項２】 前記誘電体は、前記電源層または前記グ
   ランド層に用いる絶縁体と同一材であることを特徴とす
   る請求項１記載の多層基板。
3. 【請求項３】 前記磁性体を複数個設けることを特徴と
   する請求項１記載の多層基板。
4. 【請求項４】 前記磁性体の貫通孔を複数個にすること
   を特徴とする請求項１または３記載の多層基板。