JPH07307926A - 走査線変換装置 - Google Patents
走査線変換装置Info
- Publication number
- JPH07307926A JPH07307926A JP9655694A JP9655694A JPH07307926A JP H07307926 A JPH07307926 A JP H07307926A JP 9655694 A JP9655694 A JP 9655694A JP 9655694 A JP9655694 A JP 9655694A JP H07307926 A JPH07307926 A JP H07307926A
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- JP
- Japan
- Prior art keywords
- circuit
- terminal
- input terminal
- frame memory
- signal
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 簡単な水平走査線切り換え回路で映像信号の
水平走査線を１／２に縮小変換することを目的とする。 【構成】 垂直同期信号をセレクタ回路２の第１入力端
子、ラッチ回路３の入力端子および第１の１／２分周回
路４の入力端子に接続し、第１の１／２分周回路の出力
端子をセレクタ回路の制御端子に接続し、ラッチ回路の
出力端子をセレクタ回路の第２入力端子に接続し、水平
同期信号をラッチ回路のストローブ端子と第２の１／２
分周回路の入力端子に接続し、セレクタ回路の出力端子
を第２の１／２分周回路６のセット端子とフレームメモ
リ回路７のライトリセット端子に接続し、クロック信号
と第２の１／２分周回路の出力をＡＮＤ回路８の第１入
力端子に接続し、ＡＮＤ回路の出力端子をフレームメモ
リ回路の第２入力端子に接続し、映像データをフレーム
メモリ回路の第１入力端子に接続する。
水平走査線を１／２に縮小変換することを目的とする。 【構成】 垂直同期信号をセレクタ回路２の第１入力端
子、ラッチ回路３の入力端子および第１の１／２分周回
路４の入力端子に接続し、第１の１／２分周回路の出力
端子をセレクタ回路の制御端子に接続し、ラッチ回路の
出力端子をセレクタ回路の第２入力端子に接続し、水平
同期信号をラッチ回路のストローブ端子と第２の１／２
分周回路の入力端子に接続し、セレクタ回路の出力端子
を第２の１／２分周回路６のセット端子とフレームメモ
リ回路７のライトリセット端子に接続し、クロック信号
と第２の１／２分周回路の出力をＡＮＤ回路８の第１入
力端子に接続し、ＡＮＤ回路の出力端子をフレームメモ
リ回路の第２入力端子に接続し、映像データをフレーム
メモリ回路の第１入力端子に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、走査線変換装置に係
り、走査線を１／２に縮小した映像信号を作成する装置
に関する。
り、走査線を１／２に縮小した映像信号を作成する装置
に関する。
【０００２】
【従来の技術】映像信号を間引きした場合、種々の利用
方法がある。例えば、縮小画面表示や水平同期信号の低
い周波数、例えば、２５ＫＨｚに対応するモニタに５０
ＫＨｚの周波数の信号を入力する場合、映像信号の水平
走査線を１／２に縮小変換すれば同モニタでも受信する
ことができる。また回線を使用して映像信号を送信する
場合にも１／２に縮小変換すれば通信時間を短縮するこ
とができる。従来、映像信号の水平走査線を１／２に縮
小変換するには様々な方法があるが、もっとも簡単な方
法である間引き方式では元画像の情報が欠落してしま
う。また、隣接するライン間で何等かの演算を行って縮
小変換する場合はその演算回路が大きなものとなってし
まう等の問題があった。
方法がある。例えば、縮小画面表示や水平同期信号の低
い周波数、例えば、２５ＫＨｚに対応するモニタに５０
ＫＨｚの周波数の信号を入力する場合、映像信号の水平
走査線を１／２に縮小変換すれば同モニタでも受信する
ことができる。また回線を使用して映像信号を送信する
場合にも１／２に縮小変換すれば通信時間を短縮するこ
とができる。従来、映像信号の水平走査線を１／２に縮
小変換するには様々な方法があるが、もっとも簡単な方
法である間引き方式では元画像の情報が欠落してしま
う。また、隣接するライン間で何等かの演算を行って縮
小変換する場合はその演算回路が大きなものとなってし
まう等の問題があった。
【０００３】
【発明が解決しようとする課題】本発明は、上記従来の
技術の問題点に鑑みなされたもので、簡単な水平走査線
変換回路で映像信号の水平走査線を１／２に縮小変換す
ることを目的とする。
技術の問題点に鑑みなされたもので、簡単な水平走査線
変換回路で映像信号の水平走査線を１／２に縮小変換す
ることを目的とする。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に本発明では、垂直同期信号をセレクタ回路の第１入力
端子、ラッチ回路の入力端子および第１の１／２分周回
路の入力端子に接続し、第１の１／２分周回路の出力端
子をセレクタ回路の制御端子に接続し、ラッチ回路の出
力端子をセレクタ回路の第２入力端子に接続し、水平同
期信号をラッチ回路のストローブ端子と第２の１／２分
周回路の入力端子に接続し、セレクタ回路の出力端子を
第２の１／２分周回路のセット端子とフレームメモリ回
路のライトリセット端子に接続し、クロック信号をＡＮ
Ｄ回路の第１入力端子に接続し、第２の１／２分周回路
の出力端子をＡＮＤ回路の第２入力端子に接続し、ＡＮ
Ｄ回路の出力端子をフレームメモリ回路の第２入力端子
に接続し、映像データをフレームメモリ回路の第１入力
端子に接続し、フレームメモリ回路に走査線が１／２縮
小した映像信号を書き込むことを特徴とする走査線変換
装置を提供するものである。
に本発明では、垂直同期信号をセレクタ回路の第１入力
端子、ラッチ回路の入力端子および第１の１／２分周回
路の入力端子に接続し、第１の１／２分周回路の出力端
子をセレクタ回路の制御端子に接続し、ラッチ回路の出
力端子をセレクタ回路の第２入力端子に接続し、水平同
期信号をラッチ回路のストローブ端子と第２の１／２分
周回路の入力端子に接続し、セレクタ回路の出力端子を
第２の１／２分周回路のセット端子とフレームメモリ回
路のライトリセット端子に接続し、クロック信号をＡＮ
Ｄ回路の第１入力端子に接続し、第２の１／２分周回路
の出力端子をＡＮＤ回路の第２入力端子に接続し、ＡＮ
Ｄ回路の出力端子をフレームメモリ回路の第２入力端子
に接続し、映像データをフレームメモリ回路の第１入力
端子に接続し、フレームメモリ回路に走査線が１／２縮
小した映像信号を書き込むことを特徴とする走査線変換
装置を提供するものである。
【０００５】
【作用】上記構成によれば、１フレームと奇数フィルド
と偶数フィルドごとにセレクト回路を切り換え、１フレ
ームの奇数フィルドにおいては水平同期信号の１／２分
周回路の信号により、奇数の水平走査線の映像信号がフ
レームメモリ回路に記憶され、偶数フィルドにおいては
同様に水平同期信号の１／２分周回路の信号により、偶
数の水平走査線の映像信号がフレームメモリ回路に記憶
される。その結果、全体として水平走査線が１／２に縮
小される。
と偶数フィルドごとにセレクト回路を切り換え、１フレ
ームの奇数フィルドにおいては水平同期信号の１／２分
周回路の信号により、奇数の水平走査線の映像信号がフ
レームメモリ回路に記憶され、偶数フィルドにおいては
同様に水平同期信号の１／２分周回路の信号により、偶
数の水平走査線の映像信号がフレームメモリ回路に記憶
される。その結果、全体として水平走査線が１／２に縮
小される。
【０００６】
【実施例】本発明の実施例を添付図面を参照して詳細に
説明する。図１に示すように、垂直同期信号（ＶＤ）１
を微分回路２１を介し、セレクタ回路２の第１入力端
子、（クロックイネーブル付）ラッチ回路３の入力端子
および第１の１／２分周回路４の入力端子にそれぞれ接
続する。第１の１／２分周回路４の出力端子をセレクタ
回路２の制御端子に接続し、ラッチ回路３の出力端子を
セレクタ回路２の第２入力端子に接続する。水平同期信
号（ＨＤ）５を微分回路２０を介し、ラッチ回路３のス
トローブ端子、微分回路２１の第２入力端子および第２
の１／２分周回路６の入力端子にそれぞれ接続する。セ
レクタ回路２の出力端子を微分回路２２を介し、第２の
１／２分周回路６のセット端子とフレームメモリ回路７
のライトリセット端子にそれぞれ接続する。クロック信
号１３をＡＮＤ回路８の第１入力端子に接続し、第２の
１／２分周回路６の出力端子をＡＮＤ回路８の第２入力
端子に接続し、ＡＮＤ回路８の出力端子をフレームメモ
リ回路７の第２入力端子（ライトクロック）に接続す
る。入力映像データ９をフレームメモリ回路７の第１入
力端子に接続する。またリードリセット信号１０とリー
ドクロック信号１１をフレームメモリ回路７のそれぞれ
の入力端子に接続すると共に、映像出力端子から映像デ
ータ１２を出力する。
説明する。図１に示すように、垂直同期信号（ＶＤ）１
を微分回路２１を介し、セレクタ回路２の第１入力端
子、（クロックイネーブル付）ラッチ回路３の入力端子
および第１の１／２分周回路４の入力端子にそれぞれ接
続する。第１の１／２分周回路４の出力端子をセレクタ
回路２の制御端子に接続し、ラッチ回路３の出力端子を
セレクタ回路２の第２入力端子に接続する。水平同期信
号（ＨＤ）５を微分回路２０を介し、ラッチ回路３のス
トローブ端子、微分回路２１の第２入力端子および第２
の１／２分周回路６の入力端子にそれぞれ接続する。セ
レクタ回路２の出力端子を微分回路２２を介し、第２の
１／２分周回路６のセット端子とフレームメモリ回路７
のライトリセット端子にそれぞれ接続する。クロック信
号１３をＡＮＤ回路８の第１入力端子に接続し、第２の
１／２分周回路６の出力端子をＡＮＤ回路８の第２入力
端子に接続し、ＡＮＤ回路８の出力端子をフレームメモ
リ回路７の第２入力端子（ライトクロック）に接続す
る。入力映像データ９をフレームメモリ回路７の第１入
力端子に接続する。またリードリセット信号１０とリー
ドクロック信号１１をフレームメモリ回路７のそれぞれ
の入力端子に接続すると共に、映像出力端子から映像デ
ータ１２を出力する。
【０００７】上記構成において、図２を用いて説明す
る。垂直同期信号（ＶＤ）１は奇数フイルドと偶数フイ
ルドを交互に繰り返す。垂直同期信号（ＶＤ）１が奇数
フイルドである時、微分回路２１の出力端子（Ａ点）に
は１走査線幅を持つパルスＡ２３が出力される。そし
て、第１の１／２分周回路４の出力によりセレクタ回路
２は第１端子（Ａ）を選択するため、セレクタ回路２の
出力信号は微分回路２２で微分され、ライトリセット信
号Ａ２４が形成され、同信号Ａ２４でフレームメモリ回
路７をリセットする。かつ、同ライトリセット信号Ａ２
４にて第２の１／２分周回路６がリセットされ、リセッ
トされたタイミングから水平同期信号ＨＤ５が分周さ
れ、この分周された信号とクロック１３とでＡＮＤ回路
８でライトクロックＡ２５が生成され、入力映像データ
２６の奇数データがフレームメモリ回路７に記憶され
る。
る。垂直同期信号（ＶＤ）１は奇数フイルドと偶数フイ
ルドを交互に繰り返す。垂直同期信号（ＶＤ）１が奇数
フイルドである時、微分回路２１の出力端子（Ａ点）に
は１走査線幅を持つパルスＡ２３が出力される。そし
て、第１の１／２分周回路４の出力によりセレクタ回路
２は第１端子（Ａ）を選択するため、セレクタ回路２の
出力信号は微分回路２２で微分され、ライトリセット信
号Ａ２４が形成され、同信号Ａ２４でフレームメモリ回
路７をリセットする。かつ、同ライトリセット信号Ａ２
４にて第２の１／２分周回路６がリセットされ、リセッ
トされたタイミングから水平同期信号ＨＤ５が分周さ
れ、この分周された信号とクロック１３とでＡＮＤ回路
８でライトクロックＡ２５が生成され、入力映像データ
２６の奇数データがフレームメモリ回路７に記憶され
る。
【０００８】次に、垂直同期信号（ＶＤ）１が偶数フイ
ルドである時、ラッチ回路３の出力端子（Ｂ点）には垂
直同期信号（ＶＤ）１の立下がりから１走査線幅遅れた
パルスＢ２７が出力される。そして、第１の１／２分周
回路４の出力によりセレクタ回路２は第２端子（Ｂ）を
選択し、セレクタ回路２の出力信号は微分回路２２で微
分され、その結果、ライトリセット信号Ｂ２８が生成さ
れ、この信号でフレームメモリ回路７をリセットする。
かつ、同ライトリセット信号Ｂ２８にて第２の１／２分
周回路６がリセットされ、リセットされたタイミングか
ら水平同期信号ＨＤ５が分周され、この分周された信号
とクロック１３とでＡＮＤ回路８でライトクロックＢ２
９が生成され、入力映像データ２６の偶数データがフレ
ームメモリ回路７に記憶される。フレームメモリ回路７
はセレクタ回路２が切り換えるＡとＢの場合でメモリに
書き込まれるラインが交互に変わる。このデータを適当
なタイミングで読み出すと、図３に示すように、元画像
の隣接するラインのデータが同じ場所に交互に現れ、間
引かれたデータ列となる。このデータから映像を再構築
すると、ライン数が１／２に縮小された映像が作りださ
れる。
ルドである時、ラッチ回路３の出力端子（Ｂ点）には垂
直同期信号（ＶＤ）１の立下がりから１走査線幅遅れた
パルスＢ２７が出力される。そして、第１の１／２分周
回路４の出力によりセレクタ回路２は第２端子（Ｂ）を
選択し、セレクタ回路２の出力信号は微分回路２２で微
分され、その結果、ライトリセット信号Ｂ２８が生成さ
れ、この信号でフレームメモリ回路７をリセットする。
かつ、同ライトリセット信号Ｂ２８にて第２の１／２分
周回路６がリセットされ、リセットされたタイミングか
ら水平同期信号ＨＤ５が分周され、この分周された信号
とクロック１３とでＡＮＤ回路８でライトクロックＢ２
９が生成され、入力映像データ２６の偶数データがフレ
ームメモリ回路７に記憶される。フレームメモリ回路７
はセレクタ回路２が切り換えるＡとＢの場合でメモリに
書き込まれるラインが交互に変わる。このデータを適当
なタイミングで読み出すと、図３に示すように、元画像
の隣接するラインのデータが同じ場所に交互に現れ、間
引かれたデータ列となる。このデータから映像を再構築
すると、ライン数が１／２に縮小された映像が作りださ
れる。
【０００９】
【発明の効果】以上のように本発明においては、演算回
路を用いることなく簡単な走査線切り換え回路にて水平
走査線の間引きを行い、元画像の情報が欠落しないライ
ン数１／２の縮小変換が可能となる。
路を用いることなく簡単な走査線切り換え回路にて水平
走査線の間引きを行い、元画像の情報が欠落しないライ
ン数１／２の縮小変換が可能となる。
【図１】本発明の走査線変換装置の一実施例を示す回路
図である。
図である。
【図２】本発明の走査線変換装置の波形図である。
【図３】本発明の走査線変換装置の映像データの配列を
示す図である。
示す図である。
１ 垂直同期信号 ２ セレクタ回路 ３ ラッチ回路 ４ 第１の１／２分周回路 ５ 水平同期信号 ６ 第２の１／２分周回路 ７ フレームメモリ回路 ８ ＡＮＤ回路 ９ 入力映像データ 10 リードリセット信号 11 リードクロック信号 12 映像データ 13 クロック信号 20 微分回路 21 微分回路 22 微分回路 23 パルスＡ 24 ライトリセット信号Ａ 25 ライトクロックＡ 26 入力映像データ 27 パルスＢ 28 ライトリセット信号Ｂ 29 ライトクロックＢ
Claims (2)
- 【請求項１】 垂直同期信号をセレクタ回路の第１入力
端子、ラッチ回路の入力端子および第１の１／２分周回
路の入力端子に接続し、第１の１／２分周回路の出力端
子をセレクタ回路の制御端子に接続し、ラッチ回路の出
力端子をセレクタ回路の第２入力端子に接続し、水平同
期信号をラッチ回路のストローブ端子と第２の１／２分
周回路の入力端子に接続し、セレクタ回路の出力端子を
第２の１／２分周回路のセット端子とフレームメモリ回
路のライトリセット端子に接続し、クロック信号をＡＮ
Ｄ回路の第１入力端子に接続し、第２の１／２分周回路
の出力端子をＡＮＤ回路の第２入力端子に接続し、ＡＮ
Ｄ回路の出力端子をフレームメモリ回路の第２入力端子
に接続し、映像データをフレームメモリ回路の第１入力
端子に接続し、フレームメモリ回路に走査線が１／２縮
小した映像信号を書き込むことを特徴とする走査線変換
装置。 - 【請求項２】 上記フレームメモリ回路に記憶されてい
る走査線が１／２に縮小した映像信号を取出すようにし
たことを特徴とする請求項１記載の走査線変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9655694A JPH07307926A (ja) | 1994-05-10 | 1994-05-10 | 走査線変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9655694A JPH07307926A (ja) | 1994-05-10 | 1994-05-10 | 走査線変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307926A true JPH07307926A (ja) | 1995-11-21 |
Family
ID=14168338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9655694A Pending JPH07307926A (ja) | 1994-05-10 | 1994-05-10 | 走査線変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307926A (ja) |
-
1994
- 1994-05-10 JP JP9655694A patent/JPH07307926A/ja active Pending
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