JPH07307452A - 量子細線構体及びその製法 - Google Patents

Abstract

(57)【要約】 【目的】 第１の障壁層としてのＩＩＩ−Ｖ族化合物半
導体層と第２の障壁層としてのＩＩＩ−Ｖ族化合物半導
体層との間の分数超格子層を、その障壁層部としてのＩ
ＩＩ−Ｖ族化合物半導体層部とウエル層部としてのＩＩ
Ｉ−Ｖ族化合物半導体層部との組が、高精度に予定の周
期を有するようにする。 【構成】 第１の障壁層としてのＩＩＩ−Ｖ族化合物半
導体層上に、それに比し狭い禁制帯幅を有するバッファ
層としてのＩＩＩ−Ｖ族化合物半導体層を形成し、その
バッファ層としてのＩＩＩ−Ｖ族化合物半導体層上に分
数超格子層を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、第１の障壁層としての
ＩＩＩ−Ｖ族化合物半導体層と第２の障壁層としてのＩ
ＩＩ−Ｖ族化合物半導体層との間に、障壁層部としての
ＩＩＩ−Ｖ族化合物半導体層部とウエル層部としてのＩ
ＩＩ−Ｖ族化合物半導体層部とが第１の障壁層としての
ＩＩＩ−Ｖ族化合物半導体層及び第２の障壁層としての
ＩＩＩ−Ｖ族化合物半導体層の延長方向に順次交互に配
列されている分数超格子層が介挿されている構成を有
し、そして、分数超格子層の各ウエル層部としてのＩＩ
Ｉ−Ｖ族化合物半導体層部が量子細線本体として機能す
る量子細線構体、及び製法に関する。

【０００２】

【従来の技術】従来、図５を伴って次に述べる量子細線
構体が提案されている。

【０００３】すなわち、（００１）面でなる低指数面か
ら＜１１０＞軸方向にわずかな２度の角度だけ傾斜して
いる面方位を有する主面２ａを有する、ＧａＡｓでなる
ＩＩＩ−Ｖ族化合物半導体基板本体２と、その主面２ａ
上に分子線エピタキシャル成長法によって３００ｎｍの
厚さに形成された、１分子層厚のステップ高さｈを有し
且つＩＩＩ−Ｖ族化合物半導体層基板本体２の主面２ａ
の面方位の（００１）面でなる低指数面からの２度の傾
斜の角度に応じた（００１）面の平坦面でなるテラスの
８ｎｍの長さＬを有するステップ面３ａでなる表面を有
する、ＧａＡｓでなるＩＩＩ−Ｖ族化合物半導体層３と
を有するＩＩＩ−Ｖ族化合物半導体基板１を有する。

【０００４】また、ＩＩＩ−Ｖ族化合物半導体基板１の
主面１ａ上、従ってＩＩＩ−Ｖ族化合物半導体層３のス
テップ面３ａでなる表面上に分子線エピタキシャル成長
法によって１８分子層厚に形成された、ＩＩＩ−Ｖ族化
合物半導体基板１のＩＩＩ−Ｖ族化合物半導体層３のス
テップ面３ａに対応しているステップ面４ａでなる表面
を有する第１の障壁層としてのＡｌＡｓでなるＩＩＩ−
Ｖ族化合物半導体層４を有する。

【０００５】さらに、第１の障壁層としてのＩＩＩ−Ｖ
族化合物半導体層４のステップ面４ａでなる表面上に分
子線エピタキシャル成長法によって形成された、障壁層
部としてのＡｌＡｓでなるＩＩＩ−Ｖ族化合物半導体層
部５Ｂとウエル層部としてのＧａＡｓでなるＩＩＩ−Ｖ
族化合物半導体層部５Ｗとが第１の障壁層としてのＩＩ
Ｉ−Ｖ族化合物半導体層３のステップ面３ａの各テラス
上にその長さ方向に配列されている構成を有する分数超
格子層５を有する。

【０００６】また、分数超格子層５の表面５ａ上に分子
線エピタキシャル成長法によって１８分子層厚に形成さ
れた、第２の障壁層としてのＡｌＡｓでなるＩＩＩ−Ｖ
族化合物半導体層６を有する。

【０００７】さらに、第２の障壁層としてのＩＩＩ−Ｖ
族化合物半導体層６の表面６ａ上に分子線エピタキシャ
ル成長法によって形成された、キャップ層としてのＧａ
ＡｓでなるＩＩＩ−Ｖ族化合物半導体層７を有する。

【０００８】以上が、従来提案されている量子細線構体
の構成である。また、従来、図６及び図７を伴って次に
述べる、図５に示す上述した量子細線構体を製造するの
に適用された量子細線構体の製法が提案されている。

【０００９】すなわち、（１００）面でなる低指数面か
ら＜１１０＞軸方向にわずかな２度の角度だけ傾斜して
いる面方位を有する主面２ａを有するＧａＡｓでなるＩ
ＩＩ−Ｖ族化合物半導体基板本体２と、そのＩＩＩ−Ｖ
族化合物半導体基板本体２の主面２ａ上に分子線エピタ
キシャル成長法によって３００ｎｍの厚さに形成され
た、１分子層厚のステップ高さｈを有し且つＩＩＩ−Ｖ
族化合物半導体層基板本体２の主面２ａの面方位の（１
００）面でなる低指数面からの２度の傾斜の角度に応じ
た（００１）面でなるテラスの８ｎｍの長さＬを有する
ステップ面３ａでなる表面を有するＧａＡｓでなるＩＩ
Ｉ−Ｖ族化合物半導体層３とを有するＩＩＩ−Ｖ族化合
物半導体層基板１を用意する（図６Ａ）。

【００１０】そして、そのＩＩＩ−Ｖ族化合物半導体基
板１の主面１ａ上、従ってＩＩＩ−Ｖ族化合物半導体層
３のステップ面３ａでなる表面上に、そのステップ面に
対応しているステップ面４ａでなる表面を有する第１の
障壁層としてのＡｌＡｓでなるＩＩＩ−Ｖ族化合物半導
体層４を、ＩＩＩ−Ｖ族化合物半導体基板１の温度を６
００℃とし、成長速度を０．０７μｍ／時間とする条件
での分子線エピタキシャル成長法によって、１８分子層
厚に形成する（図６Ｂ）。

【００１１】次に、第１の障壁層としてのＩＩＩ−Ｖ族
化合物半導体層４のステップ面４ａでなる表面上に、障
壁層部としてのＡｌＡｓでなるＩＩＩ−Ｖ族化合物半導
体層部５Ｂとウエル層部としてのＧａＡｓでなるＩＩＩ
−Ｖ族化合物半導体層部５Ｗとが第１の障壁層としての
ＩＩＩ−Ｖ族化合物半導体層４のステップ面４ａの各テ
ラス上にその長さ方向に配列されている分数超格子層５
を、ＩＩＩ−Ｖ族化合物半導体基板１の温度を６００℃
とした状態で、まず、Ａｌの分子線をＡｌ層が各テラス
の全域に１／５分子層厚に形成される量だけ０．０７μ
ｍ／時間の速度で成長するように照射し、次で、Ａｓの
分子線を照射することによって、ＡｌＡｓ層を、各テラ
スのステップ高さｈをとる面側の各テラスの全域の１／
５の面積を有する領域上に１分子層厚だけ形成し、最後
に、ＧａＡｓの分子線をＧａＡｓ層が各テラスの全域に
４／５分子層厚に形成される量だけ０．３μｍ／時間の
速度で成長するように照射することによって、ＧａＡｓ
層を各テラスのＡｌＡｓ層を形成していない各テラスの
全域の４／５の面積を有する領域上に１分子層厚だけ形
成させる、ということを、１５回繰り返し行うという、
分子線エピタキシャル成長法によって、１５分子層厚に
形成する（図７Ｃ）。

【００１２】次に、分数超格子層５の表面５ａ上に、第
２の障壁層としてのＡｌＡｓでなるＩＩＩ−Ｖ族化合物
半導体層６を、分子線エピタキシャル成長法によって、
１８分子層厚に形成する（図７Ｄ）。

【００１３】次に、第２の障壁層としてのＩＩＩ−Ｖ族
化合物半導体層６の表面６ａ上に、キャップ層としての
ＧａＡｓでなるＩＩＩ−Ｖ族化合物半導体層７を、分子
線エピタキシャル成長法によって形成する。

【００１４】以上が、従来提案されている、図５に示す
量子細線構体を製造するのに適用された量子細線構体の
製法である。

【００１５】図５に示す従来の量子細線構体によれば、
第１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層４と
第２の障壁層としてのＩＩＩ−Ｖ族化合物半導体層６と
の間に、障壁層部としてのＩＩＩ−Ｖ族化合物半導体層
部５Ｂとウエル層部としてのＩＩＩ−Ｖ族化合物半導体
層部５Ｗとが第１の障壁層としてのＩＩＩ−Ｖ族化合物
半導体層４及び第２の障壁層としてのＩＩＩ−Ｖ族化合
物半導体層６の延長方向に順次交互に配列されている分
数超格子層が介挿されている構成を有し、そして、分数
超格子層の各ウエル層部としてのＩＩＩ−Ｖ族化合物半
導体層部５Ｗが、第１の障壁層としてのＩＩＩ−Ｖ族化
合物半導体層４、第２の障壁層としてのＩＩＩ−Ｖ族化
合物半導体層６及び分数超格子層５の障壁層部としての
ＩＩＩ−Ｖ族化合物半導体層部５Ｂによる障壁層によっ
て取り囲まれているので、その分数超格子層の各ウエル
層部としてのＩＩＩ−Ｖ族化合物半導体層部５Ｗが量子
細線本体として機能する。

【００１６】また、図６及び図７に示す従来の量子細線
構体の製法によれば、分数超格子層５の各ウエル層部と
してのＩＩＩ−Ｖ族化合物半導体層部５Ｗが量子細線本
体として機能する図５に示す従来の量子細線構体を製造
することができる。

【００１７】

【発明が解決しようとする課題】図６及び図７に示す従
来の量子細線構体の製法において、第１の障壁層として
のＩＩＩ−Ｖ族化合物半導体層４を、そのステップ面４
ａがＩＩＩ−Ｖ族化合物半導体基板１のＩＩＩ−Ｖ族化
合物半導体基板本体２の面方位の（００１）面でなる低
指数面からの傾斜角に応じた高精度のステップ周期で明
瞭にステップアップまたはステップダウンしているもの
として形成するのが、その第１の障壁層としてのＩＩＩ
−Ｖ族化合物半導体層４の材質上、きわめて困難であ
る。

【００１８】このため、図６及び図７に示す従来の量子
細線構体の製法の場合、分数超格子層５を、第１の障壁
層としてのＩＩＩ−Ｖ族化合物半導体層４上に、障壁層
部としてのＩＩＩ−Ｖ族化合物半導体層部５Ｂとウエル
層部５ＢとしてのＩＩＩ−Ｖ族化合物半導体層部５Ｗと
の組が、ＩＩＩ−Ｖ族化合物半導体基板１のＩＩＩ−Ｖ
族化合物半導体基板本体２の面方位の（００１）面でな
る低指数面からの傾斜角に応じた高精度のステップ周期
を有するものに容易に形成することができず、従って、
量子細線構体を、分数超格子層５のウエル層部としての
ＩＩＩ−Ｖ族化合物半導体層部５Ｗが高精度を有しない
不均一な量子細線本体としてしか機能しないものとして
しか、製造することができない、という欠点を有してい
た。

【００１９】また、このため、図５に示す従来の量子細
線構体の場合、分数超格子層５が、その障壁層部として
のＩＩＩ−Ｖ族化合物半導体層部５Ｂとウエル層部とし
てのＩＩＩ−Ｖ族化合物半導体層部５Ｗとの組をして、
ＩＩＩ−Ｖ族化合物半導体基板１のＩＩＩ−Ｖ族化合物
半導体基板本体２の面方位の（００１）面でなる低指数
面からの傾斜角に応じた高精度のステップ周期を有して
いず、従って、分数超格子層５のウエル層部としてのＩ
ＩＩ−Ｖ族化合物半導体層部５Ｗが高精度を有しない不
均一な量子細線本体としてしか機能しない、という欠点
を有していた。

【００２０】よって、本発明は、上述した欠点のない、
新規な量子細線構体、及びその製法を提案せんとするも
のである。

【００２１】

【課題を解決するための手段】本発明による量子細線構
体は、図５を伴って前述した従来の量子細線構体の場合
と同様に、（ａ）低指数面からわずかな角度だけ傾斜し
ている面方位を有する主面を有するＩＩＩ−Ｖ族化合物
半導体基板本体と、その主面上に分子線エピタキシャル
成長法によって形成された、１分子層厚のステップ高さ
を有し且つ上記ＩＩＩ−Ｖ族化合物半導体層基板本体の
主面の上記面方位の上記低指数面からの傾斜の角度に応
じたテラス長を有するステップ面でなる表面を有するＩ
ＩＩ−Ｖ族化合物半導体層とを有するＩＩＩ−Ｖ族化合
物半導体基板と、（ｂ）そのＩＩＩ−Ｖ族化合物半導体
基板のＩＩＩ−Ｖ族化合物半導体層のステップ面でなる
表面上に分子線エピタキシャル成長法によって形成され
た、上記ＩＩＩ−Ｖ族化合物半導体基板のＩＩＩ−Ｖ族
化合物半導体層のステップ面に対応しているステップ面
でなる表面を有する第１の障壁層としてのＩＩＩ−Ｖ族
化合物半導体層と、（ｃ）その第１の障壁層としてのＩ
ＩＩ−Ｖ族化合物半導体層のステップ面でなる表面上に
分子線エピタキシャル成長法によって形成された、障壁
層部としてのＩＩＩ−Ｖ族化合物半導体層部とウエル層
部としてのＩＩＩ−Ｖ族化合物半導体層部とが上記第１
の障壁層としてのＩＩＩ−Ｖ族化合物半導体層のステッ
プ面の各テラス上にその長さ方向に配列されている構成
を有する分数超格子層と、（ｄ）その分数超格子層上に
分子線エピタキシャル成長法によって形成された、第２
の障壁層としてのＩＩＩ−Ｖ族化合物半導体層とを有す
る。

【００２２】しかしながら、本発明による量子細線構体
は、このような量子細線構体において、（ｅ）上記第１
の障壁層としてのＩＩＩ−Ｖ族化合物半導体層と上記分
数超格子層との間に介挿され且つ分子線エピタキシャル
成長法によって形成された、上記第１の障壁層としての
ＩＩＩ−Ｖ族化合物半導体層に比し狭い禁制帯幅を有し
且つ上記ＩＩＩ−Ｖ族化合物半導体基板のＩＩＩ−Ｖ族
化合物半導体基層のステップ面に対応しているステップ
面でなる上記分数超格子層側の表面を有するバッファ層
としてのＩＩＩ−Ｖ族化合物半導体層を有する。この場
合、分数超格子層と第２の障壁層としてのＩＩＩ−Ｖ族
化合物半導体層との間に介挿され且つ分子線エピタキシ
ャル成長法によって形成された、バッファ層としてのＩ
ＩＩ−Ｖ族化合物半導体層に対応している他のバッファ
層としてのＩＩＩ−Ｖ族化合物半導体層を有するのを可
とする。また、バッファ層としてのＩＩＩ−Ｖ族化合物
半導体層が、３分子層以下の厚さを有するのを可とす
る。さらに、ＩＩＩ−Ｖ族化合物半導体基板のＩＩＩ−
Ｖ族化合物半導体層基板本体及びＩＩＩ−Ｖ族化合物半
導体層が、ＧａＡｓでなり、第１の障壁層としてのＩＩ
Ｉ−Ｖ族化合物半導体層が、ＡｌＡｓでなり、分数超格
子層の障壁層部及びウエル層部が、それぞれＧａＡｓ及
びＡｌＡｓでなり、第２の障壁層としてのＩＩＩ−Ｖ族
化合物半導体層が、ＡｌＡｓでなり、バッファ層として
のＩＩＩ−Ｖ族化合物半導体層が、ＧａＡｓでなるのを
可とする。

【００２３】本発明による量子細線構体の製法は、図６
及び図７を伴って前述した従来の量子細線構体の製法の
場合と同様に、（ａ）低指数面からわずかな角度だけ傾
斜している面方位を有する主面を有するＩＩＩ−Ｖ族化
合物半導体基板本体と、その主面上に形成された、１分
子層厚のステップ高さを有し且つ上記ＩＩＩ−Ｖ族化合
物半導体層基板本体の主面の上記面方位の上記低指数面
からの傾斜の角度に応じたテラス長を有するステップ面
でなる表面を有するＩＩＩ−Ｖ族化合物半導体層とを有
するＩＩＩ−Ｖ族化合物半導体層基板を用意する工程
と、（ｂ）そのＩＩＩ−Ｖ族化合物半導体基板のＩＩＩ
−Ｖ族化合物半導体層のステップ面でなる表面上に、そ
のステップ面に対応しているステップ面でなる表面を有
する第１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層
を、分子線エピタキシャル成長法によって形成する工程
と、（ｃ）その第１の障壁層としてのＩＩＩ−Ｖ族化合
物半導体層のステップ面でなる表面上に、障壁層部とし
てのＩＩＩ−Ｖ族化合物半導体層部とウエル層部として
のＩＩＩ−Ｖ族化合物半導体層部とが上記第１の障壁層
としてのＩＩＩ−Ｖ族化合物半導体層のステップ面の各
テラス上にその長さ方向に配列されている構成を有する
分数超格子層を、分子線エピタキシャル成長法によって
形成する工程と、（ｄ）その分数超格子層上に、第２の
障壁層としてのＩＩＩ−Ｖ族化合物半導体層を、分子線
エピタキシャル成長法によって形成する工程とを有す
る。

【００２４】しかしながら、本発明による量子細線構体
の製法は、このような量子細線構体の製法において、
（ｅ）上記第１の障壁層としてのＩＩＩ−Ｖ族化合物半
導体層を形成する工程後、上記分数超格子層を形成する
工程前において、上記第１の障壁層としてのＩＩＩ−Ｖ
族化合物半導体層のステップ面でなる表面上に、上記第
１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層に比し
狭い禁制帯幅を有し且つ上記ＩＩＩ−Ｖ族化合物半導体
基板のＩＩＩ−Ｖ族化合物半導体層のステップ面に対応
しているステップ面でなる表面を有するバッファ層とし
てのＩＩＩ−Ｖ族化合物半導体層を、分子線エピタキシ
ャル成長法によって形成する工程とを有する。この場
合、分数超格子層を形成する工程後、第１の障壁層とし
てのＩＩＩ−Ｖ族化合物半導体層を形成する工程前にお
いて、分数超格子層上に、バッファ層としてのＩＩＩ−
Ｖ族化合物半導体層に対応している他のバッファ層とし
てのＩＩＩ−Ｖ族化合物半導体層を、分子線エピタキシ
ャル成長法によって形成する工程を有するのを可とす
る。また、バッファ層としてのＩＩＩ−Ｖ族化合物半導
体層を形成する工程において、そのバッファ層としての
ＩＩＩ−Ｖ族化合物半導体層を、３分子層以下の厚さに
形成するのを可とする。さらに、ＩＩＩ−Ｖ族化合物半
導体層基板を用意する工程において、そのＩＩＩ−Ｖ族
化合物半導体基板を、そのＩＩＩ−Ｖ族化合物半導体基
板本体及びＩＩＩ−Ｖ族化合物半導体層がＧａＡｓでな
るものとして用意し、第１の障壁層としてのＩＩＩ−Ｖ
族化合物半導体層を形成する工程において、その第１の
障壁層としてのＩＩＩ−Ｖ族化合物半導体層を、ＡｌＡ
ｓでなるものとして形成し、分数超格子層を形成する工
程において、その分数超格子層のウエル層部及び障壁層
部を、それぞれＧａＡｓ及びＡｌＡｓでなるものとして
形成し、第２の障壁層としてのＩＩＩ−Ｖ族化合物半導
体層を形成する工程において、その第２の障壁層として
のＩＩＩ−Ｖ族化合物半導体層を、ＡｌＡｓでなるもの
として形成し、バッファ層としてのＩＩＩ−Ｖ族化合物
半導体層を形成する工程において、そのバッファ層とし
てのＩＩＩ−Ｖ族化合物半導体層を、ＧａＡｓでなるも
のとして形成するのを可とする。

【００２５】

【作用・効果】本発明による量子細線構体は、図５に示
す従来の量子細線構体において、それには有しなかっ
た、第１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層
と分数超格子層５との間に介挿され且つ分子線エピタキ
シャル成長法によって形成された、第１の障壁層として
のＩＩＩ−Ｖ族化合物半導体層に比し狭い禁制帯幅を有
し且つＩＩＩ−Ｖ族化合物半導体基板のＩＩＩ−Ｖ族化
合物半導体基層のステップ面に対応しているステップ面
でなる表面を有するバッファ層としてのＩＩＩ−Ｖ族化
合物半導体層を有することを除いて、図５に示す従来の
量子細線構体の場合と同様の構成を有し、そして、バッ
ファ層としてのＩＩＩ−Ｖ族化合物半導体層を有すると
しても、その厚さが３原子層以下のように薄ければ、分
数超格子層の各ウエル層部としてのＩＩＩ−Ｖ族化合物
半導体層部が、第１の障壁層としてのＩＩＩ−Ｖ族化合
物半導体層、第２の障壁層としてのＩＩＩ−Ｖ族化合物
半導体層及び分数超格子層の障壁層部としてのＩＩＩ−
Ｖ族化合物半導体層部による障壁層によって実効的に取
り囲まれていることに変わりはなく、よって、図５に示
す従来の量子細線構体の場合と同様に、分数超格子層の
各ウエル層部としてのＩＩＩ−Ｖ族化合物半導体層部が
量子細線本体として機能する。

【００２６】また、図２〜図４に示す従来の量子細線構
体の製法によれば、図６及び図７に示す従来の量子細線
構体の製法の場合と同様に、分数超格子層の各ウエル層
部としてのＩＩＩ−Ｖ族化合物半導体層部が量子細線本
体として機能する本発明による量子細線構体を製造する
ことができる。

【００２７】しかしながら、本発明による量子細線構体
の製法の場合、第１の障壁層としてのＩＩＩ−Ｖ族化合
物半導体層を、そのステップ面がＩＩＩ−Ｖ族化合物半
導体基板のＩＩＩ−Ｖ族化合物半導体基板本体の面方位
の上述した低指数面からの傾斜角に応じた高精度のステ
ップ周期で明瞭にステップアップまたはステップダウン
しているものとして形成するのが、その第１の障壁層と
してのＩＩＩ−Ｖ族化合物半導体層の材質上きわめて困
難であるとしても、また、このため、第１の障壁層とし
てのＩＩＩ−Ｖ族化合物半導体層のステップ面がＩＩＩ
−Ｖ族化合物半導体基板のＩＩＩ−Ｖ族化合物半導体基
板本体の面方位の上述した低指数面からの傾斜角に応じ
た高精度のステップ周期で明瞭にステップアップまたは
ステップダウンしているものとして形成されていなくて
も、バッファ層としてのＩＩＩ−Ｖ族化合物半導体層
を、第１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層
のステップ面上に、ステップ面がＩＩＩ−Ｖ族化合物半
導体基板のＩＩＩ−Ｖ族化合物半導体基板本体の面方位
の上述した低指数面からの傾斜角に応じた高精度のステ
ップ周期で明瞭にステップアップまたはステップダウン
しているものとして形成されているものとして形成する
のが、そのバッファ層としてのＩＩＩ−Ｖ族化合物半導
体層の材質上、容易である。

【００２８】このため、本発明による量子細線構体の製
法の場合、分数超格子層を、バッファ層としてのＩＩＩ
−Ｖ族化合物半導体層上に、障壁層部としてのＩＩＩ−
Ｖ族化合物半導体層部とウエル層部としてのＩＩＩ−Ｖ
族化合物半導体層部との組が、ＩＩＩ−Ｖ族化合物半導
体基板のＩＩＩ−Ｖ族化合物半導体基板本体の面方位の
上述した低指数面からの傾斜角に応じた高精度のステッ
プ周期を有するものに容易に形成することができ、従っ
て、量子細線構体を、分数超格子層のウエル層部として
のＩＩＩ−Ｖ族化合物半導体層部が高精度を有する均一
な量子細線本体として機能するものとして、容易に製造
することができる。

【００２９】また、このため、本発明による量子細線構
体の場合、分数超格子層が、その障壁層部としてのＩＩ
Ｉ−Ｖ族化合物半導体層部とウエル層部としてのＩＩＩ
−Ｖ族化合物半導体層部との組をして、ＩＩＩ−Ｖ族化
合物半導体基板のＩＩＩ−Ｖ族化合物半導体基板本体の
面方位の上述した低指数面からの傾斜角に応じた高精度
のステップ周期を有し、従って、分数超格子層のウエル
層部としてのＩＩＩ−Ｖ族化合物半導体層部が高精度を
有する均一な量子細線本体として機能する。

【００３０】なお、本発明による量子細線構体におい
て、分数超格子層と第２の障壁層としてのＩＩＩ−Ｖ族
化合物半導体層との間に、第１の障壁層としてのＩＩＩ
−Ｖ族化合物半導体層と分数超格子層との間に介挿され
ているバッファ層としてのＩＩＩ−Ｖ族化合物半導体層
に対応している他のバッファ層としてのＩＩＩ−Ｖ族化
合物半導体層を有する場合、分数超格子層の各ウエル層
部としてのＩＩＩ−Ｖ族化合物半導体層が、それから第
１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層及び第
２の障壁層としてのＩＩＩ−Ｖ族化合物半導体層側をみ
て対象性を有するので、各ウエル層部としてのＩＩＩ−
Ｖ族化合物半導体層が、量子細線本体としてより良好に
機能する。

【００３１】

【実施例】次に、図１、及び図２〜図４を伴って本発明
による量子細線構体、及びその製法の実施例を述べよ
う。

【００３２】図１〜図４において、図５〜図７との対応
部分には同一符号を付して示す。

【００３３】まず、図１に示す本発明による量子細線構
体を述べるに、それは、次に述べる構成を有する。

【００３４】すなわち、図５に示す従来の量子細線構体
の場合と同様の、（００１）面でなる低指数面から＜１
１０＞軸方向にわずかな２度の角度だけ傾斜している面
方位を有する主面２ａを有する、ＧａＡｓでなるＩＩＩ
−Ｖ族化合物半導体基板本体２と、その主面２ａ上に分
子線エピタキシャル成長法によって３００ｎｍの厚さに
形成された、１分子層厚のステップ高さｈを有し且つＩ
ＩＩ−Ｖ族化合物半導体層基板本体２の主面２ａの面方
位の（００１）面でなる低指数面からの２度の傾斜の角
度に応じた（００１）面の平坦面でなるテラスの８ｎｍ
の長さＬを有するステップ面３ａでなる表面を有する、
ＧａＡｓでなるＩＩＩ−Ｖ族化合物半導体層３とを有す
るＩＩＩ−Ｖ族化合物半導体基板１を有する。

【００３５】また、ＩＩＩ−Ｖ族化合物半導体基板１の
主面１ａ上、従ってＩＩＩ−Ｖ族化合物半導体層３のス
テップ面３ａでなる表面上に分子線エピタキシャル成長
法によって１８分子層厚に形成された、図５に示す従来
の量子細線構体の場合と同様の、ＩＩＩ−Ｖ族化合物半
導体基板１のＩＩＩ−Ｖ族化合物半導体層３のステップ
面３ａに対応しているステップ面４ａでなる表面を有す
る第１の障壁層としてのＡｌＡｓでなるＩＩＩ−Ｖ族化
合物半導体層４を有する。

【００３６】さらに、図５に示す従来の量子細線構体の
場合には有しなかった、第１の障壁層としてのＩＩＩ−
Ｖ族化合物半導体層４のステップ面４ａでなる表面上に
分子線エピタキシャル成長法によって３分子層以下の厚
さに形成された、第１の障壁層としてのＩＩＩ−Ｖ族化
合物半導体層４に比し狭い禁制帯幅を有するＧａＡｓで
なり且つＩＩＩ−Ｖ族化合物半導体基板１のＩＩＩ−Ｖ
族化合物半導体基層３のステップ面３ａに対応している
ステップ面１０ａでなる表面を有するバッファ層として
のＩＩＩ−Ｖ族化合物半導体層１０を有する。

【００３７】また、バッファ層としてのＩＩＩ−Ｖ族化
合物半導体層１０のステップ面１０ａでなる表面上に分
子線エピタキシャル成長法によって形成された、図５に
示す従来の量子細線構体の場合と同様の、障壁層部とし
てのＡｌＡｓでなるＩＩＩ−Ｖ族化合物半導体層部５Ｂ
とウエル層部としてのＧａＡｓでなるＩＩＩ−Ｖ族化合
物半導体層部５Ｗとが第１の障壁層としてのＩＩＩ−Ｖ
族化合物半導体層３のステップ面３ａの各テラス上にそ
の長さ方向に配列されている構成を有する分数超格子層
５を有する。

【００３８】さらに、分数超格子層５の表面５ａ上に分
子線エピタキシャル成長法によって１８分子層厚に形成
された、バッファ層としてのＩＩＩ−Ｖ族化合物半導体
層１０に対応している他のバッファ層としてのＧａＡｓ
でなるＩＩＩ−Ｖ族化合物半導体層１１を有する。

【００３９】また、バッファ層としてのＩＩＩ−Ｖ族化
合物半導体層１１の表面１１ａ上に分子線エピタキシャ
ル成長法によって１８分子層厚に形成された、図５に示
す従来の量子細線構体の場合と同様の、第２の障壁層と
してのＡｌＡｓでなるＩＩＩ−Ｖ族化合物半導体層６を
有する。

【００４０】さらに、第２の障壁層としてのＩＩＩ−Ｖ
族化合物半導体層６の表面６ａ上に分子線エピタキシャ
ル成長法によって形成された、図５に示す従来の量子細
線構体の場合と同様のキャップ層としてのＧａＡｓでな
るＩＩＩ−Ｖ族化合物半導体層７を有する。

【００４１】以上が、本発明による量子細線構体の実施
例の構成である。

【００４２】次に、図２〜図４に示す本発明による量子
細線構体の製法を述べるに、それは、次に述べる順次の
工程をとって、図１に示す本発明による量子細線構体を
製造する。

【００４３】すなわち、図６及び図７に示す従来の量子
細線構体の製法の場合と同様に、同様の（１００）面で
なる低指数面から＜１１０＞軸方向にわずかな２度の角
度だけ傾斜している面方位を有する主面２ａを有するＧ
ａＡｓでなるＩＩＩ−Ｖ族化合物半導体基板本体２と、
そのＩＩＩ−Ｖ族化合物半導体基板本体２の主面２ａ上
に分子線エピタキシャル成長法によって３００ｎｍの厚
さに形成された、１分子層厚のステップ高さｈを有し且
つＩＩＩ−Ｖ族化合物半導体層基板本体２の主面２ａの
面方位の（１００）面でなる低指数面からの２度の傾斜
の角度に応じた（００１）面でなるテラスの８ｎｍの長
さＬを有するステップ面３ａでなる表面を有するＧａＡ
ｓでなるＩＩＩ−Ｖ族化合物半導体層３とを有するＩＩ
Ｉ−Ｖ族化合物半導体層基板１を用意する（図２Ａ）。

【００４４】そして、そのＩＩＩ−Ｖ族化合物半導体基
板１の主面１ａ上、従ってＩＩＩ−Ｖ族化合物半導体層
３のステップ面３ａでなる表面上に、図６及び図７に示
す従来の量子細線構体の製法の場合と同様の、ＩＩＩ−
Ｖ族化合物半導体層３のステップ面３ａに対応している
ステップ面４ａでなる表面を有する第１の障壁層として
のＡｌＡｓでなるＩＩＩ−Ｖ族化合物半導体層４を、図
６及び図７に示す従来の量子細線構体の製法の場合と同
様に、ＩＩＩ−Ｖ族化合物半導体基板１の温度を６００
℃とし、成長速度を０．０７μｍ／時間とする分子線エ
ピタキシャル成長法によって、１８分子層厚に形成する
（図２Ｂ）。

【００４５】次に、第１の障壁層としてのＩＩＩ−Ｖ族
化合物半導体層４のステップ面４ａでなる表面上に、第
１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層４に比
し狭い禁制帯幅を有するＧａＡｓでなり且つＩＩＩ−Ｖ
族化合物半導体基板１のＩＩＩ−Ｖ族化合物半導体層３
のステップ面３ａに対応しているステップ面１０ａでな
る表面を有するバッファ層としてのＩＩＩ−Ｖ族化合物
半導体層１０を、ＩＩＩ−Ｖ族化合物半導体基板１の温
度を６００℃とし、成長速度を０．３μｍ／時間とする
ステップフロー成長条件での分子線エピタキシャル成長
法によって３分子層以下の厚さに形成する（図３Ｃ）。

【００４６】次に、バッファ層としてのＩＩＩ−Ｖ族化
合物半導体層１０のステップ面１０ａでなる表面上に、
図６及び図７に示す従来の量子細線構体の製法の場合と
同様の、障壁層部としてのＡｌＡｓでなるＩＩＩ−Ｖ族
化合物半導体層部５Ｂとウエル層部としてのＧａＡｓで
なるＩＩＩ−Ｖ族化合物半導体層部５Ｗとが第１の障壁
層としてのＩＩＩ−Ｖ族化合物半導体層４のステップ面
４ａの各テラス上にその長さ方向に配列されている分数
超格子層５を、図６及び図７に示す従来の量子細線構体
の製法の場合と同様に、ＩＩＩ−Ｖ族化合物半導体基板
１の温度を６００℃とした状態で、まず、Ａｌの分子線
をＡｌ層が各テラスの全域に１／５分子線層厚に形成さ
れる量だけ０．０７μｍ／時間の速度で成長するように
照射し、次で、Ａｓの分子線を照射することによって、
ＡｌＡｓ層を、各テラスのステップ高ｈをとる面側の各
テラスの全域の１／５の面積を有する領域上に１分子層
厚だけ形成し、最後に、ＧａＡｓの分子線をＧａＡｓ層
が各テラスの全域に４／５分子層厚に形成される量だけ
０．３μｍ／時間の速度で成長するように照射すること
によって、ＧａＡｓ層を各テラスのＡｌＡｓ層を形成し
ていない各テラスの４／５の面積を有する領域上に１分
子層厚だけ形成させるということを、１５回繰り返し行
うという分子線エピタキシャル成長法によって、１５分
子層厚に形成する（図３Ｄ）。

【００４７】次に、分数超格子層５の表面５ａ上に、バ
ッファ層としてのＩＩＩ−Ｖ族化合物半導体層１０に対
応している他のバッファ層としてのＧａＡｓでなるＩＩ
Ｉ−Ｖ族化合物半導体層１１を、分子線エピタキシャル
成長法によって、１８分子層厚に形成する（図３Ｅ）。

【００４８】次に、バッファ層としてのＩＩＩ−Ｖ族化
合物半導体層１１の表面１１ａ上に、図６及び図７に示
す従来の量子細線構体の製法の場合と同様の、第２の障
壁層としてのＡｌＡｓでなるＩＩＩ−Ｖ族化合物半導体
層６を、図６及び図７に示す従来の量子細線構体の製法
の場合と同様に、分子線エピタキシャル成長法によっ
て、１８分子層厚に形成する（図４Ｆ）。

【００４９】次に、第２の障壁層としてのＩＩＩ−Ｖ族
化合物半導体層６の表面６ａ上に、図６及び図７に示す
従来の量子細線構体の製法の場合と同様の、キャップ層
としてのＧａＡｓでなるＩＩＩ−Ｖ族化合物半導体層７
を、図６及び図７に示す従来の量子細線構体の製法の場
合と同様に、分子線エピタキシャル成長法によって形成
する（図４Ｇ）。

【００５０】以上が、本発明による量子細線構体の製法
の実施例である。

【００５１】図１に示す本発明による量子細線構体は、
図５に示す従来の量子細線構体において、それには有し
なかった、第１の障壁層としてのＩＩＩ−Ｖ族化合物半
導体層４と分数超格子層５との間に介挿され且つ分子線
エピタキシャル成長法によって３分子層以下の厚さに形
成された、第１の障壁層としてのＩＩＩ−Ｖ族化合物半
導体層４に比し狭い禁制帯幅を有するＧａＡｓでなり且
つＩＩＩ−Ｖ族化合物半導体基板１のＩＩＩ−Ｖ族化合
物半導体基層３のステップ面３ａに対応しているステッ
プ面１０ａでなる表面を有するバッファ層としてのＩＩ
Ｉ−Ｖ族化合物半導体層１０を有するとともに、分数超
格子層５と第２の障壁層としてのＩＩＩ−Ｖ族化合物半
導体層６との間に介挿され且つ分子線エピタキシャル成
長法によって１８分子層厚に形成された、バッファ層と
してのＩＩＩ−Ｖ族化合物半導体層１０に対応している
他のバッファ層としてのＧａＡｓでなるＩＩＩ−Ｖ族化
合物半導体層１１を有することを除いて、図５に示す従
来の量子細線構体の場合と同様の構成を有し、そして、
バッファ層としてのＩＩＩ−Ｖ族化合物半導体層１０及
び１１を有するとしても、それらが３原子層以下の厚さ
しか有していないので、分数超格子層５の各ウエル層部
としてのＩＩＩ−Ｖ族化合物半導体層部５Ｗが、第１の
障壁層としてのＩＩＩ−Ｖ族化合物半導体層４、第２の
障壁層としてのＩＩＩ−Ｖ族化合物半導体層６及び分数
超格子層５の障壁層部としてのＩＩＩ−Ｖ族化合物半導
体層部５Ｂによる障壁層によって実効的に取り囲まれて
いることに変わりはなく、よって、図５に示す従来の量
子細線構体の場合と同様に、分数超格子層５の各ウエル
層部としてのＩＩＩ−Ｖ族化合物半導体層部５Ｗが量子
細線本体として機能する。

【００５２】また、図２〜図４に示す従来の量子細線構
体の製法によれば、図６及び図７に示す従来の量子細線
構体の製法の場合と同様に、分数超格子層５の各ウエル
層部としてのＩＩＩ−Ｖ族化合物半導体層部５Ｗが量子
細線本体として機能する図１に示す本発明による量子細
線構体を製造することができる。

【００５３】しかしながら、図２〜図４に示す本発明に
よる量子細線構体の製法の場合、第１の障壁層としての
ＩＩＩ−Ｖ族化合物半導体層４を、そのステップ面４ａ
がＩＩＩ−Ｖ族化合物半導体基板１のＩＩＩ−Ｖ族化合
物半導体基板本体２の面方位の（００１）面でなる低指
数面からの傾斜角に応じた高精度のステップ周期で明瞭
にステップアップまたはステップダウンしているものと
して形成するのが、その第１の障壁層としてのＩＩＩ−
Ｖ族化合物半導体層４の材質上きわめて困難であるとし
ても、また、このため、第１の障壁層としてのＩＩＩ−
Ｖ族化合物半導体層４のステップ面４ａがＩＩＩ−Ｖ族
化合物半導体基板１のＩＩＩ−Ｖ族化合物半導体基板本
体２の面方位の（００１）面でなる低指数面からの傾斜
角に応じた高精度のステップ周期で明瞭にステップアッ
プまたはステップダウンしているものとして形成されて
いなくても、バッファ層としてのＩＩＩ−Ｖ族化合物半
導体層１０を、第１の障壁層としてのＩＩＩ−Ｖ族化合
物半導体層４のステップ面４ａ上に、ステップ面１０ａ
がＩＩＩ−Ｖ族化合物半導体基板１のＩＩＩ−Ｖ族化合
物半導体基板本体２の面方位の（００１）面でなる低指
数面からの傾斜角に応じた高精度のステップ周期で明瞭
にステップアップまたはステップダウンしているものと
して形成されているものとして形成するのが、そのバッ
ファ層としてのＩＩＩ−Ｖ族化合物半導体層１０の材質
上、容易である。

【００５４】このため、図２〜図４に示す本発明による
量子細線構体の製法の場合、分数超格子層５を、バッフ
ァ層としてのＩＩＩ−Ｖ族化合物半導体層１０上に、障
壁層部としてのＩＩＩ−Ｖ族化合物半導体層部５Ｂとウ
エル層部としてのＩＩＩ−Ｖ族化合物半導体層部５Ｗと
の組が、ＩＩＩ−Ｖ族化合物半導体基板１のＩＩＩ−Ｖ
族化合物半導体基板本体２の面方位の（００１）面でな
る低指数面からの傾斜角に応じた高精度のステップ周期
を有するものに容易に形成することができ、従って、量
子細線構体を、分数超格子層５のウエル層部としてのＩ
ＩＩ−Ｖ族化合物半導体層部５Ｗが高精度を有する均一
な量子細線本体として機能するものとして、容易に製造
することができる。

【００５５】また、このため、図１に示す本発明による
量子細線構体の場合、分数超格子層５が、その障壁層部
としてのＩＩＩ−Ｖ族化合物半導体層部５Ｂとウエル層
部としてのＩＩＩ−Ｖ族化合物半導体層部５Ｗとの組を
して、ＩＩＩ−Ｖ族化合物半導体基板１のＩＩＩ−Ｖ族
化合物半導体基板本体２の面方位の（００１）面でなる
低指数面からの傾斜角に応じた高精度のステップ周期を
有し、従って、分数超格子層５のウエル層部としてのＩ
ＩＩ−Ｖ族化合物半導体層部５Ｗが高精度を有する均一
な量子細線本体として機能する。

【００５６】また、図１に示す本発明による量子細線構
体の場合、分数超格子層５と第２の障壁層としてのＩＩ
Ｉ−Ｖ族化合物半導体層６との間に、第１の障壁層とし
てのＩＩＩ−Ｖ族化合物半導体層４と分数超格子層５と
の間に介挿されているバッファ層としてのＩＩＩ−Ｖ族
化合物半導体層１０に対応している他のバッファ層とし
てのＩＩＩ−Ｖ族化合物半導体層１１を有するので、分
数超格子層５の各ウエル層部としてのＩＩＩ−Ｖ族化合
物半導体層５Ｗが、それから第１の障壁層としてのＩＩ
Ｉ−Ｖ族化合物半導体層４及び第２の障壁層としてのＩ
ＩＩ−Ｖ族化合物半導体層６側をみて対象性を有するの
で、各ウエル層部としてのＩＩＩ−Ｖ族化合物半導体層
５Ｗが、量子細線本体としてより良好に機能する。

【００５７】なお、上述においては、本発明による量子
細線構体及びその製法のそれぞれについて、１つの実施
例を示したに留まり、分数超格子層５と第２の障壁層と
してのＩＩＩ−Ｖ族化合物半導体層６との間に介挿され
ているバッファ層としてのＩＩＩ−Ｖ族化合物半導体層
１１を省略することもでき、また、各層を上述した具体
例とは異なる種類のＩＩＩ−Ｖ族化合物半導体でなるも
のとすることもでき、その他、本発明の精神を脱するこ
となしに種々の変型、変更をなし得るであろう。

【図面の簡単な説明】

【図１】本発明による量子細線構体の実施例を示す略線
的断面図である。

【図２】本発明による量子細線構体の製法の実施例を示
す、順次の工程における略線的断面図である。

【図３】本発明による量子細線構体の製法の実施例を示
す、図２の順次の工程に続く、順次の工程における略線
的断面図である。

【図４】本発明による量子細線構体の製法の実施例を示
す、図３の順次の工程に続く、順次の工程における略線
的断面図である。

【図５】従来の量子細線構体を示す略線的断面図であ
る。

【図６】従来の量子細線構体の製法を示す、順次の工程
における略線的断面図である。

【図７】従来の量子細線構体の製法を示す、図６の順次
の工程に続く、順次の工程における略線的断面図であ
る。

【符号の説明】

１ ＩＩＩ−Ｖ族化合物半導体基板 １ａ ＩＩＩ−Ｖ族化合物半導体基板１の主面 ２ ＩＩＩ−Ｖ族化合物半導体基板本体 ２ａ ＩＩＩ−Ｖ族化合物半導体基板本体２の
主面 ３ ＩＩＩ−Ｖ族化合物半導体層 ３ａ ＩＩＩ−Ｖ族化合物半導体層３のステッ
プ面 ４ 障壁層としてのＩＩＩ−Ｖ族化合物半導
体層 ４ａ 障壁層としてのＩＩＩ−Ｖ族化合物半導
体層４のステップ面 ５ 分数超格子層 ５ａ 分数超格子層５の表面 ６ 障壁層としてのＩＩＩ−Ｖ族化合物半導
体層 ６ａ 障壁層としてのＩＩＩ−Ｖ族化合物半導
体層６の表面 ７ キャップ層としてのＩＩＩ−Ｖ族化合物
半導体層 ５Ｂ 障壁層部としてのＩＩＩ−Ｖ族化合物半
導体層部 ５Ｗ ウエル層部としてのＩＩＩ−Ｖ族化合物
半導体層部 ７ キャップ層としてのＩＩＩ−Ｖ族化合物
半導体層 １０ バッファ層としてのＩＩＩ−Ｖ族化合
物半導体層 １０ａ バッファ層としてのＩＩＩ−Ｖ族化合
物半導体層１０のステップ面 １１ バッファ層としてのＩＩＩ−Ｖ族化合
物半導体層 １１ａ バッファ層としてのＩＩＩ−Ｖ族化合
物半導体層１１の表面

Claims (8)

【特許請求の範囲】
1. 【請求項１】 低指数面からわずかな角度だけ傾斜して
   いる面方位を有する主面を有するＩＩＩ−Ｖ族化合物半
   導体基板本体と、その主面上に分子線エピタキシャル成
   長法によって形成された、１分子層厚のステップ高さを
   有し且つ上記ＩＩＩ−Ｖ族化合物半導体層基板本体の主
   面の上記面方位の上記低指数面からの傾斜の角度に応じ
   たテラス長を有するステップ面でなる表面を有するＩＩ
   Ｉ−Ｖ族化合物半導体層とを有するＩＩＩ−Ｖ族化合物
   半導体基板と、 上記ＩＩＩ−Ｖ族化合物半導体基板のＩＩＩ−Ｖ族化合
   物半導体層のステップ面でなる表面上に分子線エピタキ
   シャル成長法によって形成された、上記ＩＩＩ−Ｖ族化
   合物半導体基板のＩＩＩ−Ｖ族化合物半導体層のステッ
   プ面に対応しているステップ面でなる表面を有する第１
   の障壁層としてのＩＩＩ−Ｖ族化合物半導体層と、 上記第１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層
   のステップ面でなる表面上に分子線エピタキシャル成長
   法によって形成された、障壁層部としてのＩＩＩ−Ｖ族
   化合物半導体層部とウエル層部としてのＩＩＩ−Ｖ族化
   合物半導体層部とが上記第１の障壁層としてのＩＩＩ−
   Ｖ族化合物半導体層のステップ面の各テラス上にその長
   さ方向に配列されている構成を有する分数超格子層と、 上記分数超格子層上に分子線エピタキシャル成長法によ
   って形成された、第２の障壁層としてのＩＩＩ−Ｖ族化
   合物半導体層とを有する量子細線構体において、 上記第１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層
   と上記分数超格子層との間に介挿され且つ分子線エピタ
   キシャル成長法によって形成された、上記第１の障壁層
   としてのＩＩＩ−Ｖ族化合物半導体層に比し狭い禁制帯
   幅を有し且つ上記ＩＩＩ−Ｖ族化合物半導体基板のＩＩ
   Ｉ−Ｖ族化合物半導体基層のステップ面に対応している
   ステップ面でなる上記分数超格子層側の表面を有するバ
   ッファ層としてのＩＩＩ−Ｖ族化合物半導体層を有する
   ことを特徴とする量子細線構体。
2. 【請求項２】 請求項１記載の量子細線構体において、 上記分数超格子層と上記第２の障壁層としてのＩＩＩ−
   Ｖ族化合物半導体層との間に介挿され且つ分子線エピタ
   キシャル成長法によって形成された、上記バッファ層と
   してのＩＩＩ−Ｖ族化合物半導体層に対応している他の
   バッファ層としてのＩＩＩ−Ｖ族化合物半導体層を有す
   ることを特徴とする量子細線構体。
3. 【請求項３】 請求項１または請求項２記載の量子細線
   構体において、 上記バッファ層としてのＩＩＩ−Ｖ族化合物半導体層
   が、３分子層以下の厚さを有することを特徴とする量子
   細線構体。
4. 【請求項４】 請求項１または請求項２記載の量子細線
   構体において、 上記ＩＩＩ−Ｖ族化合物半導体基板のＩＩＩ−Ｖ族化合
   物半導体層基板本体及びＩＩＩ−Ｖ族化合物半導体層
   が、ＧａＡｓでなり、 上記第１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層
   が、ＡｌＡｓでなり、 上記分数超格子層の障壁層部及びウエル層部が、それぞ
   れＧａＡｓ及びＡｌＡｓでなり、 上記第２の障壁層としてのＩＩＩ−Ｖ族化合物半導体層
   が、ＡｌＡｓでなり、 上記バッファ層としてのＩＩＩ−Ｖ族化合物半導体層
   が、ＧａＡｓでなることを特徴とする量子細線構体。
5. 【請求項５】 低指数面からわずかな角度だけ傾斜して
   いる面方位を有する主面を有するＩＩＩ−Ｖ族化合物半
   導体基板本体と、その主面上に形成された、１分子層厚
   のステップ高さを有し且つ上記ＩＩＩ−Ｖ族化合物半導
   体層基板本体の主面の上記面方位の上記低指数面からの
   傾斜の角度に応じたテラス長を有するステップ面でなる
   表面を有するＩＩＩ−Ｖ族化合物半導体層とを有するＩ
   ＩＩ−Ｖ族化合物半導体層基板を用意する工程と、 上記ＩＩＩ−Ｖ族化合物半導体基板のＩＩＩ−Ｖ族化合
   物半導体層のステップ面でなる表面上に、そのステップ
   面に対応しているステップ面でなる表面を有する第１の
   障壁層としてのＩＩＩ−Ｖ族化合物半導体層を、分子線
   エピタキシャル成長法によって形成する工程と、 上記第１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層
   のステップ面でなる表面上に、障壁層部としてのＩＩＩ
   −Ｖ族化合物半導体層部とウエル層部としてのＩＩＩ−
   Ｖ族化合物半導体層部とが上記第１の障壁層としてのＩ
   ＩＩ−Ｖ族化合物半導体層のステップ面の各テラス上に
   その長さ方向に配列されている構成を有する分数超格子
   層を、分子線エピタキシャル成長法によって形成する工
   程と、 上記分数超格子層上に、第２の障壁層としてのＩＩＩ−
   Ｖ族化合物半導体層を、分子線エピタキシャル成長法に
   よって形成する工程とを有する量子細線構体の製法にお
   いて、 上記第１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層
   を形成する工程後、上記分数超格子層を形成する工程前
   において、上記第１の障壁層としてのＩＩＩ−Ｖ族化合
   物半導体層のステップ面でなる表面上に、上記第１の障
   壁層としてのＩＩＩ−Ｖ族化合物半導体層に比し狭い禁
   制帯幅を有し且つ上記ＩＩＩ−Ｖ族化合物半導体基板の
   ＩＩＩ−Ｖ族化合物半導体層のステップ面に対応してい
   るステップ面でなる表面を有するバッファ層としてのＩ
   ＩＩ−Ｖ族化合物半導体層を、分子線エピタキシャル成
   長法によって形成する工程とを有することを特徴とする
   量子細線構体の製法。
6. 【請求項６】 請求項５記載の量子細線構体の製法にお
   いて、 上記分数超格子層を形成する工程後、上記第１の障壁層
   としてのＩＩＩ−Ｖ族化合物半導体層を形成する工程前
   において、上記分数超格子層上に、上記バッファ層とし
   てのＩＩＩ−Ｖ族化合物半導体層に対応している他のバ
   ッファ層としてのＩＩＩ−Ｖ族化合物半導体層を、分子
   線エピタキシャル成長法によって形成する工程を有する
   ことを特徴とする量子細線構体の製法。
7. 【請求項７】 請求項５または請求項６記載の量子細線
   構体の製法において、上記バッファ層としてのＩＩＩ−
   Ｖ族化合物半導体層を形成する工程において、そのバッ
   ファ層としてのＩＩＩ−Ｖ族化合物半導体層を、３分子
   層以下の厚さに形成することを特徴とする量子細線構体
   の製法。
8. 【請求項８】 請求項５または請求項６記載の量子細線
   構体の製法において、 上記ＩＩＩ−Ｖ族化合物半導体層基板を用意する工程に
   おいて、そのＩＩＩ−Ｖ族化合物半導体基板を、そのＩ
   ＩＩ−Ｖ族化合物半導体基板本体及びＩＩＩ−Ｖ族化合
   物半導体層がＧａＡｓでなるものとして用意し、 上記第１の障壁層としてのＩＩＩ−Ｖ族化合物半導体層
   を形成する工程において、その第１の障壁層としてのＩ
   ＩＩ−Ｖ族化合物半導体層を、ＡｌＡｓでなるものとし
   て形成し、 上記分数超格子層を形成する工程において、その分数超
   格子層のウエル層部及び障壁層部を、それぞれＧａＡｓ
   及びＡｌＡｓでなるものとして形成し、 上記第２の障壁層としてのＩＩＩ−Ｖ族化合物半導体層
   を形成する工程において、その第２の障壁層としてのＩ
   ＩＩ−Ｖ族化合物半導体層を、ＡｌＡｓでなるものとし
   て形成し、 上記バッファ層としてのＩＩＩ−Ｖ族化合物半導体層を
   形成する工程において、そのバッファ層としてのＩＩＩ
   −Ｖ族化合物半導体層を、ＧａＡｓでなるものとして形
   成することを特徴とする量子細線構体の製法。