JPH0730533A - 同期検出回路 - Google Patents
同期検出回路Info
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- JPH0730533A JPH0730533A JP5171731A JP17173193A JPH0730533A JP H0730533 A JPH0730533 A JP H0730533A JP 5171731 A JP5171731 A JP 5171731A JP 17173193 A JP17173193 A JP 17173193A JP H0730533 A JPH0730533 A JP H0730533A
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Abstract
(57)【要約】
【目的】 デューティが５０％でない信号の同期検出が
高速にできる同期検出回路を提供する。 【構成】 入力信号の立ち上がりにロックする第１のＰ
ＬＬ回路１３と、入力信号の立ち下がりにロックする第
２のＰＬＬ回路１４と、両ＰＬＬ回路１３，１４の位相
差を検出する位相差検出手段１７と、この位相差検出手
段１７により位相が早いと判断された方のＰＬＬ回路１
３又は１４の出力を選択する選択手段２３と、位相差検
出手段１７の検出位相差データを１／２にする演算手段
２６と、選択手段２３の出力を、演算手段２６が出力す
る１／２の位相差データの分だけ遅延させる遅延手段２
７と、この遅延手段２７の出力にロックする第３のＰＬ
Ｌ回路２９とを設けた。
高速にできる同期検出回路を提供する。 【構成】 入力信号の立ち上がりにロックする第１のＰ
ＬＬ回路１３と、入力信号の立ち下がりにロックする第
２のＰＬＬ回路１４と、両ＰＬＬ回路１３，１４の位相
差を検出する位相差検出手段１７と、この位相差検出手
段１７により位相が早いと判断された方のＰＬＬ回路１
３又は１４の出力を選択する選択手段２３と、位相差検
出手段１７の検出位相差データを１／２にする演算手段
２６と、選択手段２３の出力を、演算手段２６が出力す
る１／２の位相差データの分だけ遅延させる遅延手段２
７と、この遅延手段２７の出力にロックする第３のＰＬ
Ｌ回路２９とを設けた。
Description
【０００１】
【産業上の利用分野】本発明は、π／４シフトＱＰＳＫ
変調波のような位相変調波の検波信号に同期したシンボ
ルを検出する回路に適用して好適な同期検出回路に関す
る。
変調波のような位相変調波の検波信号に同期したシンボ
ルを検出する回路に適用して好適な同期検出回路に関す
る。
【０００２】
【従来の技術】デジタルコードレス電話などの通信シス
テムにおいて、π／４シフトＤＱＰＳＫ変調（π／４シ
フト・Ｄｉｆｆｅｒｅｎｃｉａｌ・ＱＰＳＫ変調）など
の位相変調されたデジタルデータの伝送により通信を行
うものが提案されている。
テムにおいて、π／４シフトＤＱＰＳＫ変調（π／４シ
フト・Ｄｉｆｆｅｒｅｎｃｉａｌ・ＱＰＳＫ変調）など
の位相変調されたデジタルデータの伝送により通信を行
うものが提案されている。
【０００３】このπ／４シフトＤＱＰＳＫ変調は、微分
された２系列のデータを、複素演算により位相情報と
し、この位相情報を合成して変調信号とするものであ
る。即ち、例えば図３に示すように、２系列のデータ
（Ｉ，Ｑ）を４値位相変換器で位相データθk に変換し
て伝送するものである。このようなπ／４シフトＤＱＰ
ＳＫ変調を行うことで、効率の良いデジタルデータの伝
送ができる。
された２系列のデータを、複素演算により位相情報と
し、この位相情報を合成して変調信号とするものであ
る。即ち、例えば図３に示すように、２系列のデータ
（Ｉ，Ｑ）を４値位相変換器で位相データθk に変換し
て伝送するものである。このようなπ／４シフトＤＱＰ
ＳＫ変調を行うことで、効率の良いデジタルデータの伝
送ができる。
【０００４】
【発明が解決しようとする課題】ところで、このような
π／４シフトＤＱＰＳＫ変調波により通信が行われるデ
ジタルコードレス電話機においては、π／４シフトＤＱ
ＰＳＫ変調波を遅延検波した信号よりクロックを再生さ
せる必要がある。この場合、このデジタルコードレス電
話で規定される伝送信号を遅延検波した信号は、デュー
ティが５０％でなく、検波信号の立ち上がり点と立ち下
がり点とが均等な周期で発生せず、揺らいだ信号になっ
てしまう。
π／４シフトＤＱＰＳＫ変調波により通信が行われるデ
ジタルコードレス電話機においては、π／４シフトＤＱ
ＰＳＫ変調波を遅延検波した信号よりクロックを再生さ
せる必要がある。この場合、このデジタルコードレス電
話で規定される伝送信号を遅延検波した信号は、デュー
ティが５０％でなく、検波信号の立ち上がり点と立ち下
がり点とが均等な周期で発生せず、揺らいだ信号になっ
てしまう。
【０００５】従って、クロック再生を行うＰＬＬ回路
（フェーズ・ロックド・ループ回路）を同期させるまで
に時間がかかり、高速でロックさせるのが困難で、ＰＬ
Ｌ回路がロックするまでの間に受信したデータの誤り率
が高くなる不都合があった。特に、上述したデジタルコ
ードレス電話機においては、データの伝送を時分割で行
うため、受信側で再生信号より連続的にクロックを再生
することはできず、１スロットのデータを受信する毎
に、受信側のクロック再生回路を立ち上げさせる必要が
あり、各スロットのデータを受信する毎に安定したクロ
ックが再生されるまで時間を要していたのでは、良好な
受信処理が困難になってしまう。
（フェーズ・ロックド・ループ回路）を同期させるまで
に時間がかかり、高速でロックさせるのが困難で、ＰＬ
Ｌ回路がロックするまでの間に受信したデータの誤り率
が高くなる不都合があった。特に、上述したデジタルコ
ードレス電話機においては、データの伝送を時分割で行
うため、受信側で再生信号より連続的にクロックを再生
することはできず、１スロットのデータを受信する毎
に、受信側のクロック再生回路を立ち上げさせる必要が
あり、各スロットのデータを受信する毎に安定したクロ
ックが再生されるまで時間を要していたのでは、良好な
受信処理が困難になってしまう。
【０００６】本発明はかかる点に鑑み、デューティが５
０％でない信号の同期検出が高速にできる同期検出回路
を提供することを目的とする。
０％でない信号の同期検出が高速にできる同期検出回路
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、例えば図１に
示すように、入力信号の立ち上がりにロックする第１の
ＰＬＬ回路１３と、入力信号の立ち下がりにロックする
第２のＰＬＬ回路１４と、両ＰＬＬ回路１３，１４の位
相差を検出する位相差検出手段１７と、この位相差検出
手段１７により位相が早いと判断された方のＰＬＬ回路
１３又は１４の出力を選択する選択手段２３と、位相差
検出手段１７の検出位相差データを１／２にする演算手
段２６と、選択手段２３の出力を、演算手段２６が出力
する１／２の位相差データの分だけ遅延させる遅延手段
２７と、この遅延手段２７の出力にロックする第３のＰ
ＬＬ回路２９とを設けたものである。
示すように、入力信号の立ち上がりにロックする第１の
ＰＬＬ回路１３と、入力信号の立ち下がりにロックする
第２のＰＬＬ回路１４と、両ＰＬＬ回路１３，１４の位
相差を検出する位相差検出手段１７と、この位相差検出
手段１７により位相が早いと判断された方のＰＬＬ回路
１３又は１４の出力を選択する選択手段２３と、位相差
検出手段１７の検出位相差データを１／２にする演算手
段２６と、選択手段２３の出力を、演算手段２６が出力
する１／２の位相差データの分だけ遅延させる遅延手段
２７と、この遅延手段２７の出力にロックする第３のＰ
ＬＬ回路２９とを設けたものである。
【０００８】また、この場合にπ／４シフトＱＰＳＫ変
調された信号より検波したＩチャンネル及びＱチャンネ
ルの信号を入力信号とするようにしたものである。
調された信号より検波したＩチャンネル及びＱチャンネ
ルの信号を入力信号とするようにしたものである。
【０００９】
【作用】本発明によると、入力信号の立ち上がりにロッ
クした信号と、立ち下がりにロックした信号との差分を
検出して、この差分だけ補正した信号を作成するように
したことで、立ち上がり点と立ち下がり点とが均等な周
期で発生しない揺らいだ信号が入力した場合でも、各Ｐ
ＬＬ回路に供給される信号には揺らぎがなく、各ＰＬＬ
回路での入力信号に対するロックが迅速に行われ、同期
検出が高速で出来るようになる。
クした信号と、立ち下がりにロックした信号との差分を
検出して、この差分だけ補正した信号を作成するように
したことで、立ち上がり点と立ち下がり点とが均等な周
期で発生しない揺らいだ信号が入力した場合でも、各Ｐ
ＬＬ回路に供給される信号には揺らぎがなく、各ＰＬＬ
回路での入力信号に対するロックが迅速に行われ、同期
検出が高速で出来るようになる。
【００１０】また、この場合にπ／４シフトＱＰＳＫ変
調された信号より検波したＩチャンネル及びＱチャンネ
ルの信号を入力信号とするようにしたことで、デジタル
コードレス電話などのπ／４シフトＱＰＳＫ変調波を使
用する通信機に於ける同期検出が迅速にできるようにな
る。
調された信号より検波したＩチャンネル及びＱチャンネ
ルの信号を入力信号とするようにしたことで、デジタル
コードレス電話などのπ／４シフトＱＰＳＫ変調波を使
用する通信機に於ける同期検出が迅速にできるようにな
る。
【００１１】
【実施例】以下、本発明の一実施例を、図１〜図３を参
照して説明する。
照して説明する。
【００１２】本例においては、デジタルコードレス電話
機の受信回路に適用したもので、π／４シフトＤＱＰＳ
Ｋ変調されたデジタルデータを受信して遅延検波したＩ
チャンネル及びＱチャンネルの信号から同期検出を行う
回路としたもので、図１に示すように構成する。図１に
おいて、１はＩチャンネルの信号の入力端子を示し、２
はＱチャンネルの信号の入力端子を示す。そして、入力
端子１に得られるＩチャンネルの信号を、Ｄフリップフ
ロップ３に供給する。また、入力端子２に得られるＱチ
ャンネルの信号を、Ｄフリップフロップ４に供給する。
機の受信回路に適用したもので、π／４シフトＤＱＰＳ
Ｋ変調されたデジタルデータを受信して遅延検波したＩ
チャンネル及びＱチャンネルの信号から同期検出を行う
回路としたもので、図１に示すように構成する。図１に
おいて、１はＩチャンネルの信号の入力端子を示し、２
はＱチャンネルの信号の入力端子を示す。そして、入力
端子１に得られるＩチャンネルの信号を、Ｄフリップフ
ロップ３に供給する。また、入力端子２に得られるＱチ
ャンネルの信号を、Ｄフリップフロップ４に供給する。
【００１３】そして、Ｄフリップフロップ３のＱ反転出
力と、入力端子１に得られるＩチャンネルの信号とを、
ＡＮＤゲート５に供給する。また、そして、Ｄフリップ
フロップ４のＱ反転出力と、入力端子２に得られるＱチ
ャンネルの信号とを、ＡＮＤゲート６に供給する。そし
て、ＡＮＤゲート５の論理積出力と、ＡＮＤゲート６の
論理積出力とを、ＯＲゲート７に供給し、このＯＲゲー
ト７の論理和出力を第１のＰＬＬ回路１３に供給する。
力と、入力端子１に得られるＩチャンネルの信号とを、
ＡＮＤゲート５に供給する。また、そして、Ｄフリップ
フロップ４のＱ反転出力と、入力端子２に得られるＱチ
ャンネルの信号とを、ＡＮＤゲート６に供給する。そし
て、ＡＮＤゲート５の論理積出力と、ＡＮＤゲート６の
論理積出力とを、ＯＲゲート７に供給し、このＯＲゲー
ト７の論理和出力を第１のＰＬＬ回路１３に供給する。
【００１４】また、入力端子１に得られるＩチャンネル
の信号を、インバータゲート８で反転させ、この反転出
力とＤフリップフロップ３のＱ出力とを、ＡＮＤゲート
１０に供給する。そして、入力端子１に得られるＱチャ
ンネルの信号を、インバータゲート９で反転させ、この
反転出力とＤフリップフロップ４のＱ出力とを、ＡＮＤ
ゲート１１に供給する。そして、ＡＮＤゲート１０の論
理和出力と、ＡＮＤゲート１１の論理和出力とを、ＯＲ
ゲート１２に供給し、このＯＲゲート１２の論理和出力
を第２のＰＬＬ回路１４に供給する。
の信号を、インバータゲート８で反転させ、この反転出
力とＤフリップフロップ３のＱ出力とを、ＡＮＤゲート
１０に供給する。そして、入力端子１に得られるＱチャ
ンネルの信号を、インバータゲート９で反転させ、この
反転出力とＤフリップフロップ４のＱ出力とを、ＡＮＤ
ゲート１１に供給する。そして、ＡＮＤゲート１０の論
理和出力と、ＡＮＤゲート１１の論理和出力とを、ＯＲ
ゲート１２に供給し、このＯＲゲート１２の論理和出力
を第２のＰＬＬ回路１４に供給する。
【００１５】このようにして入力信号を第１のＰＬＬ回
路１３及び第２のＰＬＬ回路１４に供給することで、Ｄ
フリップフロップ３とＡＮＤゲート５とでＩチャンネル
の信号の立ち上がり検出が行われ、Ｄフリップフロップ
４とＡＮＤゲート６とでＱチャンネルの信号の立ち上が
り検出が行われ、ＯＲゲート７を介して両立ち上がり検
出信号が第１のＰＬＬ回路１３に供給される。従って、
第１のＰＬＬ回路１３は、Ｉ，Ｑ両チャンネルの信号の
立ち上がりにロックするようになる。
路１３及び第２のＰＬＬ回路１４に供給することで、Ｄ
フリップフロップ３とＡＮＤゲート５とでＩチャンネル
の信号の立ち上がり検出が行われ、Ｄフリップフロップ
４とＡＮＤゲート６とでＱチャンネルの信号の立ち上が
り検出が行われ、ＯＲゲート７を介して両立ち上がり検
出信号が第１のＰＬＬ回路１３に供給される。従って、
第１のＰＬＬ回路１３は、Ｉ，Ｑ両チャンネルの信号の
立ち上がりにロックするようになる。
【００１６】また、Ｄフリップフロップ３とインバータ
ゲート８とＡＮＤゲート１０とでＩチャンネルの信号の
立ち下がり検出が行われ、Ｄフリップフロップ４とイン
バータゲート９とＡＮＤゲート１１とでＱチャンネルの
信号の立ち下がり検出が行われ、ＯＲゲート１２を介し
て両立ち下がり検出信号が第２のＰＬＬ回路１４に供給
される。従って、第２のＰＬＬ回路１４は、Ｉ，Ｑ両チ
ャンネルの信号の立ち下がりにロックするようになる。
ゲート８とＡＮＤゲート１０とでＩチャンネルの信号の
立ち下がり検出が行われ、Ｄフリップフロップ４とイン
バータゲート９とＡＮＤゲート１１とでＱチャンネルの
信号の立ち下がり検出が行われ、ＯＲゲート１２を介し
て両立ち下がり検出信号が第２のＰＬＬ回路１４に供給
される。従って、第２のＰＬＬ回路１４は、Ｉ，Ｑ両チ
ャンネルの信号の立ち下がりにロックするようになる。
【００１７】ここで、両ＰＬＬ回路１３及び１４の出力
を、ラッチ回路１５及び１６に供給し、この両ラッチ回
路１５及び１６のラッチ信号を減算器１７に供給する。
そして、この減算器１７で、両ＰＬＬ回路１３及び１４
の出力の位相差を検出する。なお、この減算器１７は、
補数加算器で構成される。
を、ラッチ回路１５及び１６に供給し、この両ラッチ回
路１５及び１６のラッチ信号を減算器１７に供給する。
そして、この減算器１７で、両ＰＬＬ回路１３及び１４
の出力の位相差を検出する。なお、この減算器１７は、
補数加算器で構成される。
【００１８】この場合、ラッチ回路１５及び１６のラッ
チタイミングを制御するために、第１及び第２のＰＬＬ
回路１３及び１４の出力を、Ｄフリップフロップ１８及
び２０に供給する。そして、このＤフリップフロップ１
８及び２０のＱ出力と、各ＰＬＬ回路１３及び１４の出
力とを、Ｅx-ＯＲゲート１９及び２１に供給し、この両
Ｅx-ＯＲゲート１９及び２１での排他的論理和出力を、
ＯＲゲート２２に供給する。そして、このＯＲゲート２
２の論理和出力を、両ラッチ回路１５及び１６に供給
し、この信号によりラッチタイミングを制御させる。
チタイミングを制御するために、第１及び第２のＰＬＬ
回路１３及び１４の出力を、Ｄフリップフロップ１８及
び２０に供給する。そして、このＤフリップフロップ１
８及び２０のＱ出力と、各ＰＬＬ回路１３及び１４の出
力とを、Ｅx-ＯＲゲート１９及び２１に供給し、この両
Ｅx-ＯＲゲート１９及び２１での排他的論理和出力を、
ＯＲゲート２２に供給する。そして、このＯＲゲート２
２の論理和出力を、両ラッチ回路１５及び１６に供給
し、この信号によりラッチタイミングを制御させる。
【００１９】そして、両ＰＬＬ回路１３及び１４の出力
を、データセレクタ２３に供給し、このデータセレクタ
２３で何れかのＰＬＬ回路の出力を選択させる。この選
択の制御は、正負判定回路２４の出力に基づいて行われ
る。この正負判定回路２４は、減算器１７の出力の正負
を判定する回路で、供給される位相差信号が正方向に差
のある信号である場合、第１のＰＬＬ回路１３の出力を
データセレクタ２３で選択させる。また、供給される位
相差信号が負方向に差のある信号である場合、第２のＰ
ＬＬ回路１４の出力をデータセレクタ２３で選択させ
る。
を、データセレクタ２３に供給し、このデータセレクタ
２３で何れかのＰＬＬ回路の出力を選択させる。この選
択の制御は、正負判定回路２４の出力に基づいて行われ
る。この正負判定回路２４は、減算器１７の出力の正負
を判定する回路で、供給される位相差信号が正方向に差
のある信号である場合、第１のＰＬＬ回路１３の出力を
データセレクタ２３で選択させる。また、供給される位
相差信号が負方向に差のある信号である場合、第２のＰ
ＬＬ回路１４の出力をデータセレクタ２３で選択させ
る。
【００２０】そして、データセレクタ２３の出力を、遅
延回路２７に供給する。この遅延回路２７は、例えばＤ
フリップフロップを複数段直列に接続させて構成され、
この接続段数の制御により遅延時間を可変できる遅延回
路とされる。そして、この遅延時間の制御を行うため
に、減算器１７の出力と、正負判定回路２４の判定結果
とを、絶対値検出回路２５に供給する。そして、この絶
対値検出回路２５で、減算器１７が出力する位相差信号
の絶対値を検出し、この検出した位相差の絶対値を演算
回路２６に供給し、１／２の値に除算する。そして、こ
の位相差の絶対値の１／２の除算値を、遅延回路２７に
供給し、この除算値に基づいて遅延量を制御させる。
延回路２７に供給する。この遅延回路２７は、例えばＤ
フリップフロップを複数段直列に接続させて構成され、
この接続段数の制御により遅延時間を可変できる遅延回
路とされる。そして、この遅延時間の制御を行うため
に、減算器１７の出力と、正負判定回路２４の判定結果
とを、絶対値検出回路２５に供給する。そして、この絶
対値検出回路２５で、減算器１７が出力する位相差信号
の絶対値を検出し、この検出した位相差の絶対値を演算
回路２６に供給し、１／２の値に除算する。そして、こ
の位相差の絶対値の１／２の除算値を、遅延回路２７に
供給し、この除算値に基づいて遅延量を制御させる。
【００２１】そして、遅延回路２７で遅延された第１又
は第２のＰＬＬ回路１３又は１４の出力を、立ち上がり
・立ち下がり検出回路２８に供給する。この立ち上がり
・立ち下がり検出回路２８は、ゲート回路の組合せ等よ
り構成され、遅延回路２７の出力波形の立ち上がり及び
立ち下がりを検出する回路で、この立ち上がり・立ち下
がり検出回路２８で検出された立ち上がり及び立ち下が
りのタイミングデータを、第３のＰＬＬ回路２９に供給
する。そして、この第３のＰＬＬ回路２９で、検出回路
２８から供給されるタイミングデータにロックさせ、こ
の第３のＰＬＬ回路２９の出力を出力端子３０に供給
し、この出力端子３０に得られる信号を検波信号に同期
したクロックとする。そして、この出力端子３０に得ら
れるクロックを、受信信号処理回路（図示せず）に供給
し、クロックに同期させて受信信号より伝送データなど
を検出させる。
は第２のＰＬＬ回路１３又は１４の出力を、立ち上がり
・立ち下がり検出回路２８に供給する。この立ち上がり
・立ち下がり検出回路２８は、ゲート回路の組合せ等よ
り構成され、遅延回路２７の出力波形の立ち上がり及び
立ち下がりを検出する回路で、この立ち上がり・立ち下
がり検出回路２８で検出された立ち上がり及び立ち下が
りのタイミングデータを、第３のＰＬＬ回路２９に供給
する。そして、この第３のＰＬＬ回路２９で、検出回路
２８から供給されるタイミングデータにロックさせ、こ
の第３のＰＬＬ回路２９の出力を出力端子３０に供給
し、この出力端子３０に得られる信号を検波信号に同期
したクロックとする。そして、この出力端子３０に得ら
れるクロックを、受信信号処理回路（図示せず）に供給
し、クロックに同期させて受信信号より伝送データなど
を検出させる。
【００２２】次に、このように構成される回路の動作
を、図２を参照して説明する。例えば図２のＡに示す波
形の信号が図１の回路に供給されるとする（実際にはＩ
チャンネル，Ｑチャンネルの２チャンネルの信号）。こ
のときこの信号は、デジタルコードレス電話機の受信回
路において、π／４シフトＤＱＰＳＫ変調されたデジタ
ルデータを受信して遅延検波したＩチャンネル及びＱチ
ャンネルの信号であるので、デューティが５０％でな
く、波形が立ち上がっている期間と、立ち下がっている
期間との比が１：１になっていない。
を、図２を参照して説明する。例えば図２のＡに示す波
形の信号が図１の回路に供給されるとする（実際にはＩ
チャンネル，Ｑチャンネルの２チャンネルの信号）。こ
のときこの信号は、デジタルコードレス電話機の受信回
路において、π／４シフトＤＱＰＳＫ変調されたデジタ
ルデータを受信して遅延検波したＩチャンネル及びＱチ
ャンネルの信号であるので、デューティが５０％でな
く、波形が立ち上がっている期間と、立ち下がっている
期間との比が１：１になっていない。
【００２３】ここで、第１のＰＬＬ回路１３は、この入
力信号の立ち上がりにロックするので、図２のＢに示す
立ち上がりが入力信号に同期した波形の信号が出力され
る。また、第２のＰＬＬ回路１４は、この入力信号の立
ち下がりにロックするので、図２のＣに示す立ち下がり
が入力信号に同期した波形の信号が出力される。そし
て、減算器１７では、この図２のＢ，Ｃに示す波形の差
分が図２のＤに示すように検出される。この検出信号が
位相差の検出信号となる。そして、この位相差検出信号
を演算回路２６で１／２の値に除算する処理が行われ、
図２のＥに示す１／２の位相差信号とされる。
力信号の立ち上がりにロックするので、図２のＢに示す
立ち上がりが入力信号に同期した波形の信号が出力され
る。また、第２のＰＬＬ回路１４は、この入力信号の立
ち下がりにロックするので、図２のＣに示す立ち下がり
が入力信号に同期した波形の信号が出力される。そし
て、減算器１７では、この図２のＢ，Ｃに示す波形の差
分が図２のＤに示すように検出される。この検出信号が
位相差の検出信号となる。そして、この位相差検出信号
を演算回路２６で１／２の値に除算する処理が行われ、
図２のＥに示す１／２の位相差信号とされる。
【００２４】一方、第１のＰＬＬ回路１３の出力と第２
のＰＬＬ回路１４の出力とを比較すると、ここでは第１
のＰＬＬ回路１３の出力の方が位相が進んでいるので、
データセレクタ２３で第１のＰＬＬ回路１３の出力が選
択される。そして、この第１のＰＬＬ回路１３の出力が
遅延回路２７に供給され、この遅延回路２７で１／２の
位相差信号の分だけ遅延処理される。そして、この遅延
処理された信号の立ち上がり及び立ち下がりタイミング
が検出回路２８で検出され、第３のＰＬＬ回路２９でこ
の検出されたタイミングに同期した図２のＦに示すクロ
ックが再生される。
のＰＬＬ回路１４の出力とを比較すると、ここでは第１
のＰＬＬ回路１３の出力の方が位相が進んでいるので、
データセレクタ２３で第１のＰＬＬ回路１３の出力が選
択される。そして、この第１のＰＬＬ回路１３の出力が
遅延回路２７に供給され、この遅延回路２７で１／２の
位相差信号の分だけ遅延処理される。そして、この遅延
処理された信号の立ち上がり及び立ち下がりタイミング
が検出回路２８で検出され、第３のＰＬＬ回路２９でこ
の検出されたタイミングに同期した図２のＦに示すクロ
ックが再生される。
【００２５】このようにして、入力信号の波形に直接ロ
ックする第１，第２のＰＬＬ回路１３，１４と、この両
ＰＬＬ回路１３，１４の出力に基づいた波形にロックす
る第３のＰＬＬ回路３０との２段構成でクロック再生を
行うことで、入力信号に同期したクロックの再生を、高
速に安定して行うことができるようになる。即ち、入力
信号は、デューティが５０％でないため、そのままの波
形ではＰＬＬ回路を安定させてロックさせるのが困難で
あるが、立ち上がりタイミングだけを見ると一定周期で
あり、同様に立ち下がりタイミングだけを見ても一定周
期である。従って、第１，第２のＰＬＬ回路１３，１４
には、安定した周期の信号が供給され、入力信号に対し
て短時間でロックするようになる。そして、両ＰＬＬ回
路１３，１４の安定した出力を平均化した信号により第
３のＰＬＬ回路３０をロックさせることで、この第３の
ＰＬＬ回路２９も入力信号に対して短時間でロックする
ようになる。
ックする第１，第２のＰＬＬ回路１３，１４と、この両
ＰＬＬ回路１３，１４の出力に基づいた波形にロックす
る第３のＰＬＬ回路３０との２段構成でクロック再生を
行うことで、入力信号に同期したクロックの再生を、高
速に安定して行うことができるようになる。即ち、入力
信号は、デューティが５０％でないため、そのままの波
形ではＰＬＬ回路を安定させてロックさせるのが困難で
あるが、立ち上がりタイミングだけを見ると一定周期で
あり、同様に立ち下がりタイミングだけを見ても一定周
期である。従って、第１，第２のＰＬＬ回路１３，１４
には、安定した周期の信号が供給され、入力信号に対し
て短時間でロックするようになる。そして、両ＰＬＬ回
路１３，１４の安定した出力を平均化した信号により第
３のＰＬＬ回路３０をロックさせることで、この第３の
ＰＬＬ回路２９も入力信号に対して短時間でロックする
ようになる。
【００２６】従って、本例のクロック再生回路は、この
回路に検波信号が供給されてから、短時間で安定した波
形のクロックを出力端子３０から出力し、同期検出を高
速でできるようになる。このため、本例の回路が適用さ
れるデジタルコードレス電話機のように、時分割でデー
タの伝送が行われて、連続的に受信データよりクロック
を再生するのが困難な場合でも、データを受信すると同
時に迅速に正確なクロックを再生でき、時分割に伝送さ
れるデータの正確な受信が可能になる。
回路に検波信号が供給されてから、短時間で安定した波
形のクロックを出力端子３０から出力し、同期検出を高
速でできるようになる。このため、本例の回路が適用さ
れるデジタルコードレス電話機のように、時分割でデー
タの伝送が行われて、連続的に受信データよりクロック
を再生するのが困難な場合でも、データを受信すると同
時に迅速に正確なクロックを再生でき、時分割に伝送さ
れるデータの正確な受信が可能になる。
【００２７】なお、上述実施例においては、π／４シフ
トＤＱＰＳＫ変調されたデジタルデータを検波した信号
よりクロックを再生する回路に適用したが、本例の回路
は、このような検波信号のクロック再生回路に限定され
るものではなく、他の各種データのクロック再生回路に
も適用できることは勿論である。
トＤＱＰＳＫ変調されたデジタルデータを検波した信号
よりクロックを再生する回路に適用したが、本例の回路
は、このような検波信号のクロック再生回路に限定され
るものではなく、他の各種データのクロック再生回路に
も適用できることは勿論である。
【００２８】
【発明の効果】本発明によると、入力信号の立ち上がり
にロックした信号と、立ち下がりにロックした信号との
差分を検出して、この差分だけ補正した信号を作成する
ようにしたことで、立ち上がり点と立ち下がり点とが均
等な周期で発生しない揺らいだ信号が入力した場合で
も、各ＰＬＬ回路に供給される信号には揺らぎがなく、
各ＰＬＬ回路での入力信号に対するロックが迅速に行わ
れ、同期検出が高速で出来るようになる。
にロックした信号と、立ち下がりにロックした信号との
差分を検出して、この差分だけ補正した信号を作成する
ようにしたことで、立ち上がり点と立ち下がり点とが均
等な周期で発生しない揺らいだ信号が入力した場合で
も、各ＰＬＬ回路に供給される信号には揺らぎがなく、
各ＰＬＬ回路での入力信号に対するロックが迅速に行わ
れ、同期検出が高速で出来るようになる。
【００２９】また、この場合にπ／４シフトＱＰＳＫ変
調された信号より検波したＩチャンネル及びＱチャンネ
ルの信号を入力信号とするようにしたことで、デジタル
コードレス電話などのπ／４シフトＱＰＳＫ変調波を使
用する通信機に於ける同期検出が迅速にできるようにな
り、それだけ受信データの誤り率が減少する。
調された信号より検波したＩチャンネル及びＱチャンネ
ルの信号を入力信号とするようにしたことで、デジタル
コードレス電話などのπ／４シフトＱＰＳＫ変調波を使
用する通信機に於ける同期検出が迅速にできるようにな
り、それだけ受信データの誤り率が減少する。
【図１】本発明の一実施例を示す構成図である。
【図２】一実施例の説明に供する波形図である。
【図３】π／４シフトＤＱＰＳＫ変調波を示す説明図で
ある。
ある。
１３ 第１のＰＬＬ回路 １４ 第２のＰＬＬ回路 １７ 減算器 ２３ データセレクタ ２６ 演算回路 ２７ 遅延回路 ２９ 第３のＰＬＬ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9297−5Ｋ Ｈ０４Ｌ 27/22 Ｃ
Claims (2)
- 【請求項１】 入力信号の立ち上がりにロックする第１
のＰＬＬ回路と、 上記入力信号の立ち下がりにロックする第２のＰＬＬ回
路と、 上記両ＰＬＬ回路の位相差を検出する位相差検出手段
と、 該位相差検出手段により位相が早いと判断された方の上
記ＰＬＬ回路の出力を選択する選択手段と、 上記位相差検出手段の検出位相差データを１／２にする
演算手段と、 上記選択手段の出力を、上記演算手段が出力する１／２
の位相差データの分だけ遅延させる遅延手段と、 該遅延手段の出力にロックする第３のＰＬＬ回路とを設
けた同期検出回路。 - 【請求項２】 π／４シフトＱＰＳＫ変調された信号よ
り検波したＩチャンネル及びＱチャンネルの信号を入力
信号とするようにした請求項１記載の同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171731A JPH0730533A (ja) | 1993-07-12 | 1993-07-12 | 同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171731A JPH0730533A (ja) | 1993-07-12 | 1993-07-12 | 同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730533A true JPH0730533A (ja) | 1995-01-31 |
Family
ID=15928639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5171731A Pending JPH0730533A (ja) | 1993-07-12 | 1993-07-12 | 同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980018324A (ko) * | 1996-08-02 | 1998-06-05 | 윌리엄 벤더쉬 | 이중 ｐｌｌ 솔루션용 판독 채널 ｉｃ |
-
1993
- 1993-07-12 JP JP5171731A patent/JPH0730533A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980018324A (ko) * | 1996-08-02 | 1998-06-05 | 윌리엄 벤더쉬 | 이중 ｐｌｌ 솔루션용 판독 채널 ｉｃ |
| US6067335A (en) * | 1996-08-02 | 2000-05-23 | Silicon Systems, Inc. | Read channel IC for dual PLL solution |
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