JPH0730529A - クロック乗せ換え回路 - Google Patents
クロック乗せ換え回路Info
- Publication number
- JPH0730529A JPH0730529A JP5173522A JP17352293A JPH0730529A JP H0730529 A JPH0730529 A JP H0730529A JP 5173522 A JP5173522 A JP 5173522A JP 17352293 A JP17352293 A JP 17352293A JP H0730529 A JPH0730529 A JP H0730529A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- read
- data signal
- clock
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】伝送路周波数変動に対する制御巾の拡大を書き
込みと読み出しにそれぞれ時間差を設けた２つのメモリ
を設けてこの両メモリの出力データと同位相とした後で
切換えることにより行い、切換時に発生していたデータ
の欠落を防止する。 【構成】入力データ信号１０１を一時メモリするメモリ
１と、入力データ信号１０１を遅延回路３で遅延させて
後一時メモリするメモリ２と、メモリ１の出力のデータ
を遅延回路７で遅延させる遅延回路７と、同位相となっ
たメモリ１，２の出力データの一方を選択制御信号によ
り選択する選択回路８と、書込リセットパルスと読出リ
セットパルスとの位相差が所定値以下となった時に選択
制御信号を出力する制御回路６とから構成されている。
込みと読み出しにそれぞれ時間差を設けた２つのメモリ
を設けてこの両メモリの出力データと同位相とした後で
切換えることにより行い、切換時に発生していたデータ
の欠落を防止する。 【構成】入力データ信号１０１を一時メモリするメモリ
１と、入力データ信号１０１を遅延回路３で遅延させて
後一時メモリするメモリ２と、メモリ１の出力のデータ
を遅延回路７で遅延させる遅延回路７と、同位相となっ
たメモリ１，２の出力データの一方を選択制御信号によ
り選択する選択回路８と、書込リセットパルスと読出リ
セットパルスとの位相差が所定値以下となった時に選択
制御信号を出力する制御回路６とから構成されている。
Description
【０００１】
【産業上の利用分野】本発明はクロック乗せ換え回路に
関し、特にディジタル伝送網内のクロック周波数を同期
化するためのクロック乗せ換え回路に関する。
関し、特にディジタル伝送網内のクロック周波数を同期
化するためのクロック乗せ換え回路に関する。
【０００２】
【従来の技術】従来、この種のクロック乗せ換え回路は
伝送路から入力した入力データ信号を同一周波数の自局
で発生した装置内クロックに乗せ換えるもので、受信デ
ータ信号が伝送路上で受けるジッタや瞬断の影響を吸収
するためのものである。
伝送路から入力した入力データ信号を同一周波数の自局
で発生した装置内クロックに乗せ換えるもので、受信デ
ータ信号が伝送路上で受けるジッタや瞬断の影響を吸収
するためのものである。
【０００３】その構成は伝送路からのデータ信号より抽
出した伝送路クロックで入力データ信号をエラスティッ
クストアメモリと呼ばれるメモリに書き込み、自局で発
生した装置内クロックで読み出す構成である。このメモ
リの記憶容量は通常、入力データ信号の１フレーム分の
データを記憶する容量を備え、また記憶したデータを読
み出すタイミングはフレームのほぼ中央部分に設定され
る。
出した伝送路クロックで入力データ信号をエラスティッ
クストアメモリと呼ばれるメモリに書き込み、自局で発
生した装置内クロックで読み出す構成である。このメモ
リの記憶容量は通常、入力データ信号の１フレーム分の
データを記憶する容量を備え、また記憶したデータを読
み出すタイミングはフレームのほぼ中央部分に設定され
る。
【０００４】この読み出しのタイミングは異常時に発生
する両クロック間の周波数変動量と読み出すデータの許
容遅延量とから決定される。尚、伝送路クロックと装置
内クロックとは網同期システムにより通常は周波数同期
がとられている。この網同期システムにおいては主局と
従局の主発振器同志は位相同期がとられているが、この
主発振器の発振周波数を逓倍して得られる各クロック間
では完全な位相同期は保証されていない。
する両クロック間の周波数変動量と読み出すデータの許
容遅延量とから決定される。尚、伝送路クロックと装置
内クロックとは網同期システムにより通常は周波数同期
がとられている。この網同期システムにおいては主局と
従局の主発振器同志は位相同期がとられているが、この
主発振器の発振周波数を逓倍して得られる各クロック間
では完全な位相同期は保証されていない。
【０００５】伝送路上のノイズ，ジッタなどによりこの
網同期が一時的に異常となりクロックに周波数変動を生
じると、クロックから生成される読出タイミングパルス
の位相が変化し、書き込み、読み出しの動作が重なった
り、またメモリ容量以上に読み出しのタイミングが離れ
たりして読出データに欠落即ちスリップが生じる。これ
を防止する一つの方法として読出タイミングパルスが書
込タイミングパルスに接近した時に書込タイミングパル
スを前にづらさせてこの間の位相を広げる方法がある。
網同期が一時的に異常となりクロックに周波数変動を生
じると、クロックから生成される読出タイミングパルス
の位相が変化し、書き込み、読み出しの動作が重なった
り、またメモリ容量以上に読み出しのタイミングが離れ
たりして読出データに欠落即ちスリップが生じる。これ
を防止する一つの方法として読出タイミングパルスが書
込タイミングパルスに接近した時に書込タイミングパル
スを前にづらさせてこの間の位相を広げる方法がある。
【０００６】図３は従来の回路を示すブロック図であ
る。図３において、クロック乗せ換えの為にデータを一
時記憶するメモリ２１，伝送路クロック２０３から書込
アドレスリセットパルスを生成する書込パルス発生回路
２２，装置内クロック２０４から読出アドレスリセット
パルスを生成する読出パルス発生回路２３，書込アドレ
スリセットパルスと読出アドレスリセットパルスとの位
相差を検出し選択制御信号を出力する制御回路２４，選
択制御信号により一方を選択する選択回路２５，２６，
遅延回路２７とから構成されている。
る。図３において、クロック乗せ換えの為にデータを一
時記憶するメモリ２１，伝送路クロック２０３から書込
アドレスリセットパルスを生成する書込パルス発生回路
２２，装置内クロック２０４から読出アドレスリセット
パルスを生成する読出パルス発生回路２３，書込アドレ
スリセットパルスと読出アドレスリセットパルスとの位
相差を検出し選択制御信号を出力する制御回路２４，選
択制御信号により一方を選択する選択回路２５，２６，
遅延回路２７とから構成されている。
【０００７】次に本図を用いて動作を説明する。伝送路
側の周波数に同期した伝送路クロック２０３を書込パル
ス発生回路２２に入力する。書込パルス発生回路２２で
は、０位相と遅延した位相の２つの書込アドレスリセッ
トパルスを生成して選択回路部２５へ出力する。選択回
路２５にて選択されたリセットパルスがメモリ２１へ出
力される。入力データ信号２０１は、書込アドレスリセ
ットパルスの位相に合わせてメモリ１へ書き込まれる。
即ち入力データ信号２０１は０位相のリセットパルス、
遅延回路２７にて遅延させた入力データ信号の場合は遅
延リセットパルスで書き込まれる。この選択は選択回路
２２，２７で行なわれる。尚、遅延側の入力データ信号
とリセットパルスの遅延量は同一である。メモリ２１で
は、このリセットパルスの位相によりアドレスが指定さ
れ、書き込みがスタートして伝送路側のクロックに同期
してデータがメモリ２１に記憶される。
側の周波数に同期した伝送路クロック２０３を書込パル
ス発生回路２２に入力する。書込パルス発生回路２２で
は、０位相と遅延した位相の２つの書込アドレスリセッ
トパルスを生成して選択回路部２５へ出力する。選択回
路２５にて選択されたリセットパルスがメモリ２１へ出
力される。入力データ信号２０１は、書込アドレスリセ
ットパルスの位相に合わせてメモリ１へ書き込まれる。
即ち入力データ信号２０１は０位相のリセットパルス、
遅延回路２７にて遅延させた入力データ信号の場合は遅
延リセットパルスで書き込まれる。この選択は選択回路
２２，２７で行なわれる。尚、遅延側の入力データ信号
とリセットパルスの遅延量は同一である。メモリ２１で
は、このリセットパルスの位相によりアドレスが指定さ
れ、書き込みがスタートして伝送路側のクロックに同期
してデータがメモリ２１に記憶される。
【０００８】読み出し側では、装置内の周波数に同期し
た装置内クロックが読出パルス発生回路２３へ入力さ
れ、読出アドレスリセットパルスが生成され、メモリ２
１へ出力される。メモリ１はこのリセットパルスのタイ
ミングで読み出しを開始し装置内クロックに同期してデ
ータを読み出す。制御回路２４は読出アドレスリセット
パルスと選択回路２５選択されている書込アドレスリセ
ットパルスの位相を常に監視し、伝送路間の周波数同期
が異常となった場合は、両リセットパルスの位相接近を
検出し、書込アドレスリセットパルスをアドレスリセッ
トパルスと十分位相差があるもう１つの書込リセットパ
ルスに、またこれに対応する入力データ信号を選択する
選択制御信号を選択回路２５および２６へ出力する。
た装置内クロックが読出パルス発生回路２３へ入力さ
れ、読出アドレスリセットパルスが生成され、メモリ２
１へ出力される。メモリ１はこのリセットパルスのタイ
ミングで読み出しを開始し装置内クロックに同期してデ
ータを読み出す。制御回路２４は読出アドレスリセット
パルスと選択回路２５選択されている書込アドレスリセ
ットパルスの位相を常に監視し、伝送路間の周波数同期
が異常となった場合は、両リセットパルスの位相接近を
検出し、書込アドレスリセットパルスをアドレスリセッ
トパルスと十分位相差があるもう１つの書込リセットパ
ルスに、またこれに対応する入力データ信号を選択する
選択制御信号を選択回路２５および２６へ出力する。
【０００９】次に図４を用いて更に具体的な動作説明を
補足する。図４は従来例の動作を説明するタイムチャー
トである。入力データ信号２０３は書込アドレスリセッ
トパルスにより伝送路クロック２０３に同期してメモリ
２１に書き込まれる。また遅延回路２７の出力する遅延
入力データ信号と遅延書込アドレスリセットパルスが選
択された時は遅延したタイミングで入力データ信号がメ
モリ２１に書き込まれる。
補足する。図４は従来例の動作を説明するタイムチャー
トである。入力データ信号２０３は書込アドレスリセッ
トパルスにより伝送路クロック２０３に同期してメモリ
２１に書き込まれる。また遅延回路２７の出力する遅延
入力データ信号と遅延書込アドレスリセットパルスが選
択された時は遅延したタイミングで入力データ信号がメ
モリ２１に書き込まれる。
【００１０】読出アドレスリセットパルスは遅延入力デ
ータ信号が選択されている時の状態を示し、遅延書込ア
ドレスリセットパルスに対し、フレームの中央付近の位
相差でメモリされた遅延入力データ信号を読み出してい
る。
ータ信号が選択されている時の状態を示し、遅延書込ア
ドレスリセットパルスに対し、フレームの中央付近の位
相差でメモリされた遅延入力データ信号を読み出してい
る。
【００１１】この状態で伝送路の異常により周波数変動
が発生すると、即ち読出アドレスリセットパルスが点線
で示した位置に移動して遅延書込アドレスリセットパル
スに接近すると、切換制御信号が出力されて書込データ
は入力データ信号２０１側に切換る。この時の読出デー
タ、即ち出力データ２０２は点線で示したようにデータ
の一部（データ２〜４）が欠落する。しかし次の読出ア
ドレスリセットパルスからは正しい出力データが出力さ
れる。尚、この切換えにより周波数変動に対する読み出
し制御範囲は図示したＡとＢとを重ねたＣに拡大された
ことになる。
が発生すると、即ち読出アドレスリセットパルスが点線
で示した位置に移動して遅延書込アドレスリセットパル
スに接近すると、切換制御信号が出力されて書込データ
は入力データ信号２０１側に切換る。この時の読出デー
タ、即ち出力データ２０２は点線で示したようにデータ
の一部（データ２〜４）が欠落する。しかし次の読出ア
ドレスリセットパルスからは正しい出力データが出力さ
れる。尚、この切換えにより周波数変動に対する読み出
し制御範囲は図示したＡとＢとを重ねたＣに拡大された
ことになる。
【００１２】
【発明が解決しようとする課題】このように従来のクロ
ック乗せ換え回路は、伝送路間の周波数変動が規定値以
上に変化した時、読み出しの制御範囲を拡大する為に書
き込み側を切換えるが、この時読み出しデータの一部が
欠落するという問題がある。
ック乗せ換え回路は、伝送路間の周波数変動が規定値以
上に変化した時、読み出しの制御範囲を拡大する為に書
き込み側を切換えるが、この時読み出しデータの一部が
欠落するという問題がある。
【００１３】
【課題を解決するための手段】本発明のクロック乗せ換
え回路は、伝送路からの入力データ信号を前記入力デー
タ信号から抽出した伝送路クロックにより書き込み自局
の装置内より発生した前記伝送路クロックと同一周波数
の装置内クロックにより読み出す第１のメモリ手段と、
前記入力データ信号と前記伝送路クロックとをそれぞれ
所定の遅延量だけ遅延させた後前記第１のメモリ手段と
同様な書き込み読み出し動作を行う第２のメモリ手段
と、前記第１のメモリ手段から読み出されたデータ信号
を前記遅延量だけ遅延させた遅延出力データ信号と前記
第２のメモリ手段から読み出された出力データ信号との
一方の前記伝送路クロックと前記装置内クロックとの周
波数差により選択する選択手段とを備えている。
え回路は、伝送路からの入力データ信号を前記入力デー
タ信号から抽出した伝送路クロックにより書き込み自局
の装置内より発生した前記伝送路クロックと同一周波数
の装置内クロックにより読み出す第１のメモリ手段と、
前記入力データ信号と前記伝送路クロックとをそれぞれ
所定の遅延量だけ遅延させた後前記第１のメモリ手段と
同様な書き込み読み出し動作を行う第２のメモリ手段
と、前記第１のメモリ手段から読み出されたデータ信号
を前記遅延量だけ遅延させた遅延出力データ信号と前記
第２のメモリ手段から読み出された出力データ信号との
一方の前記伝送路クロックと前記装置内クロックとの周
波数差により選択する選択手段とを備えている。
【００１４】
【実施例】次に本発明の一実施例について図面を参照し
て説明する。図１は本実施例のブロック図である。
て説明する。図１は本実施例のブロック図である。
【００１５】図１において、メモリ１は入力データ信号
１０１を一時記憶するエラスティックストア形のメモ
リ、メモリ２は遅延した入力データ信号１０１を一時記
憶するメモリ１と同種のメモリである。遅延回路３，７
はメモリ回路を用いてそれぞれデータ信号に対して所定
の遅延を与える。書込パルス発生回路４は伝送クロック
１０３を分周して書き込みのタイミングを指定する書込
アドレスリセットパルスを生成するが、遅延させない入
力データ信号１０１に対するリセットパルスと遅延した
入力データ信号に対する遅延リセットパルスとを出力す
る。
１０１を一時記憶するエラスティックストア形のメモ
リ、メモリ２は遅延した入力データ信号１０１を一時記
憶するメモリ１と同種のメモリである。遅延回路３，７
はメモリ回路を用いてそれぞれデータ信号に対して所定
の遅延を与える。書込パルス発生回路４は伝送クロック
１０３を分周して書き込みのタイミングを指定する書込
アドレスリセットパルスを生成するが、遅延させない入
力データ信号１０１に対するリセットパルスと遅延した
入力データ信号に対する遅延リセットパルスとを出力す
る。
【００１６】読出パルス発生回路は装置内クロック１０
４を分周して読み出すタイミングを指定する読出アドレ
スリセットパルスを生成するが、書込アドレスリセット
パルスと同様に２種のパルスを出力する。選択回路８は
メモリ１，２から読み出した出力データ信号の一方を制
御回路からの選択制御信号により選択する。制御回路６
は書込アドレスリセットパルスと読出アドレスリセット
パルスとの位相差を検出し選択制御信号を出力する。
４を分周して読み出すタイミングを指定する読出アドレ
スリセットパルスを生成するが、書込アドレスリセット
パルスと同様に２種のパルスを出力する。選択回路８は
メモリ１，２から読み出した出力データ信号の一方を制
御回路からの選択制御信号により選択する。制御回路６
は書込アドレスリセットパルスと読出アドレスリセット
パルスとの位相差を検出し選択制御信号を出力する。
【００１７】次に動作について説明する。伝送路側より
入力された入力データ信号１０１はメモリ１と、もう一
方は遅延回路３を通り遅延を受けて後メモリ２にそれぞ
れ入力される。メモリ１，２ではこれらを伝送クロック
１０３に同期して書込パルス発生回路からのそれぞれ対
応する書込アドレスリセットパルスにより書き込みを開
始する。
入力された入力データ信号１０１はメモリ１と、もう一
方は遅延回路３を通り遅延を受けて後メモリ２にそれぞ
れ入力される。メモリ１，２ではこれらを伝送クロック
１０３に同期して書込パルス発生回路からのそれぞれ対
応する書込アドレスリセットパルスにより書き込みを開
始する。
【００１８】書き込まれた入力データ信号は装置内クロ
ック１０４に同期して読出パルス発生回路５からのそれ
ぞれ対応する読出アドレスリセットパルスにより読み出
しが開始されるが、メモリ１の読出データは遅延回路７
で遅延を受けてから選択回路８に入力される。一方メモ
リ２の読出データは直接選択回路８に入力される。遅延
回路３，７は同一の遅延量を与えるもので、従ってこの
両読出データは同位相で選択回路８に入力される。選択
回路８はこの両読出データの一方を制御回路６からの選
択制御信号により選択して出力データ信号１０２として
出力する。
ック１０４に同期して読出パルス発生回路５からのそれ
ぞれ対応する読出アドレスリセットパルスにより読み出
しが開始されるが、メモリ１の読出データは遅延回路７
で遅延を受けてから選択回路８に入力される。一方メモ
リ２の読出データは直接選択回路８に入力される。遅延
回路３，７は同一の遅延量を与えるもので、従ってこの
両読出データは同位相で選択回路８に入力される。選択
回路８はこの両読出データの一方を制御回路６からの選
択制御信号により選択して出力データ信号１０２として
出力する。
【００１９】制御回路６は書込アドレリセットパルスと
読出アドレスリセットパルスとを位相比較して選択制御
信号を出力するが、例えば選択回路８でメモリ２側の読
出データを選択しているとすれば、遅延側の書込アドレ
スリセットパルスと読出パルスとの位相差が接近して来
た時、選択制御信号を出力してメモリ１側の遅延読出デ
ータを選択する。両読出データは同位相であるのでこの
切換えにより出力データに欠落が生ずることはない。
読出アドレスリセットパルスとを位相比較して選択制御
信号を出力するが、例えば選択回路８でメモリ２側の読
出データを選択しているとすれば、遅延側の書込アドレ
スリセットパルスと読出パルスとの位相差が接近して来
た時、選択制御信号を出力してメモリ１側の遅延読出デ
ータを選択する。両読出データは同位相であるのでこの
切換えにより出力データに欠落が生ずることはない。
【００２０】図２を参照してこの動作を補足説明する。
図２は本実施例の動作を説明するタイムチャートであ
る。伝送路クロック１０３に同期して入力データ信号１
０１が書込アドレスリセットパルスのタイミングでメモ
リ１に書き込まれる。同様に遅延回路３で遅延を受けた
遅延入力データ信号も遅延書込アドレスリセットパルス
のタイミングでメモリ２に書き込まれる。
図２は本実施例の動作を説明するタイムチャートであ
る。伝送路クロック１０３に同期して入力データ信号１
０１が書込アドレスリセットパルスのタイミングでメモ
リ１に書き込まれる。同様に遅延回路３で遅延を受けた
遅延入力データ信号も遅延書込アドレスリセットパルス
のタイミングでメモリ２に書き込まれる。
【００２１】読出側はそれぞれ対応する読出アドレスリ
セットパルスのタイミングで読み出しが始まるが、メモ
リ１の読出データは遅延回路７で遅延するので書込側で
遅延したメモリ２からの読出データと同位相となる。通
常、出力データ信号１０２はメモリ２の読出データを選
択している。若し、伝送路の異常で周波数変動が生じて
読出アドレスリセットパルスと書込アドレスリセットパ
ルスの位相が接近すると、選択制御信号が出力されて出
力データ信号１０２は遅延回路７の出力データを選択す
る。
セットパルスのタイミングで読み出しが始まるが、メモ
リ１の読出データは遅延回路７で遅延するので書込側で
遅延したメモリ２からの読出データと同位相となる。通
常、出力データ信号１０２はメモリ２の読出データを選
択している。若し、伝送路の異常で周波数変動が生じて
読出アドレスリセットパルスと書込アドレスリセットパ
ルスの位相が接近すると、選択制御信号が出力されて出
力データ信号１０２は遅延回路７の出力データを選択す
る。
【００２２】この時の状態を点線で示してあるが、出力
データ信号は切換えによりデータの欠落を生ずることは
ない。尚、読出アドレスリセットパルスの位相差が拡大
するので制御巾も広くなる。即ち読出タイミングの制御
巾はこの切替によりＢからＡに移行し結局Ｃに拡大され
たことになる。
データ信号は切換えによりデータの欠落を生ずることは
ない。尚、読出アドレスリセットパルスの位相差が拡大
するので制御巾も広くなる。即ち読出タイミングの制御
巾はこの切替によりＢからＡに移行し結局Ｃに拡大され
たことになる。
【００２３】
【発明の効果】以上説明したように本発明は、伝送路間
の周波数変動に対する制御巾を拡大するために、書き込
みと読み出しにそれぞれ時間差を設けた２つのメモリを
設け、この２つのメモリの読出データを同位相とした後
で切換えて行っているので、切り換えにより発生するデ
ータの欠落がないという効果がある。
の周波数変動に対する制御巾を拡大するために、書き込
みと読み出しにそれぞれ時間差を設けた２つのメモリを
設け、この２つのメモリの読出データを同位相とした後
で切換えて行っているので、切り換えにより発生するデ
ータの欠落がないという効果がある。
【図１】本実施例のブロック図である。
【図２】図１の動作を説明するタイムチャートである。
【図３】従来例のブロック図である。
【図４】図３の動作を説明するタイムチャートである。
１，２ メモリ ３，７ 遅延回路 ４ 書込パルス発生回路 ５ 読出パルス発生回路 ６ 制御回路 ８ 選択回路
Claims (3)
- 【請求項１】 伝送路からの入力データ信号を前記入力
データ信号から抽出した伝送路クロックにより書き込み
自局の装置内より発生した前記伝送路クロックと同一周
波数の装置内クロックにより読み出す第１のメモリ手段
と、前記入力データ信号と前記伝送路クロックとをそれ
ぞれ所定の遅延量だけ遅延させた後前記第１のメモリ手
段と同様な書き込み読み出し動作を行う第２のメモリ手
段と、前記第１のメモリ手段から読み出されたデータ信
号を前記遅延量だけ遅延させた遅延出力データ信号と前
記第２のメモリ手段から読み出された出力データ信号と
の一方の前記伝送路クロックと前記装置内クロックとの
周波数差により選択する選択手段とを備えることを特徴
とするクロック乗せ換え回路。 - 【請求項２】 前記第１のメモリ手段は、前記入力デー
タ信号を前記伝送路クロックに同期して書込タイミング
パルスにより書き込みこの書き込まれた前記入力データ
信号を前記装置内のクロックに同期して読出タイミング
パルスにより読み出す第１のメモリ回路と、前記伝送路
クロックから前記書込タイミングパルスを生成する書込
パルス発生回路と、前記装置内クロックから前記読出タ
イミングパルスを生成する読出パルス発生回路とを備
え、 前記第２のメモリ手段は前記入力データ信号を所定の遅
延量だけ遅延させる第１の遅延回路と、前記書込タイミ
ングパルスを前記遅延量だけ遅延させる第２の遅延回路
と、前記読出タイミングパルスを前記遅延量だけ遅延さ
せる第３の遅延回路と、前記第１の遅延回路の出力する
遅延入力データ信号を前記伝送路クロックに同期して前
記第２の遅延回路の出力する遅延書込タイミングパルス
により書込みこの書き込まれた前記遅延入力データ信号
を前記装置内クロックに同期して前記第３の遅延回路の
出力する遅延読出タイミングパルスにより読み出す第２
のメモリ回路とを備え、 前記選択回路は、前記第１のメモリ回路から読み出され
た出力データ信号を前記遅延量だけ遅延させる第３の遅
延回路と、前記第３の遅延回路の出力する遅延出力デー
タ信号と、前記第２のメモリ回路の出力する出力データ
信号とを入力し選択制御信号により一方を選択し出力す
る選択回路と、前記書込タイミングパルスあるいは前記
遅延書込タイミングパルスと前記読出タイミングパルス
とを入力しこの位相差を検出し前記選択制御信号を出力
する制御回路とを備えることを特徴とする請求項１記載
のクロック乗せ換え回路。 - 【請求項３】 前記選択回路は、常時は前記第２のメモ
リ回路の出力する前記出力データ信号を選択し、前記制
御回路が前記遅延書込タイミングパルスと前記遅延読出
タイミングパルスとの位相差が所定値より小さくなった
時に出力する前記選択制御信号により、前記第２のメモ
リ回路からの前記遅延出力データを選択することを特徴
とする請求項２記載のクロック乗せ換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5173522A JP2594742B2 (ja) | 1993-07-14 | 1993-07-14 | クロック乗せ換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5173522A JP2594742B2 (ja) | 1993-07-14 | 1993-07-14 | クロック乗せ換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730529A true JPH0730529A (ja) | 1995-01-31 |
| JP2594742B2 JP2594742B2 (ja) | 1997-03-26 |
Family
ID=15962092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5173522A Expired - Fee Related JP2594742B2 (ja) | 1993-07-14 | 1993-07-14 | クロック乗せ換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594742B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311650A (ja) * | 2004-04-21 | 2005-11-04 | Nec Engineering Ltd | クロック同期化方法及び同期化装置 |
| US8521176B2 (en) | 2011-05-26 | 2013-08-27 | Fujitsu Limited | Transmission apparatus and frequency fluctuation compensation method |
| JP2014049974A (ja) * | 2012-08-31 | 2014-03-17 | Rohm Co Ltd | シリアルデータの受信回路および受信方法、オーディオ信号処理回路、電子機器、オーディオシステム |
-
1993
- 1993-07-14 JP JP5173522A patent/JP2594742B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311650A (ja) * | 2004-04-21 | 2005-11-04 | Nec Engineering Ltd | クロック同期化方法及び同期化装置 |
| US8521176B2 (en) | 2011-05-26 | 2013-08-27 | Fujitsu Limited | Transmission apparatus and frequency fluctuation compensation method |
| JP2014049974A (ja) * | 2012-08-31 | 2014-03-17 | Rohm Co Ltd | シリアルデータの受信回路および受信方法、オーディオ信号処理回路、電子機器、オーディオシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2594742B2 (ja) | 1997-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20050083099A1 (en) | Capture clock generator using master and slave delay locked loops | |
| US7629822B2 (en) | Delay locked loop in semiconductor memory device and method for generating divided clock therein | |
| US6920080B2 (en) | Methods for generating output control signals in synchronous semiconductor memory devices and related semiconductor memory devices | |
| US6031886A (en) | Digital phase alignment apparatus in consideration of metastability | |
| US6968027B2 (en) | Digital PLL device and digital PBX using the same | |
| JP2003208400A (ja) | クロック切替回路 | |
| JPH0730529A (ja) | クロック乗せ換え回路 | |
| JP2595887B2 (ja) | ビット同期回路 | |
| KR19990003116A (ko) | 시디엠에이(cdma)시스템의 이중화 시간/주파수 발생장치 | |
| JP2603608B2 (ja) | 切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路 | |
| JP3001469B2 (ja) | 伝送路切替装置 | |
| JPH1117669A (ja) | 位相同期回路 | |
| JP2648097B2 (ja) | 位相変動吸収回路 | |
| JPH10145230A (ja) | Ｐｌｌ回路 | |
| JPH04316234A (ja) | クロック切替回路 | |
| JP2722903B2 (ja) | 同期網無線電送システム | |
| JPH10145344A (ja) | ビット位相同期回路 | |
| JPS60254939A (ja) | 位相整列回路 | |
| KR20030088324A (ko) | 지연동기루프를 구비하는 반도체 메모리 장치 및 반도체메모리 장치에서의 데이터의 출력방법 | |
| JP2894435B2 (ja) | 無瞬断切替システムの位相調整回路 | |
| JP2918943B2 (ja) | 位相同期回路 | |
| JPH07255097A (ja) | クロック切り換え装置およびその方法 | |
| JPH09139730A (ja) | エラステックストア | |
| JPH08237235A (ja) | ディジタル通信システム | |
| JPH04311120A (ja) | フレームアライナ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961112 |
|
| LAPS | Cancellation because of no payment of annual fees |