JPH07302840A - 半導体集積回路およびこれを使用した回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 配線遅延によるタイミング精度の悪化を防
ぐ。 【構成】 半導体集積回路の回路集積部に接続された入
力端子および出力端子とは別に、短絡線２７で入出力短
絡された入力端子２３および出力端子２５を設ける。複
数の半導体集積回路を直列につなぐ場合に、信号処理途
中の中間ノードの観測をしたい際、かかる中間ノードよ
り後段の半導体集積回路について短絡線２７を通じてデ
ータを通過させる。 【効果】 後段の半導体集積回路を迂回する冗長な配線
を省略でき、配線距離を短縮できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システムボード等に複
数個搭載される半導体集積回路（チップ）およびこれを
使用した回路装置に関する。

【０００２】

【従来の技術】

（第１の従来例）図９は第１の従来例の映像信号処理シ
ステムのボードを簡略化して示したものである。図９に
おいて、１は第１の半導体集積回路、２は第２の半導体
集積回路、３は第３の半導体集積回路、４はクロック発
生集積回路（クロックジェネレータ）、５はＤ／Ａコン
バータ、７はコード変換装置、８は映像信号を観測する
モニタ、９はプローバである。そして、（ＩＮ１）はボ
ードの入力端子、（ＩＮ２）はコード変換装置７の入力
端子、（ＩＮ３）はモニタ８の入力端子、（ＯＵＴ１）
はボードの出力端子、（ＯＵＴ２）はコード変換装置７
の出力端子、Ｄ１〜Ｄ１０はデータ信号、ＣＬＫはマス
タクロック信号である。

【０００３】図９に示す各半導体集積回路は様々な種類
のものが考えられるが、ここではその一例としてハイビ
ジョン等の新世代のテレビジョン受像器に適用されるデ
コーダのＩＣボード（簡略化している）について説明す
る。この場合、図９に示したボードは、動きのある部分
を再現する動画処理機能と、静止した部分を再現する静
止画処理機能と、送信されたデータが動画であるか静止
画であるかを判断する判断機能とを備える必要がある。
以上の機能は図９に示した回路に適用される。例えば、
前記第１の半導体集積回路１は前記判断機能を司る回路
であり、入力されるデータ信号Ｄ１を受けてこれを静止
画データであるかあるいは動画データであるかを判断
し、データであると判断したときに第３の半導体集積回
路３へ静止画データを送信し、動画データであると判断
したときに第２の半導体集積回路２へデータを送信す
る。第２の半導体集積回路２は動画処理機能を司る回路
であり、前記第１の半導体集積回路１にてデータ信号Ｄ
１が動画データであると判断したときにデータ信号Ｄ１
とほぼ同様のデータ信号Ｄ２およびクロック発生集積回
路４からのマスタクロック信号ＣＬＫを受け、データを
処理する。第３の半導体集積回路３は出力回路であっ
て、第２の半導体集積回路２で処理されたデータ、また
は第１の半導体集積回路１からのデータが例えばオフセ
ットバイナリ形式である場合に、かかるデータを受け
て、これをＤ／Ａコンバータ５に入力可能な異なる形
式、例えばストレートバイナリ形式に変換する。

【０００４】ここで、入力端子（ＩＮ１）からのデータ
信号Ｄ１は第１の半導体集積回路１に入力され、第１の
半導体集積回路１から出力される一のデータ信号Ｄ２は
第２の半導体集積回路２に入力され、第２の半導体集積
回路２から出力されるデータ信号Ｄ４は第３の半導体集
積回路３に入力される。また、第１の半導体集積回路１
から出力される他のデータ信号Ｄ３は第３の半導体集積
回路３に直接入力される。第３の半導体集積回路３から
出力されるデータ信号Ｄ５はＤ／Ａコンバータ５に入力
され、Ｄ／Ａコンバータ５から出力されるデータ信号Ｄ
６は出力端子（ＯＵＴ１）を経て、データ信号Ｄ９とし
てモニタ８の入力端子（ＩＮ３）へ送信される。

【０００５】また、第１の従来例のボードでは、図９に
示すとおり、ボードを構成している半導体集積回路１〜
３の相互間の中間信号の観測をする際、ボードの出力端
子（ＯＵＴ１）にクリップ状のプローバを挟み込んでモ
ニタ８を接続し、その観測信号をモニタ出力して観測し
ていた。このとき、観測信号Ｄ５がディジタル信号であ
る場合には、モニタ８と接続する前段階でアナログ信号
に変換する必要があるため、第３の半導体集積回路３と
ボードの出力端子（ＯＵＴ１）との間にＤ／Ａコンバー
タ５が介在される。また、観測する信号Ｄ４のコードが
Ｄ／Ａコンバータ５の仕様と異なる場合は適用可能なコ
ードに変換する必要があるため、第２の半導体集積回路
２とＤ／Ａコンバータ５との間にコード変換装置７が介
在される。そして、第２の半導体集積回路２から出力さ
れるデータ信号Ｄ７は、プローバ９を通じてコード変換
装置７に伝送され、コード変換されたデータ信号Ｄ８は
Ｄ／Ａコンバータ５に入力される。

【０００６】（第２の従来例）図１０は、第２の従来例
の映像信号処理システムボードにおける回路の一部を示
すものである。２は第２の半導体集積回路、３は第３の
半導体集積回路、４はクロック発生集積回路（クロック
ジェネレータ）、１８は機能ブロック１８、１９は内部
クロック生成回路１９である。

【０００７】第２の半導体集積回路２のクロックバッフ
ァ回路１９は、クロック発生集積回路４からマスタクロ
ック信号ＣＬＫを受けて内部クロック信号ＣＫＡを生成
する。また、第２の半導体集積回路２の機能ブロック１
８は、内部クロック信号ＣＫＡを受けて、入力されたデ
ータＤ２を処理し、データＤ３を出力する。

【０００８】第３の半導体集積回路３のクロックバッフ
ァ回路１９は、クロック発生集積回路４からマスタクロ
ック信号ＣＬＫを受けて内部クロック信号ＣＫＢを生成
する。また、第３の半導体集積回路３の機能ブロック１
８は、内部クロック信号ＣＫＢを受けて、入力されたデ
ータＤ３，Ｄ４を処理し、データＤ５を出力する。

【０００９】ここで、第２の半導体集積回路２および第
３の半導体集積回路３の内部の動作タイミングは、クロ
ック発生集積回路４からのマスタクロック信号ＣＬＫを
基準にしてセットアップおよびホールドアップを規定し
ている。図１１は第２の半導体集積回路２のクロックバ
ッファ回路の一例、図１２は第３の半導体集積回路３の
クロックバッファ回路の一例を示すものである。ここ
で、両クロックバッファ回路のインバータの直列接続段
数は、各半導体集積回路２，３のクロック負荷によって
異なったものとなる。各半導体集積回路２，３は個別に
タイミング設計されているために、各半導体集積回路
２，３間でのタイミングの整合をとる必要がある。具体
的には、例えば、図１１および図１２に示す通り、内部
クロック信号ＣＫＡ，ＣＫＢは夫々マスタクロック信号
ＣＬＫをバッファリングした信号で、マスタクロック信
号ＣＬＫに対してできるだけ遅延を小さく設計する。内
部クロック信号ＣＫＡ，ＣＫＢのマスタクロック信号Ｃ
ＬＫに対する遅延分を補正するため、また、出力信号の
遅延を可及的に小さくしている。

【００１０】

【発明が解決しようとする課題】

（第１の課題）第１の従来例のシステムボード上におい
て、第１の半導体集積回路１から出力されるデータ信号
Ｄ３は、次段の第２の半導体集積回路２を迂回して第３
の半導体集積回路３に入力される。ここで、第２の半導
体集積回路２を迂回し第３の半導体集積回路３まで配線
するための配線パターンは第２の半導体集積回路２に隣
接する領域で冗長な配線パターンとなっている。このよ
うにボード上での配線長が大きい信号は、配線抵抗、配
線容量が付き電力の消費を招き、配線遅延によりタイミ
ング精度も悪化する。

【００１１】本発明は、上記課題に鑑み、配線遅延によ
るタイミング精度の悪化を防止し得る半導体集積回路お
よびこれを使用した回路装置を提供することを目的とす
る。

【００１２】（第２の課題）図９に示した第１の従来例
のボードでは、冗長な配線パターンが多かったため、配
線間の磁気干渉により信号ノイズが生じるおそれがあっ
た。また、システムボード上で配線パターンが長くなる
と、信号波形に歪みが生じやすくなる。かかる信号波形
を低減しようとする場合、さらに信号整形回路を接続す
る必要があるが、そうするとさらに配線数を多く必要と
するため、配線パターン内での信号ノイズおよび波形歪
みが生じ易くなる。

【００１３】本発明は、上記課題に鑑み、配線パターン
内での信号ノイズおよび波形歪みを低減し得る半導体集
積回路を提供することを目的とする。

【００１４】（第３の課題）図９に示した第１の従来例
のボードでは、例えば第１の半導体集積回路１は、クロ
ック発生集積回路４からマスタクロック信号ＣＬＫを受
け、図示しない内部クロック生成回路で内部の各種集積
回路の動作タイミングの制御をする内部制御信号を生成
する。そして、集積回路で処理したデータ信号Ｄ２，Ｄ
３を出力する。第３の半導体集積回路３も同様に、クロ
ック発生集積回路４からマスタクロック信号ＣＬＫを受
け、図示しない内部クロック生成回路で内部の各種集積
回路の動作タイミングの制御をする内部制御信号を生成
する。そして、データ信号Ｄ３を集積回路で処理しデー
タ信号Ｄ５を出力する。

【００１５】ここで、クロック発生集積回路４から各半
導体集積回路１〜３へマスタクロック信号ＣＬＫを供給
するための配線パターンの長さは通常互いに異なる。し
たがって、第１の半導体集積回路１に入力されるマスタ
クロック信号ＣＬＫおよびデータ信号Ｄ１のタイミング
関係と、第２の半導体集積回路２に入力されるマスタク
ロック信号ＣＬＫおよびデータ信号Ｄ２とのタイミング
関係と、第３の半導体集積回路３に入力されるマスタク
ロック信号ＣＬＫおよびデータ信号Ｄ３，Ｄ４とのタイ
ミングの相互関係は、その配線長等に応じて異なり、故
に半導体集積回路１〜３によって配線遅延の差が生じ
る。そうすると、各半導体集積回路１〜３において入力
されるデータ信号Ｄ１〜Ｄ４とクロック信号との位相に
互いにズレが生じる。

【００１６】このように、すべての半導体集積回路１〜
３において動作タイミングを、クロック発生集積回路４
からのマスタクロック信号ＣＬＫを基準に規定している
ため、セットアップ・ホールド時間のマージン確保が困
難で、各半導体集積回路１〜３のタイミング設計に負担
がかかる等の問題があった。

【００１７】一方、第２の従来例では、各半導体集積回
路１０〜１４がクロック発生集積回路１５からマスタク
ロックを取り込む際、配線遅延等により生じる各半導体
集積回路１０〜１４間のクロックスキューを小さくする
ため、各半導体集積回路１０〜１４においてクロックバ
ッファのサイズや段数について検討が必要である。ま
た、各半導体集積回路１０〜１４毎に内部クロック生成
回路１９を設計する必要がある。各半導体集積回路１０
〜１４間でデータ信号とクロック信号のタイミング設計
の整合をとる必要がある。これらのことから、各半導体
集積回路１０〜１４のタイミング設計が極めて複雑とな
り、第１の従来例と同様、開発側の負担が極めて大きか
った。

【００１８】本発明は、上記課題に鑑み、半導体集積回
路内の動作タイミングの基準となるクロックのタイミン
グ制御を容易にし得る半導体集積回路およびこれを使用
した回路装置を提供することを目的とする。

【００１９】（第４の課題）図９に示した第１の従来例
のボードでは、半導体集積回路１〜３の相互間接続用配
線内の信号を観測したい場合、観測信号がディジタル信
号だと、モニタ８に接続する前にＤ／Ａコンバータ５と
の接続が必要であり、また観測する信号のコードがＤ／
Ａコンバータ５の仕様と異なる場合は更にコード変換装
置が必要である。このため、第１の従来例のボードで
は、Ｄ／Ａコンバータ５やコード変換装置７へ観測信号
を取り込むタイミング設計が必要であった。しかしなが
ら、複数の異なる半導体集積回路１〜３を対象とするた
め、ストローブ信号を発生させたり、コード変換装置７
の設定を行なう等、タイミング設計は複雑で困難を極め
ていた。また、これに伴い、配線パターンが複雑になれ
ば、ボード上での配線パターン破損の恐れ等、種々の不
具合が生じるおそれが高くなっていた。

【００２０】本発明は、上記課題に鑑み、Ｄ／Ａコンバ
ータやコード変換装置へ観測信号を取り込む際のボード
上での配線パターンを単純に構成できる半導体集積回路
およびこれを使用した回路装置を提供することを目的と
する。

【００２１】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、所定の機能を有する回路がモノリシッ
クに形成された回路集積部と、該回路集積部の平面視周
囲部に形成された複数個の入力端子および複数個の出力
端子とを備え、前記回路集積部内に、前記複数個の入力
端子のうち少なくとも一の入力端子と前記複数個の出力
端子のうち少なくとも一の出力端子とを互いに同電位に
設定する同電位設定手段を有せしめられる。

【００２２】本発明の請求項２に係る課題解決手段は、
前記同電位設定手段は、前記一の入力端子から入力され
たデータをそのまま前記一の出力端子に出力する短絡線
から構成される。

【００２３】本発明の請求項３に係る課題解決手段は、
前記短絡線にて互いに接続される前記一の入力端子およ
び前記一の出力端子は、前記回路集積部の平面視周囲部
の互いに異なる方向に離間して配置される。

【００２４】本発明の請求項４に係る課題解決手段は、
前記同電位設定手段は、前記一の入力端子から入力され
たデータの波形を整形して前記一の出力端子に出力する
波形整形回路から構成される。

【００２５】本発明の請求項５に係る課題解決手段は、
前記波形整形回路は、偶数個のインバータが直列に接続
されてなる遅延回路から構成される。

【００２６】本発明の請求項６に係る課題解決手段は、
基板上に、外部からのデータ信号が入力されるデータ入
力端子と、外部からのクロック信号が入力されるクロッ
ク入力端子と、前記クロック入力端子からのクロック信
号を受けて内部クロック信号を生成する内部クロック生
成回路と、前記データ入力端子からのデータ信号および
前記内部クロック生成回路からの内部クロック信号を受
けて所定のデータ処理を行う回路集積部と、該回路集積
部から出力されたデータ信号を他の半導体集積回路へ出
力するデータ出力端子と、前記内部クロック生成回路か
らの内部クロック信号を前記データ出力端子からの前記
データ信号と同じタイミングで前記他の半導体集積回路
へ出力するクロック出力端子とを備える。

【００２７】本発明の請求項７に係る課題解決手段は、
前記データ入力端子と前記クロック入力端子は、前記基
板の同一方向端部に近接して配置され、前記データ出力
端子と前記クロック出力端子は、前記基板の前記データ
入力端子と前記クロック入力端子とは逆側端部に近接し
て配置される。

【００２８】本発明の請求項８に係る課題解決手段は、
少なくとも２個以上の半導体集積回路が直列に接続され
る回路群と、該回路群から出力されたデータ信号をＤ／
Ａ変換するＤ／Ａコンバータとを備える回路装置におい
て、前記回路群内に組み込まれる半導体集積回路であっ
て、データ信号が入力されるデータ入力端子と、該デー
タ入力端子に入力されたデータ信号を所定の機能に基づ
いて信号処理する回路集積部と、所定の入力信号を受け
て所定の場合にのみ前記Ｄ／ＡコンバータでのＤ／Ａ変
換可能な形式に変換して出力するコード変換回路と、該
コード変換回路への前記所定の入力信号として、前記回
路集積部からの信号および前記データ入力端子に入力さ
れたデータ信号を選択的に切り換える第１のセレクタと
を備え、前記コード変換回路は、前記所定の入力信号を
受けて前記Ｄ／ＡコンバータでのＤ／Ａ変換可能な形式
に変換するコード変換部と、前記所定の場合に前記コー
ド変換部から出力されるデータ信号を出力し、前記所定
の場合以外に前記所定の入力信号をそのまま出力する第
２のセレクタとを備える。

【００２９】本発明の請求項９に係る課題解決手段は、
少なくとも２個以上の半導体集積回路が直列に接続され
る回路群と、該回路群から出力されたデータ信号をＤ／
Ａ変換するＤ／Ａコンバータと、前記回路群の動作を制
御するためのマスタクロック信号を発生するクロック発
生集積回路とを備える回路装置であって、前記各半導体
集積回路は、データ信号が入力されるデータ入力端子
と、該データ入力端子に入力されたデータ信号を所定の
機能に基づいて信号処理する回路集積部と、該回路集積
部から出力されたデータ信号を次段の半導体集積回路へ
出力するデータ出力端子とを備え、前記回路装置は、前
記半導体集積回路ごとに設けられ、対応の前記半導体集
積回路の内部動作を制御するための内部クロック信号を
生成し対応の前記半導体集積回路の前記回路集積部へ出
力する内部クロック生成回路と、前記半導体集積回路ご
とに設けられ、対応の前記内部クロック生成回路からの
内部クロック信号を対応の前記半導体集積回路の前記デ
ータ出力端子からの前記データ信号と同じタイミングで
対応の前記半導体集積回路の次段の半導体集積回路へ出
力するクロック出力部とを備える。

【００３０】本発明の請求項１０に係る課題解決手段
は、前記内部クロック生成回路および前記クロック出力
部は、対応の前記半導体集積回路の内部に取り込まれ
る。

【００３１】本発明の請求項１１に係る課題解決手段
は、少なくとも２個以上の半導体集積回路が直列に接続
される回路群と、該回路群から出力されたデータ信号を
Ｄ／Ａ変換するＤ／Ａコンバータとを備える回路装置で
あって、前記各半導体集積回路は、データ信号が入力さ
れるデータ入力端子と、該データ入力端子に入力された
データ信号を所定の機能に基づいて信号処理する回路集
積部とを備え、前記回路装置は、前記半導体集積回路ご
とに設けられ、所定の入力信号を受けて所定の場合にの
み前記Ｄ／ＡコンバータでのＤ／Ａ変換可能な形式に変
換して出力するコード変換回路と、前記半導体集積回路
ごとに設けられ、対応の前記コード変換回路への前記所
定の入力信号として、対応の前記半導体集積回路の前記
回路集積部からの信号および対応の前記半導体集積回路
の前記データ入力端子に入力されたデータ信号を選択的
に切り換える第１のセレクタとを備え、前記コード変換
回路は、前記所定の入力信号を受けて前記Ｄ／Ａコンバ
ータでのＤ／Ａ変換可能な形式に変換するコード変換部
と、前記所定の場合に前記コード変換部から出力される
データ信号を出力し、前記所定の場合以外に前記所定の
入力信号をそのまま出力する第２のセレクタとを備え
る。

【００３２】本発明の請求項１２に係る課題解決手段
は、前記コード変換回路および前記第１のセレクタは、
対応の前記半導体集積回路の内部に取り込まれる。

【００３３】

【作用】本発明請求項１に係る半導体集積回路では、例
えば複数個の該半導体集積回路を直列に接続する構成の
回路装置に適用する。ここで、入力側の一の半導体集積
回路の所定の機能を奏せしめたい場合は、該一の半導体
集積回路の複数個の入力端子のうち一部の入力端子にデ
ータ信号等を入力し、回路集積部を動作させる。一方、
該入力側の一の半導体集積回路の所定の機能を奏せしめ
ない場合でかつこれに直列に接続された出力側の他の半
導体集積回路の所定の機能を奏せしめたい場合は、入力
側の一の半導体集積回路の複数個の入力端子のうち同電
位設定手段が接続された一の入力端子にデータ信号を入
力する。そうすると、入力側の一の半導体集積回路の一
の入力端子とこれに対応する一の出力端子は、同電位設
定手段にて同電位に設定され、故に一の入力端子が一の
出力端子にそのまま出力される。すなわち、入力側の一
の半導体集積回路の内部を通じて、入力データを出力側
の他の半導体集積回路へ通過させることができる。した
がって、入力データを、配線を半導体集積回路の外部で
迂回させて出力側の他の半導体集積回路まで引き回す必
要がなくなる。

【００３４】本発明請求項２に係る半導体集積回路で
は、入力側の一の半導体集積回路の所定の機能を奏せし
めない場合、入力されたデータ信号を短絡線にて一の出
力端子に出力する。この場合、極めて簡単な構成で、一
の入力端子と一の出力端子とを同電位に設定できる。

【００３５】本発明請求項３に係る半導体集積回路で
は、複数個の半導体集積回路を直列に接続する場合、入
力側の半導体集積回路の一の出力端子と、これに隣接す
る出力側の半導体集積回路の一の入力端子とを互いに近
接させて配置し接続する。このように複数個の半導体集
積回路を順次接続すれば、一の出力端子および一の入力
端子はほぼ最短距離の経路に配置できる。

【００３６】本発明請求項４に係る半導体集積回路で
は、一の入力端子と一の出力端子とを同電位に設定する
際、波形整形回路にて入力されたデータの波形を整形し
て出力する。したがって、配線間の磁気干渉により信号
ノイズが生じても、波形整形回路にて波形歪みを低減で
きる。

【００３７】本発明請求項５に係る半導体集積回路で
は、波形整形回路を遅延回路に応用でき、各半導体集積
回路での信号処理のタイミング制御を簡単な構成で行う
ことができる。

【００３８】本発明請求項６、請求項９および請求項１
０では、互いに隣合う半導体集積回路間でデータ信号お
よびクロック信号を受け渡す。そうすると、半導体集積
回路間でのデータ信号とクロック信号の配線距離をほぼ
同一にでき、これらの間の位相のズレを防止できる。し
たがって、データ信号とその制御信号のタイミングマー
ジンを確保することができ、またクロックスキューが生
じないため、各半導体集積回路のタイミング設計負荷が
軽減され、タイミング精度も向上する。さらに、クロッ
ク発生集積回路で生成する制御信号の数を削減でき、そ
のための開発負荷を軽減できる。また、ボード上のクロ
ック発生集積回路１５から全ての半導体集積回路へ制御
信号を供給していた従来例に比べて、ボード上での冗長
配線を大幅に削減できる。特に、請求項６および請求項
１０のように、内部クロック生成回路およびクロック出
力部を各半導体集積回路の内部に取り込んでいるので、
回路装置へ組み込む際の取扱いが便利になる。

【００３９】本発明請求項７に係る半導体集積回路で
は、複数個の半導体集積回路を直列に接続する場合、入
力側の半導体集積回路のデータ出力端子と、これに隣接
する出力側の半導体集積回路のデータ入力端子とを互い
に近接させて配置し接続し、かつ、入力側の半導体集積
回路のクロック出力端子と、これに隣接する出力側の半
導体集積回路のクロック入力端子とを互いに近接させて
配置し接続する。このように複数個の半導体集積回路を
順次接続すれば、各出力端子および各入力端子はほぼ最
短距離の経路に配置でき、したがって、各従来例の冗長
な配線に比べて配線の長さを大幅に短縮できる。

【００４０】本発明請求項８、請求項１１および請求項
１２では、複数個の該半導体集積回路を直列に接続する
構成の回路装置において、通常の最終出力信号を出力す
る場合は、各半導体集積回路の機能に応じて回路集積部
を動作させる。同時に、最終段の半導体集積回路のコー
ド変換回路の第２のセレクタのみ、コード変換部から出
力されるデータ信号を出力させ、他の半導体集積回路の
コード変換回路の第２のセレクタはコード変換回路への
所定の入力信号をそのまま出力する。この際、回路集積
部を動作させる半導体集積回路については、全ての半導
体集積回路の第１のセレクタにて回路集積部からの信号
を選択し、これをコード変換回路への所定の入力信号と
して入力する。そうすると、複数個の半導体集積回路に
ついて重複してコード変換する事態を防止できる。一
方、信号処理途中の中間ノードを観測する場合、観測デ
ータを出力する半導体集積回路およびこれより前段の半
導体集積回路についてのみ、その第１のセレクタで夫々
の回路集積部からの信号を選択しコード変換回路に入力
する。そして、観測データを出力する半導体集積回路の
第２のセレクタのみ、コード変換部から出力されるデー
タ信号を出力させる。観測データを出力する半導体集積
回路よりも後段の半導体集積回路については、全て第１
のセレクタにて入力されたデータをそのままコード変換
回路に短絡させるとともに、コード変換回路内の第２の
セレクタで入力されたデータをそのまま出力する。そう
すると、信号処理途中の中間ノードより後段の半導体集
積回路の機能を停止させるとともに、複数個の半導体集
積回路について重複してコード変換する事態を防止でき
る。このように、各半導体集積回路内にコード変換回路
を取り込んで所定の半導体集積回路についてのみコード
変換を行うよう構成したので、第１の従来例のように外
部のコード変換装置をプローバにて外付けする必要がな
くなり、その分、手間を省くことができる。特に、請求
項１２のように、コード変換回路および第１のセレクタ
を各半導体集積回路の内部に取り込んでいるので、回路
装置へ組み込む際の取扱いが便利になる。

【００４１】

【実施例】 （第１の実施例） ＜構成＞本発明の第１の実施例の半導体集積回路は、図
１の如く、１枚のシリコン結晶等の基板上に様々な機能
を有する電子回路がモノリシックに形成された平面視矩
形状の回路集積部２１と、該回路集積部２１の平面視周
囲部から四方へ突出された数十本のピン２２とを備え
る。ここで、該ピン２２のうち２３，２４は入力端子、
２５，２６は出力端子である。そして、前記回路集積部
２１の内部において、前記ピン２２のうち回路集積部２
１の平面視周囲部の互いに逆方向（すなわち図１中の右
左方向）に離間して配置された一の入力端子２３および
一の出力端子２５は、同電位設定手段にて互いに同電位
に設定されている。該同電位設定手段は、具体的には、
前記一の入力端子２３および前記一の出力端子２５の間
に接続される短絡線２７である。なお、該短絡線２７に
て短絡される前記一の入力端子２３および前記一の出力
端子２５は、前記回路集積部２１内の各種電子回路への
入出力に必要のない余分なピンが使用される。

【００４２】本実施例の半導体集積回路は、例えば図２
に示したような回路に組み込まれる。ここで、図２は、
ハイビジョン等の新世代のテレビジョン受像器のデコー
ダ用のＩＣボードを簡略化して示した図である。かかる
デコーダの機能は図９に示した第１の従来例で説明した
通りであり、第１の従来例と同様の機能を有する部材お
よび要素は同一符号を付している。ただし、本実施例で
は、第１の半導体集積回路１から出力される一対のデー
タ信号Ｄ２，Ｄ３がいずれも第２の半導体集積回路２ａ
に入力され、かつ第２の半導体集積回路２ａから出力さ
れる一対のデータ信号Ｄ３，Ｄ４が第３の半導体集積回
路３に入力される点が第１の従来例と異なる。ここで、
前記第１の半導体集積回路１は判断機能を司る回路であ
り、静止画データであるかあるいは動画データであるか
を判断し、静止画データであると判断したときに静止画
データ信号Ｄ３を送信し、動画データであると判断した
ときにデータ信号Ｄ２を送信する。第２の半導体集積回
路２ａは動画処理機能を司る処理回路であり、前記第１
の半導体集積回路１からのデータ信号Ｄ２およびクロッ
ク発生集積回路４からのマスタクロック信号ＣＬＫを受
けてデータを処理する。第３の半導体集積回路３は出力
回路であって、第２の半導体集積回路２ａで処理された
データ、または第１の半導体集積回路１からのデータが
例えばオフセットバイナリ形式である場合に、かかるデ
ータを受けて、これをＤ／Ａコンバータ５に入力可能な
異なる形式、例えばストレートバイナリ形式に変換す
る。

【００４３】そして、図１に示した本実施例の半導体集
積回路は、図２中の第２の半導体集積回路２ａとして使
用される。ここで、複数個のピン２２のうち、一の入力
端子２３は、前記第１の半導体集積回路１から出力され
たデータ信号Ｄ３を入力するためのものである。他の入
力端子２４は、前記第１の半導体集積回路１から出力さ
れたデータ信号Ｄ２を入力するためのものである。一の
出力端子２５は、前記一の入力端子２３から入力された
データ信号Ｄ３を前記短絡線２７を通じてそのまま出力
するためのものである。他の出力端子２６は、前記他の
入力端子２４から入力されたデータ信号Ｄ２およびクロ
ック発生集積回路４からのマスタクロック信号ＣＬＫを
受け、データを処理するためのものである。その他の構
成は、第１の従来例と同様であるため説明を省略する。

【００４４】＜使用方法＞上記構成の半導体集積回路の
使用方法を説明する。まず、クロック発生集積回路４か
ら第１の半導体集積回路１、第２の半導体集積回路２ａ
および第３の半導体集積回路３へマスタクロック信号Ｃ
ＬＫが伝送される。そして、プローバ接続やその他の通
信等、所望の伝送方法によってデータ信号Ｄ１を入力端
子（ＩＮ１）にボード入力する。入力されたデータ信号
Ｄ１は、第１の半導体集積回路１に入力される。ここ
で、第１の半導体集積回路１はデータ信号Ｄ１が、静止
画データであるかあるいは動画データであるかを判断す
る。そして、静止画データであると判断したときには、
所定のピンからデータ信号Ｄ３を送信し、第２の半導体
集積回路２ａの入力端子２３に入力する。入力されたデ
ータ信号Ｄ３は、短絡線２７および出力端子２５を通じ
てそのまま第３の半導体集積回路３へ送信される。

【００４５】一方、第１の半導体集積回路１にてデータ
信号Ｄ１がデータであると判断したときには、第１の半
導体集積回路１は他のピンからデータ信号Ｄ２を送信
し、第２の半導体集積回路２ａの入力端子２４に入力さ
れる。そして、データ信号Ｄ２をクロック発生集積回路
４からのマスタクロック信号ＣＬＫを受けて処理し、出
力端子２６から第３の半導体集積回路３へ送信する。

【００４６】第３の半導体集積回路３は、第２の半導体
集積回路２ａで処理されたデータ、または第１の半導体
集積回路１からのデータが例えばオフセットバイナリ形
式である場合に、かかる画像データを受けて、例えばス
トレートバイナリ形式に変換する。しかる後、これをＤ
／Ａコンバータ５にてアナログデータに変換し、ボード
の出力端子（ＯＵＴ１）からモニタ８にデータ伝送（Ｄ
９）してモニタを行う。ここで、Ｄ２〜Ｄ４といった中
間データをモニタしたい場合は、プローバ９を各種デー
タＤ２〜Ｄ４に対応する端子に接続し、コード変換装置
７にてストレートバイナリ形式に変換した後、直接にＤ
／Ａコンバータ５へ入力すればよい。

【００４７】ところで、本実施例では、各半導体集積回
路１，２ａ，３の間で夫々データ信号Ｄ２，Ｄ４を受け
渡す必要があるため、これらの配置は、第１の半導体集
積回路１、第２の半導体集積回路２ａ、第３の半導体集
積回路３の順に一方向に配置している。したがって、デ
ータ信号Ｄ２，Ｄ４は第１の半導体集積回路１から第３
の半導体集積回路３に至るまで、略最短距離の経路を通
過することになる。そして、本実施例では、データ信号
Ｄ３についても、回路集積部２１の内部の短絡線２７を
通じて第３の半導体集積回路３へ伝送しているので、第
１の従来例のようにデータ信号Ｄ３のための配線を第２
の半導体集積回路２ａの周囲を迂回して引き回す必要が
なくなる。そうすると、第１の従来例に比べて第１の半
導体集積回路１から第３の半導体集積回路３へ至る配線
経路の長さは大幅に低減される。したがって、配線抵抗
および配線容量を低減でき、低消費電力化、配線遅延を
低減できる。また配線間の干渉によるノイズを軽減で
き、タイミング精度も向上する。

【００４８】（第２の実施例） ＜構成＞図３は本発明の第２の実施例の半導体集積回路
を示す図である。本実施例の半導体集積回路は、第１の
半導体集積回路１からのデータ信号に対応する一の入力
端子および一の出力端子を同電位設定手段にて互いに同
電位に設定する点で、第１の実施例と同様であるが、本
実施例では、かかる同電位設定手段が一対のインバータ
を備える点で第１の実施例と異なる。ここで、図３中の
２１は回路集積部、２２はピン、２３ａは第１の半導体
集積回路１からのデータ信号（入力）Ｄ３ｉｎが入力さ
れる入力端子、２４はデータ信号Ｄ２が入力される入力
端子、２５ａは第３の半導体集積回路３へ静止画データ
信号（出力）Ｄ３ｏｕｔを出力する出力端子、２６はデ
ータ信号Ｄ４を出力する出力端子である。なお、第１の
従来例および第１の実施例と同様の部材および要素は同
一符号を付し、説明を省略する。

【００４９】前記両インバータ３１，３２は、互いに直
列に接続され、入力Ｄ３ｉｎに対して二回反転すること
で、出力Ｄ３ｏｕｔを正転させることで、入力端子２３
ａと出力端子２５ａとを同電位に設定することができ
る。ただし、両インバータ３１，３２とも所定のスレッ
シュ特性を有しているため、実際の入力レベルとスレッ
シュレベルとの間に雑音余裕度（マージン）を持たせる
ことができ、また、両インバータ３１，３２の夫々の出
力は方形波となるため、かかる縦続インバータ３１，３
２は波形整形回路として機能する。かかる半導体集積回
路は、図４中の第２の半導体集積回路２ｂとして使用さ
れる。

【００５０】＜使用方法＞上記構成の半導体集積回路の
使用方法を図４に基づいて説明する。まず、クロック発
生集積回路４から第１の半導体集積回路１、第２の半導
体集積回路２ｂおよび第３の半導体集積回路３へマスタ
クロック信号ＣＬＫが伝送される。そして、プローバ接
続やその他の通信等、所望の伝送方法によってデータ信
号Ｄ１を入力端子（ＩＮ１）にボード入力する。入力さ
れたデータ信号Ｄ１は、第１の半導体集積回路１に入力
される。ここで、第１の半導体集積回路１はデータ信号
Ｄ１が静止画データであるかあるいは動画データである
かを判断する。そして、静止画データであると判断した
ときには、所定のピンからデータ信号Ｄ３ｉｎを送信
し、第２の半導体集積回路２ｂの入力端子２３ａに入力
する。入力されたデータ信号Ｄ３ｉｎは、一対のインバ
ータ３１，３２を経て二回反転された後、波形整形され
たデータ信号Ｄ３ｏｕｔとして、出力端子２５ａを通じ
て第３の半導体集積回路３へ送信される。

【００５１】一方、第１の半導体集積回路１にてデータ
信号Ｄ１がデータであると判断したときには、第１の半
導体集積回路１は他のピンからデータ信号Ｄ２を送信
し、第２の半導体集積回路２ｂの入力端子２４に入力さ
れる。そして、データ信号Ｄ２をクロック発生集積回路
４からのマスタクロック信号ＣＬＫを受けて処理し、出
力端子２６から第３の半導体集積回路３へ送信する。

【００５２】第３の半導体集積回路３は、第２の半導体
集積回路２ｂで処理されたデータ、または第１の半導体
集積回路１からの静止画データが例えばオフセットバイ
ナリ形式である場合に、かかる画像データを受けて、例
えばストレートバイナリ形式に変換する。しかる後、こ
れをＤ／Ａコンバータ５にてアナログデータに変換し、
ボードの出力端子（ＯＵＴ１）からモニタ８にデータ伝
送（Ｄ９）してモニタを行う。ここで、Ｄ２〜Ｄ４とい
った中間データをモニタしたい場合は、プローバ９を各
種データＤ２〜Ｄ４に対応する端子に接続し、コード変
換装置７にてストレートバイナリ形式に変換した後、直
接にＤ／Ａコンバータ５へ入力すればよい。

【００５３】このように、本実施例では、第１の実施例
と同様に、第２の半導体集積回路２ｂの周囲に配線を迂
回させず配線でき、第１の従来例に比べて第１の半導体
集積回路１から第３の半導体集積回路３へ至る配線経路
の長さを大幅に低減できるだけでなく、データ信号に雑
音が入ったりして波形に歪みが生じた場合に、これを除
去できる。したがって、タイミング精度の大幅な向上が
可能となる。

【００５４】（第３の実施例） ＜構成＞図５は本発明の第３の実施例の半導体集積回路
を示す図である。本実施例の半導体集積回路は、前段の
半導体集積回路は、次段の半導体集積回路に対して、デ
ータ信号を受け渡すと同時に、該データ信号を制御して
いるクロック信号（制御信号）を平行して受け渡すよう
構成されたものである。図５中の４１，４２は半導体集
積回路であり、このうち、一の半導体集積回路４１は入
力側に、他の半導体集積回路４２は出力側に配置されて
いる。各半導体集積回路４１，４２は、入力側からデー
タ信号Ｄ１，Ｄ２を受けて所定の機能に応じてデータ処
理を行う回路集積部４３，４４と、入力側からクロック
信号ＣＬＫ１，ＣＬＫ３を受けてバッファリングする内
部クロック生成回路４５，４６と、該内部クロック生成
回路４５，４６からの内部クロック信号ＣＬＫ２，ＣＬ
Ｋ４および前記回路集積部４３，４４からのデータ信号
Ｄ２，Ｄ４を受けてこれらを同期処理し出力側へ出力す
る出力ラッチ４７，４８とを夫々備えている。そして、
本実施例の半導体集積回路は、出力ラッチ４７，４８か
らのデータ信号Ｄ２，Ｄ４が出力されるデータ出力端子
５１，５２とは別に、内部クロック生成回路４５，４６
からのクロック信号ＣＬＫ２，ＣＬＫ４が出力されるク
ロック出力端子５３，５４が設けられている。なお、図
５中の５５，５６は各半導体集積回路４１，４２のデー
タ入力端子、５７，５８は各半導体集積回路４１，４２
のクロック入力端子である。

【００５５】本実施例の半導体集積回路４１，４２は、
例えば図６に示したような回路に組み込まれる。ここ
で、図６は、映像信号処理を行うデコーダのＩＣボード
を簡略化して示したものである。図６において第１の実
施例と同様の機能を有する部材および要素は同一符号を
付している。

【００５６】＜使用方法＞上記構成の半導体集積回路の
使用方法を説明する。まず、図５において、まず、一の
半導体集積回路４１では、外部より入力したクロック信
号ＣＬＫ１を内部クロック生成回路４５で受け、クロッ
ク信号ＣＬＫ２を生成する。回路集積部４３は、生成さ
れたクロック信号ＣＬＫ２に基づいてタイミング制御し
信号処理を行い、データ信号Ｄ２を出力する。そして、
出力ラッチ４７にてデータ出力端子５１からデータ信号
Ｄ２を出力すると共に、クロック出力端子５３からＣＬ
Ｋ２を出力する。

【００５７】一方、次段の半導体集積回路４２は、半導
体集積回路４１のデータ出力端子５１からのデータ信号
Ｄ２をデータ入力端子５６から受け、回路集積部４４に
て生成されたクロック信号ＣＬＫ２に基づいてタイミン
グ制御し信号処理を行い、データ信号Ｄ３を出力する。
同時に、半導体集積回路４１からのクロック信号ＣＬＫ
２をクロック入力端子５８にて受け（ＣＬＫ３）、クロ
ック信号ＣＬＫ４を生成する。そして、出力ラッチ４８
にてデータ出力端子５２からデータ信号Ｄ４を出力する
と共に、クロック出力端子５４からクロック信号ＣＬＫ
４を出力する。

【００５８】このように、データ信号とクロック信号
（制御信号）を共に半導体集積回路間で受け渡している
ので、半導体集積回路間でのデータ信号と制御信号の位
相のズレを防止できる。したがって、データ信号とその
制御信号のタイミングマージンを確保することができ、
またクロックスキューが生じないため、各半導体集積回
路のタイミング設計負荷が軽減され、タイミング精度も
向上する。また、クロック発生集積回路で生成する制御
信号の数を削減でき、そのための開発負荷を軽減でき
る。

【００５９】また、ボード上のクロック発生集積回路１
５から全ての半導体集積回路へ制御信号を供給していた
従来例に比べて、ボード上での冗長配線を大幅に削減で
きる。なお、本実施例では、ＩＣボードとして図９に示
した第１の従来例に対応する構成のものを説明したが、
図１０に示した第２の従来例に対応するものに適用して
もよいことは言うまでもない。

【００６０】（第４の実施例） ＜構成＞図７は本発明の第４の実施例の半導体集積回路
を示す図である。本実施例の半導体集積回路は、映像信
号処理システムにおいて、最終出力信号と同様に信号処
理途中の中間ノードの観測を可能とするものである。図
７中の６１は半導体集積回路、６２は入力側からデータ
信号Ｄａを受けて所定の機能に応じてデータ信号Ｄｂへ
変換する回路集積部、６３は出力するデータ信号をＤ
ａ，Ｄｂのいずれにするかを選択する第１のセレクタ、
６４は前記第１のセレクタ６３で選択されたデータ信号
をさらにＤ／Ａ変換可能な形式、例えばストレートバイ
ナリ形式にコード変換するコード変換回路である。前記
第１のセレクタ６３のＯＮ接点はデータ入力端子に接続
されている。一方、第１のセレクタ６３のＯＦＦ接点は
回路集積部６２の出力（Ｄｂ）端子が接続されている。
前記コード変換回路６４は、コード変換部７１と、該コ
ード変換部７１のオンオフ切り換えを行う第２のセレク
タ７２とを備える。そして、前記第２のセレクタ７２の
ＯＮ接点は前記コード変換部７１の出力端子に接続さ
れ、第２のセレクタ７２のＯＦＦ接点は前記第１のセレ
クタ６３に接続されている。なお、前記第１のセレクタ
６３および第２のセレクタ７２は、外部から入力される
図示しないセレクト信号（ワード線入力信号）にてＯＮ
−ＯＦＦ切り換えする。

【００６１】図８は、図７に示した半導体集積回路が適
用される回路である。ここで、図８は、映像信号処理シ
ステムとして、デコーダのＩＣボードである。図８にお
いて、６１Ａ〜６１Ｄは半導体集積回路であって、特
に、６１Ａは送信されたデータが動画であるか静止画で
あるかを判断する判断機能を司る回路、６１Ｂは半導体
集積回路６１Ａにてデータが動画であると判断したとき
にこれを処理する動画処理機能を司る回路、６１Ｃは半
導体集積回路６１Ａにてデータが静止画であると判断し
たときにこれを処理する動画処理機能を司る回路、６１
Ｄは半導体集積回路６１Ｂ，６１Ｃにて処理されたデー
タが例えばオフセットバイナリ形式である場合に、かか
るデータを受けて、これをＤ／Ａコンバータ５に入力可
能な異なる形式、例えばストレートバイナリ形式に変換
する出力回路、６２Ａ，６２Ｂ，６２Ｄは各半導体集積
回路６１Ａ，６１Ｂ，６１Ｄの回路集積部、６３Ｂ，６
３Ｄは各半導体集積回路６１Ｂ，６１Ｄの第１のセレク
タ、６４Ａ，６４Ｂ，６４Ｄは各半導体集積回路６１
Ａ，６１Ｂ，６１Ｄのコード変換回路である。このう
ち、半導体集積回路６１Ｂ，６１Ｃ，６１Ｄは図７に示
したものと同様の内部構造を有している。また、７５は
Ｄ／Ａコンバータ、「Ｄａｔａ ａ」〜「Ｄａｔａｄ」
はデータ信号である。

【００６２】＜使用方法＞上記構成の半導体集積回路の
使用方法を説明する。最終出力信号を出力する通常の映
像信号処理の場合には、まず、各半導体集積回路６１
Ａ，６１Ｂ，６１Ｃの各コード変換回路６４（６４Ａ、
６４Ｂ等）をＯＦＦにし、半導体集積回路６１Ｄのコー
ド変換回路６４（６４Ｄ）をＯＮにするとともに、全て
の半導体集積回路６１Ｂ，６１Ｃ，６１Ｄの第１のセレ
クタ６３（６３Ｂ〜６３Ｄ）をＯＦＦにする。そして、
データ信号（図８中省略）を半導体集積回路６１Ａに入
力し、回路集積部６２Ａにてデータ処理を行った後、コ
ード変換回路６４Ａに入力される。ここで、コード変換
回路６４ＡはＯＦＦであるため、コード変換を行わな
い。そして、データ信号の場合は半導体集積回路６１Ｂ
へ「Ｄａｔａ ａ」を送信し、静止画データ信号の場合
は半導体集積回路６１Ｃへ「Ｄａｔａ ｃ」を送信す
る。動画の場合、半導体集積回路６１Ｂにて「Ｄａｔａ
ａ」を受ける。ここで、第１のセレクタ６３ＢはＯＦ
Ｆであるから、「Ｄａｔａ ａ」は回路集積部６２Ｂに
入力され、所定の処理を行って「Ｄａｔａ ｂ」に変換
される。「Ｄａｔａ ｂ」は、第１のセレクタ６３Ｂの
ＯＦＦ接点を経てコード変換回路６４Ｂに入力される
が、コード変換回路６４ＢがＯＦＦであるため、ここで
はコード変換されずにそのまま「Ｄａｔａ ｃ」として
出力される。しかる後、半導体集積回路６１Ｄは「Ｄａ
ｔａ ｃ」を受ける。ここで、第１のセレクタ６３Ｄは
ＯＦＦであるから、「Ｄａｔａ ｃ」は回路集積部６２
Ｄに入力され、所定の処理を行い、第１のセレクタ６３
ＤのＯＦＦ接点を経てコード変換回路６４Ｄに入力され
る。コード変換回路６４ＤはＯＮであるため、ここでコ
ード変換が行われ、「Ｄａｔａ ｄ」として出力され
る。「Ｄａｔａ ｄ」はＤ／Ａコンバータ７５にてＤ／
Ａ変換され、外部へ出力される。

【００６３】次に、信号処理途中の中間ノードの観測を
行う場合、例えば半導体集積回路６１Ｂから出力される
「Ｄａｔａ ｃ」を観測する場合は、まず、半導体集積
回路６１Ａ，６１Ｃおよび半導体集積回路６１Ｄの各コ
ード変換回路６４（６４Ａ、６４Ｄ等）をＯＦＦにし、
半導体集積回路６１Ｂのコード変換回路６４（６４Ｂ）
をＯＮにするとともに、半導体集積回路６１Ｄの第１の
セレクタ６３（６３Ｄ）をＯＦＦに、半導体集積回路６
１Ｂの第１のセレクタ６３（６３Ｂ）をＯＮにする。そ
して、データ信号（図８中省略）を半導体集積回路６１
Ａに入力し、回路集積部６２Ａにてデータ処理を行った
後、コード変換回路６４Ａに入力される。ここで、コー
ド変換回路６４ＡはＯＦＦであるため、コード変換を行
わない。そして、データ信号「Ｄａｔａ ａ」を半導体
集積回路６１Ｂへ送信し、これを半導体集積回路６１Ｂ
にて受ける。ここで、第１のセレクタ６３ＢはＯＦＦで
あるから、「Ｄａｔａ ａ」は回路集積部６２Ｂに入力
され、所定の動画処理を行って「Ｄａｔａ ｂ」に変換
される。「Ｄａｔａ ｂ」は、第１のセレクタ６３Ｂの
ＯＦＦ接点を経てコード変換回路６４Ｂに入力される。
ここで、コード変換回路６４ＢがＯＮであるため、「Ｄ
ａｔａ ｂ」はコード変換されて「Ｄａｔａｃ」として
出力される。しかる後、半導体集積回路６１Ｄは「Ｄａ
ｔａ ｃ」を受ける。ここで、第１のセレクタ６３Ｄは
ＯＮであるから、「Ｄａｔａ ｃ」はコード変換回路６
４Ｄに直接入力され、またコード変換回路６４ＤがＯＦ
Ｆであるため、コード変換が省略されてそのまま「Ｄａ
ｔａ ｄ」として出力される。すなわち、「Ｄａｔａ
ｄ」は半導体集積回路６１Ｂからの「Ｄａｔａ ｃ」と
同じものである。かかる「Ｄａｔａ ｄ」はＤ／Ａコン
バータ７５にてＤ／Ａ変換され、外部（モニタ）へ出力
される。このときの出力データは、半導体集積回路６１
ＢがそのままＤ／Ａ変換されたものであるため、信号処
理途中の中間ノードデータとしての半導体集積回路６１
Ｂの出力「Ｄａｔａ ｃ」を観測できる。

【００６４】さらに、半導体集積回路６１Ａからの出力
「Ｄａｔａ ａ」を観測したい場合は、半導体集積回路
６１Ａのコード変換回路６４（６４Ａ）をＯＮに、半導
体集積回路６１Ｂ，６１Ｃおよび半導体集積回路６１Ｄ
の各コード変換回路６４（６４Ｂ、６４Ｄ等）をＯＦＦ
にするとともに、半導体集積回路６１Ｂ，６１Ｃおよび
半導体集積回路６１Ｄの各第１のセレクタ６３（６３
Ｂ，６３Ｄ等）をＯＮにし、半導体集積回路６１Ａより
後段のデータ処理機能を停止させればよい。

【００６５】このように、ボードから独立した形でコー
ド変換装置を取り付けなくても、第１の従来例と同様に
中間ノードの観測を容易に行うことができる。したがっ
て、第１の従来例に比べて、プローバの使用による評価
時の作業負荷を軽減でき、しかもシステムボードの破損
等のトラブルを避けることができる。

【００６６】なお、第１の従来例の変形例として、ボー
ド内にコード変換装置を各半導体集積回路から独立した
形で組み込むことも考えられる。本実施例では、ボード
内にコード変換装置を搭載するための面積を要さず、ボ
ードの小面積化が可能である。したがって、ボード全体
の面積を第１の従来例から拡大せずに、プローバの取り
付けの手間を省略できる。

【００６７】（変形例） （１）図に示すように、第２の実施例では、波形整形回
路として一対のインバータ３１，３２を使用していた
が、さらに多くのインバータを使用することで、遅延回
路としての機能を付与しても良い。この場合、使用する
インバータの個数は、入力端子と出力端子を同電位に設
定するため、偶数個必要となる。

【００６８】（２）図８に示すように、第４の実施例中
の半導体集積回路６１Ａは、回路集積部６２Ａおよびコ
ード変換回路６４Ａのみを有し、他の半導体集積回路に
設けられている第１のセレクタを省略していたが、他の
半導体集積回路との回路の標準化を図るために、第１の
セレクタ６３を設けて、図７に示した半導体集積回路と
同様の構成にしてもよい。

【００６９】

【発明の効果】本発明請求項１によると、入力側の一の
半導体集積回路の一の入力端子とこれに対応する一の出
力端子を同電位設定手段にて同電位に設定できるよう構
成しているので、入力側の一の半導体集積回路の内部を
通じて、入力データを出力側の他の半導体集積回路へ通
過させることができる。したがって、入力データを、配
線を半導体集積回路の外部で迂回させて出力側の他の半
導体集積回路まで引き回す必要がなくなる。そうする
と、第１の従来例に比べて各半導体集積回路間の配線経
路の長さを大幅に低減でき、配線抵抗および配線容量
（（第１の課題）参照）を低減でき、低消費電力化、配
線遅延を低減できる。また配線間の干渉によるノイズを
軽減でき、タイミング精度も向上するという効果があ
る。

【００７０】本発明請求項２によると、一の入力端子と
一の出力端子とを短絡線で結ぶだけといった極めて簡単
な構成で、一の入力端子と一の出力端子とを同電位に設
定でき、不要な半導体集積回路を迂回する冗長な配線を
形成しなくても、当該半導体集積回路の機能を省略でき
るという効果がある。

【００７１】本発明請求項３によると、一の入力端子お
よび一の出力端子を回路集積部の平面視周囲部の互いに
異なる方向に離間して配置しているので、複数個の半導
体集積回路を直列に接続する場合、入力側の半導体集積
回路の一の出力端子と、これに隣接する出力側の半導体
集積回路の一の入力端子とを互いに近接させて配置し接
続できる。そうすると、複数個の半導体集積回路を順次
接続する場合、一の出力端子および一の入力端子はほぼ
最短距離の経路に配置でき、したがって、第１の従来例
の冗長な配線に比べて配線の長さを大幅に短縮でき、配
線抵抗および配線容量を低減でき、低消費電力化、配線
遅延を低減できる。また配線間の干渉によるノイズを軽
減でき、タイミング精度も向上するという効果がある。

【００７２】本発明請求項４によると、前記同電位設定
手段を、前記一の入力端子から入力されたデータの波形
を整形して前記一の出力端子に出力する波形整形回路で
構成しているので、一の入力端子と一の出力端子とを同
電位に設定する際、波形整形回路にて入力されたデータ
の波形を整形して出力できる。したがって、配線間の磁
気干渉により信号ノイズ（（第２の課題）参照）が生じ
ても、波形整形回路にて波形歪みを低減できるという効
果がある。

【００７３】本発明請求項５によると、前記波形整形回
路を偶数個のインバータが直列に接続されてなる遅延回
路として応用しているので、各半導体集積回路での信号
処理のタイミング制御を簡単な構成で行うことができる
という効果がある。

【００７４】本発明請求項６、請求項９および請求項１
０によると、内部クロック生成回路と、内部クロック生
成回路からの内部クロック信号を次段の半導体集積回路
へ出力するクロック出力部とを、半導体集積回路ごとに
設けているので、データ信号およびクロック信号を同期
させて受け渡すことができ、これらの間の位相のズレ
（（第３の課題）参照）を防止できる。したがって、デ
ータ信号とその制御信号のタイミングマージンを確保す
ることができ、またクロックスキューが生じないため、
各半導体集積回路のタイミング設計負荷が軽減され、タ
イミング精度も向上する。さらに、クロック発生集積回
路で生成する制御信号の数を削減でき、そのための開発
負荷を軽減できる。また、ボード上のクロック発生集積
回路から全ての半導体集積回路へ制御信号を供給してい
た従来例に比べて、ボード上での冗長配線を大幅に削減
できる。特に、請求項６および請求項１０のように、内
部クロック生成回路およびクロック出力部を各半導体集
積回路の内部に取り込んでいるので、回路装置へ組み込
む際の取扱いが便利になるという効果がある。

【００７５】本発明請求項７によると、複数個の半導体
集積回路を直列に接続する場合、入力側の半導体集積回
路のデータ出力端子と、これに隣接する出力側の半導体
集積回路のデータ入力端子とを互いに近接させて配置し
接続し、かつ、入力側の半導体集積回路のクロック出力
端子と、これに隣接する出力側の半導体集積回路のクロ
ック入力端子とを互いに近接させて配置し接続する。こ
のように複数個の半導体集積回路を順次接続すれば、各
出力端子および各入力端子はほぼ最短距離の経路に配置
でき、したがって、各従来例の冗長な配線に比べて配線
の長さを大幅に短縮でき、配線抵抗および配線容量を低
減でき、低消費電力化、配線遅延を低減できる。また配
線間の干渉によるノイズを軽減でき、タイミング精度も
向上するという効果がある。

【００７６】本発明請求項８、請求項１１および請求項
１２によると、コード変換回路およびコード変換回路へ
の入力を回路集積部からの信号と入力データ信号とに選
択的に切り換える第１のセレクタとを、半導体集積回路
ごとに設け、コード変換回路に、コード変換部と、コー
ド変換部からの出力と所定の入力信号とを選択的に切り
換える第２のセレクタを有せしめているので、第１のセ
レクタで信号処理途中の中間ノードより後段の半導体集
積回路の機能を停止させるとともに、第２のセレクタに
て複数個の半導体集積回路について重複してコード変換
する事態を防止できる。このように、各半導体集積回路
内にコード変換回路を取り込んで所定の半導体集積回路
についてのみコード変換を行うよう構成したので、第１
の従来例のように外部のコード変換装置をプローバにて
外付けする必要（（第４の課題）参照）がなくなり、そ
の分、手間を省くことができる。特に、請求項１２のよ
うに、コード変換回路および第１のセレクタを各半導体
集積回路の内部に取り込んでいるので、回路装置へ組み
込む際の取扱いが便利になるという効果がある。

【図面の簡単な説明】

【図１】 本発明の第１の実施例の半導体集積回路の概
略を示す原理図である。

【図２】 本発明の第１の実施例の半導体集積回路が組
み込まれた回路装置を示すブロック図である。

【図３】 本発明の第２の実施例の半導体集積回路の概
略を示す原理図である。

【図４】 本発明の第２の実施例の半導体集積回路が組
み込まれた回路装置を示すブロック図である。

【図５】 本発明の第３の実施例の半導体集積回路が互
いに接続された状態を示す原理図である。

【図６】 本発明の第３の実施例の半導体集積回路が組
み込まれた回路装置を示すブロック図である。

【図７】 本発明の第４の実施例の半導体集積回路の概
略を示す原理図である。

【図８】 本発明の第４の実施例の半導体集積回路が組
み込まれた回路装置を示すブロック図である。

【図９】 第１の従来例の半導体集積回路が組み込まれ
た回路装置を示すブロック図である。

【図１０】 第２の従来例の半導体集積回路が組み込ま
れた回路装置の一部を示すブロック図である。

【図１１】 第２の従来例の第２の半導体集積回路のク
ロックバッファ回路の一例を示す回路図である。

【図１２】 第３の半導体集積回路３のクロックバッフ
ァ回路の一例を示す回路図である。

【符号の説明】

１，２ａ，３ 半導体集積回路、４ クロック発生集積
回路、５ Ｄ／Ａコンバータ、７ コード変換装置、８
モニタ、９ プローバ、２１ 回路集積部、２２ ピ
ン、２３，２４ 入力端子、２５，２６ 出力端子、２
７ 短絡線、２３ａ 入力端子、２５ａ 出力端子、３
１，３２ インバータ、４１，４２ 半導体集積回路、
４３，４４ 回路集積部、４５，４６ 内部クロック生
成回路、４７，４８ 出力ラッチ、５１，５２ データ
出力端子、５３，５４ クロック出力端子、５５，５６
データ入力端子、５７，５８ クロック入力端子、６
１，６１Ａ，６１Ｂ，６１Ｄ 半導体集積回路、６２，
６２Ａ，６２Ｂ，６２Ｄ回路集積部、６３，６３Ｂ，６
３Ｄ 第１のセレクタ、６４，６４Ａ，６４Ｂ，６４Ｄ
コード変換回路、７１ コード変換部、７２ 第２の
セレクタ、７５Ｄ／Ａコンバータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 圭介 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 所定の機能を有する回路がモノリシック
   に形成された回路集積部と、 該回路集積部の平面視周囲部に形成された複数個の入力
   端子および複数個の出力端子とを備え、 前記回路集積部内に、前記複数個の入力端子のうち少な
   くとも一の入力端子と前記複数個の出力端子のうち少な
   くとも一の出力端子とを互いに同電位に設定する同電位
   設定手段を有せしめられる半導体集積回路。
2. 【請求項２】 前記同電位設定手段は、前記一の入力端
   子から入力されたデータをそのまま前記一の出力端子に
   出力する短絡線から構成される、請求項１記載の半導体
   集積回路。
3. 【請求項３】 前記一の入力端子および前記一の出力端
   子は、前記回路集積部の平面視周囲部の互いに異なる方
   向に離間して配置される、請求項１または請求項２記載
   の半導体集積回路。
4. 【請求項４】 前記同電位設定手段は、前記一の入力端
   子から入力されたデータの波形を整形して前記一の出力
   端子に出力する波形整形回路から構成される、請求項１
   記載の半導体集積回路。
5. 【請求項５】 前記波形整形回路は、偶数個のインバー
   タが直列に接続されてなる遅延回路から構成される、請
   求項４記載の半導体集積回路。
6. 【請求項６】 基板上に、 外部からのデータ信号が入力されるデータ入力端子と、 外部からのクロック信号が入力されるクロック入力端子
   と、 前記クロック入力端子からのクロック信号を受けて内部
   クロック信号を生成する内部クロック生成回路と、 前記データ入力端子からのデータ信号および前記内部ク
   ロック生成回路からの内部クロック信号を受けて所定の
   データ処理を行う回路集積部と、 該回路集積部から出力されたデータ信号を他の半導体集
   積回路へ出力するデータ出力端子と、 前記内部クロック生成回路からの内部クロック信号を前
   記データ出力端子からの前記データ信号と同じタイミン
   グで前記他の半導体集積回路へ出力するクロック出力端
   子とを備える半導体集積回路。
7. 【請求項７】 前記データ入力端子と前記クロック入力
   端子は、前記基板の同一方向端部に近接して配置され、 前記データ出力端子と前記クロック出力端子は、前記基
   板の前記データ入力端子と前記クロック入力端子とは逆
   側端部に近接して配置される、請求項６記載の半導体集
   積回路。
8. 【請求項８】 少なくとも２個以上の半導体集積回路が
   直列に接続される回路群と、該回路群から出力されたデ
   ータ信号をＤ／Ａ変換するＤ／Ａコンバータとを備える
   回路装置において、前記回路群内に組み込まれる半導体
   集積回路であって、 データ信号が入力されるデータ入力端子と、 該データ入力端子に入力されたデータ信号を所定の機能
   に基づいて信号処理する回路集積部と、 所定の入力信号を受けて所定の場合にのみ前記Ｄ／Ａコ
   ンバータでのＤ／Ａ変換可能な形式に変換して出力する
   コード変換回路と、 該コード変換回路への前記所定の入力信号として、前記
   回路集積部からの信号および前記データ入力端子に入力
   されたデータ信号を選択的に切り換える第１のセレクタ
   とを備え、 前記コード変換回路は、 前記所定の入力信号を受けて前記Ｄ／Ａコンバータでの
   Ｄ／Ａ変換可能な形式に変換するコード変換部と、 前記所定の場合に前記コード変換部から出力されるデー
   タ信号を出力し、前記所定の場合以外に前記所定の入力
   信号をそのまま出力する第２のセレクタとを備える半導
   体集積回路。
9. 【請求項９】 少なくとも２個以上の半導体集積回路が
   直列に接続される回路群と、該回路群から出力されたデ
   ータ信号をＤ／Ａ変換するＤ／Ａコンバータと、前記回
   路群の動作を制御するためのマスタクロック信号を発生
   するクロック発生集積回路とを備える回路装置であっ
   て、 前記各半導体集積回路は、 データ信号が入力されるデータ入力端子と、 該データ入力端子に入力されたデータ信号を所定の機能
   に基づいて信号処理する回路集積部と、 該回路集積部から出力されたデータ信号を次段の半導体
   集積回路へ出力するデータ出力端子とを備え、 前記回路装置は、 前記半導体集積回路ごとに設けられ、対応の前記半導体
   集積回路の内部動作を制御するための内部クロック信号
   を生成し対応の前記半導体集積回路の前記回路集積部へ
   出力する内部クロック生成回路と、 前記半導体集積回路ごとに設けられ、対応の前記内部ク
   ロック生成回路からの内部クロック信号を対応の前記半
   導体集積回路の前記データ出力端子からの前記データ信
   号と同じタイミングで対応の前記半導体集積回路の次段
   の半導体集積回路へ出力するクロック出力部とを備える
   回路装置。
10. 【請求項１０】 前記内部クロック生成回路および前記
    クロック出力部は、対応の前記半導体集積回路の内部に
    取り込まれる、請求項９記載の回路装置。
11. 【請求項１１】 少なくとも２個以上の半導体集積回路
    が直列に接続される回路群と、該回路群から出力された
    データ信号をＤ／Ａ変換するＤ／Ａコンバータとを備え
    る回路装置であって、 前記各半導体集積回路は、 データ信号が入力されるデータ入力端子と、 該データ入力端子に入力されたデータ信号を所定の機能
    に基づいて信号処理する回路集積部とを備え、 前記回路装置は、 前記半導体集積回路ごとに設けられ、所定の入力信号を
    受けて所定の場合にのみ前記Ｄ／ＡコンバータでのＤ／
    Ａ変換可能な形式に変換して出力するコード変換回路
    と、 前記半導体集積回路ごとに設けられ、対応の前記コード
    変換回路への前記所定の入力信号として、対応の前記半
    導体集積回路の前記回路集積部からの信号および対応の
    前記半導体集積回路の前記データ入力端子に入力された
    データ信号を選択的に切り換える第１のセレクタとを備
    え、 前記コード変換回路は、 前記所定の入力信号を受けて前記Ｄ／Ａコンバータでの
    Ｄ／Ａ変換可能な形式に変換するコード変換部と、 前記所定の場合に前記コード変換部から出力されるデー
    タ信号を出力し、前記所定の場合以外に前記所定の入力
    信号をそのまま出力する第２のセレクタとを備える回路
    装置。
12. 【請求項１２】 前記コード変換回路および前記第１の
    セレクタは、対応の前記半導体集積回路の内部に取り込
    まれる、請求項１１記載の回路装置。