JPH07288453A

JPH07288453A - 信号パルス幅調節回路および方法

Info

Publication number: JPH07288453A
Application number: JP7084530A
Authority: JP
Inventors: Ray D Sundstrom; レイ・ディー・サンドストロム
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1994-04-05
Filing date: 1995-03-17
Publication date: 1995-10-31
Also published as: US5434523A; KR950035137A; EP0676864A1

Abstract

(57)【要約】【目的】光学素子の「ターン−オン」および「ターン−
オフ」特性の不整合を補償し、最適な伝送光信号が得ら
れる信号パルス幅調節回路および方法を提供する。【構成】本発明の信号パルス幅調節回路は、入来する入
力信号（ＩＮ）のパルス幅に関して、パルス幅を調整可
能な出力信号を発生する。具体的には、入力信号（Ｉ
Ｎ）に応答して複数の信号が発生される。いつ出力信号
が第１論理状態から第２論理状態に遷移するかを制御す
るために、これら複数の信号の１つが選択され、更に、
いつ出力信号が第２論理状態から第１論理状態に遷移す
るかの制御するために、前記複数の信号の１つが選択さ
れる。前記出力信号のパルス幅は、前記複数の信号の内
どれを選択するかによって決定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的に、光データ伝
送に関し、更に特定すれば、電子データ波形を光信号に
変換する前に、それらを光伝送のために最適化する回路
および方法に関するものである。

【０００２】

【従来の技術】従来技術では、高速で光信号を伝送する
際、レーザ素子と発光ダイオードの双方が、それらの
「ターン・オン」および「ターン・オフ」特性の均衡が
とれないことが知られている。その結果、光ファイバ媒
体を通じて伝送される信号はデューティ・サイクルが約
５０パーセントとなるという不均衡が生じる。バイポー
ラ・エミッタ結合ロジックやガリウム砒素ＭＯＳのよう
な集積回路半導体技術に実施されている電子回路には、
６００メガヘルツから数ギガヘルツの範囲の周波数で動
作する能力を示すものもある。光ファイバ・ケーブルを
駆動する光学素子を駆動するためにこれらの高性能回路
を結合すると、光媒体に現れる不均衡なデューティ・サ
イクルのために、理想的な光学系の性能よりも低いもの
となる。したがって、高周波数半導体技術のフロントエ
ンド(front-end)の利点は、バックエンドの光ファイバ
・インターフェースによって打ち消されてしまうのであ
る。

【０００３】

【発明が解決しようとする課題】過去においてこの問題
を解決しようとする試みには、光学素子を駆動する回路
の出力に補償用抵抗／コンデンサ・ネットワークを付加
するものがある。これらのネットワークは、特定のシス
テムの動作周波数、および発光源の動作特性に合わせ
て、個別に設計される。結果として、適用範囲は非常に
狭く限られ、伝送素子および媒体のばらつきのために同
一の回路を何度も設計しなくてはならない。

【０００４】したがって、光学素子のために可変電子駆
動信号を生成して光学素子の「ターン・オン」および
「ターン・オフ」特性の不整合を補償し、それによって
最適な伝送光信号が得られる汎用的な装置および方法が
必要とされている。

【０００５】

【課題を解決するための手段】本発明は、入来する入力
信号のパルス幅に関して、パルス幅を調整可能な出力信
号を発生する信号パルス幅調節回路および方法を提供す
る。具体的には、入力信号に応答して複数の信号が発生
される。いつ出力信号が第１論理状態から第２論理状態
に遷移するかを制御するために、これら複数の信号の１
つが選択され、更に、いつ出力信号が第２論理状態から
第１論理状態に遷移するかの制御するために、前記複数
の信号の１つが選択される。前記出力信号のパルス幅
は、前記複数の信号の内どれを選択するかによって決定
される。

【０００６】

【実施例】図１を参照すると、入力信号ＩＮのパルス幅
を調節するとともに、出力信号ＯＵＴ，ＯＵＴｂを発生
する回路の詳細な構成／ブロック図が示される。回路１
００は、入力信号ＩＮを受けるように結合された入力
と、遅延回路１０４の入力に結合された出力とを有する
遅延回路１０２とを含む。信号ＩＮに応答して、回路１
００は複数の遅延信号を発生し、これをパルス幅調節回
路１０６の入力ＩＮ０，ＩＮ１，ＩＮ２に印加する。こ
こで、回路１０６のＩＮ０入力に印加される信号ＩＮ
は、実質的にゼロに等しい遅延を有する遅延信号の１つ
であると考えらることは理解されよう。更に、遅延回路
１０２，１０４の出力は、それぞれ回路１０６の入力Ｉ
Ｎ１，ＩＮ２に結合されている。更に、回路１０６は、
選択信号ＳＥＬＥＣＴを受けるように結合された選択入
力（Ｓ）を有する。

【０００７】パルス幅調節回路１０６は、第１バイアス
電圧Ｖbb付近で切り替わるスイッチ１１０，１１１を含
む、第１レベルのスイッチング部を含む。また、回路１
０６は、第２基準電圧Ｖbb'付近で切り替えるスイッチ
１１２も含む。ここで、Ｖbb'は、バイアス電圧Ｖbbよ
りもほぼ１ベース／エミッタ間電圧だけ低い電圧であ
る。加えて、回路１０６は、遅延回路１０４の出力に現
れる出力信号に応答する入力を有し、第３バイアス電圧
Ｖbb"付近で切り替わるスイッチ１１３も含む。ここで
Ｖbb"は、バイアス電圧Ｖbb'よりもほぼ１ベース／エミ
ッタ間電圧だけ低い電圧である。

【０００８】パルス幅調節回路１０６は、スイッチ１１
０，１１１に結合された負荷抵抗１１５，１１６も含
む。負荷１１５，１１６は抵抗として示されているが、
負荷１１５，１１６は、その被制御電極がそれ自体の導
電電極の一方に結合されている能動素子の形式でもよい
と考えられるということは、注記するに値しよう。

【０００９】更に詳細に説明すると、スイッチ１１０は
エミッタ結合トランジスタ１１８，１１９を含み、トラ
ンジスタ１１８のベースは回路１０６のＩＮ０入力に結
合され、入力信号ＩＮを受ける。トランジスタ１１９の
ベースは、第１バイアス電圧Ｖbbを受けるように結合さ
れる。トランジスタ１１８のコレクタは、回路１００
（ＯＵＴｂ）の反転出力に結合されると共に、負荷抵抗
１１５を介して、動作電位Ｖccが印加される第１供給電
圧端子に結合される。トランジスタ１１９のコレクタ
は、回路１００（ＯＵＴ）の非反転出力に結合されてい
ると共に、負荷抵抗１１６を介して第１供給電圧端子に
結合される。

【００１０】スイッチ１１１はエミッタ結合トランジス
タ１２２，１２３を含む。トランジスタ１１２のベース
は回路１０６の入力ＩＮ１に結合され、遅延回路１０２
の出力に現れる信号を受ける。トランジスタ１２２のコ
レクタはトランジスタ１１８のコレクタに結合される。
トランジスタ１２３のベースは、バイアス電圧Ｖbbを受
けるように結合される。トランジスタ１２３のコレクタ
はトランジスタ１１９のコレクタに結合される。

【００１１】第２レベルのスイッチング構成に移ると、
スイッチ１１２はエミッタ結合トランジスタ１２６，１
２７を含む。トランジスタ１２６のベースはパルス幅調
節回路１０６の選択入力に結合される。トランジスタ１
２７のベースは第２バイアス電圧Ｖbb'を受けるように
結合される。トランジスタ１２６のコレクタはトランジ
スタ１１８，１１９のエミッタに結合されており、一方
トランジスタ１２７のコレクタはトランジスタ１２２，
１２３のエミッタに結合される。

【００１２】最後に第３レベルのスイッチング構成に移
ると、スイッチ１１３はエミッタ結合トランジスタ１３
０，１３１を含む。トランジスタ１３０のベースは第３
バイアス電圧Ｖbb'を受けるように結合されており、一
方トランジスタ１３１のベースは回路１０６のＩＮ２入
力に結合され、遅延回路１０４の出力に現れる出力信号
を受ける。トランジスタ１３０のコレクタはトランジス
タ１２６，１２７の共通エミッタに結合され、一方トラ
ンジスタ１３１のコレクタはトランジスタ１２２，１２
３の共通エミッタに結合される。

【００１３】最後に、電流源１３２が、トランジスタ１
３０，１３１の共通エミッタと、接地基準が印加される
第２供給電圧端子との間に結合される。

【００１４】図２を参照すると、種々の信号を表わすグ
ラフが示される。これらを用いて、図１の回路１００の
動作を詳細に説明する。具体的には、波形ＩＮ０は回路
１０６のＩＮ０入力および遅延回路１０２の入力に現れ
る信号を表し、この場合波形ＩＮ０は信号ＩＮと等価な
ものを表す。波形ＩＮ１は遅延回路１０２の出力および
回路１０６のＩＮ１入力に現れる信号を表わす。波形Ｉ
Ｎ２は遅延回路１０４の出力および回路１０６のＩＮ２
入力に現れる信号を表わす。波形ＯＵＴ（Ｓ＝Ｈ）は、
信号ＳＥＬＥＣＴが論理高の時の、回路１００の非反転
出力（ＯＵＴ）にある信号を表し、波形ＯＵＴ（Ｓ＝
Ｌ）は、信号ＳＥＬＥＣＴが論理低の時の、回路１００
の非反転出力（ＯＵＴ）にある信号を表す。

【００１５】回路１００は、信号ＳＥＬＥＣＴが論理高
状態にある時、非反転出力ＯＵＴに第１出力信号ＯＵＴ
（Ｓ＝Ｈ）（および反転出力ＯＵＴｂに対応する反転信
号）を発生し、信号ＳＥＬＥＣＴが論理低状態にある
時、第２出力信号ＯＵＴ（Ｓ＝Ｌ）を発生する。

【００１６】まず、信号ＳＥＬＥＣＴが論理高状態にあ
ると仮定する。信号ＩＮが低の時（信号ＩＮは回路１０
６のＩＮ０入力に印加される信号である）、電流が抵抗
１１６、トランジスタ１１９，１２６，１３０、および
電流源１３２を通過する。この抵抗１１６を通過する電
流によって、非反転出力ＯＵＴの論理レベルが低にな
る。抵抗１１５には電流が流れていないので、反転出力
ＯＵＴｂは論理高レベルに引き上げられる。

【００１７】しかしながら、信号ＩＮが高に切り替わる
と、電流の流れが、トランジスタ１１９および抵抗１１
６から、トランジスタ１１８および抵抗１１５に切り替
わる。この電流の切り替わりによって、ＯＵＴが高状態
に移行し、一方ＯＵＴｂは低状態に移行する。遅延回路
１０２によって生成される所定遅延の後、ＩＮ１入力に
現れる信号が高状態に移行し、電流がスイッチ１１１に
よって転換される時、スイッチ１１１内の導電素子(cur
rent carrying element)として、トランジスタ１２２が
選択される。更に、遅延回路１０４によって更に所定遅
延が生成された後、ＩＮ２入力に現れる信号が高に移行
し、トランジスタ１１８，１２６，１３０から、トラン
ジスタ１２２，１３１に電流が切り替えられる。トラン
ジスタ１１８，１２２のコレクタは互いに接続されてい
るので、電流は抵抗１１５を通過し続け、ＯＵＴは論理
高を保持し、ＯＵＴｂは論理低を保持する。

【００１８】信号ＩＮが低に切り替わると、電流がスイ
ッチ１１０によって転換される時、トランジスタ１１９
が、スイッチ１１０の導電素子として選択される。遅延
回路１０２による遅延の後、回路１０６のＩＮ１入力に
論理低が現れるので、抵抗１１５およびトランジスタ１
２２から抵抗１１６および抵抗１２３に電流が切り替え
られる。これによって、ＯＵＴが低に移行し、ＯＵＴｂ
が高に移行する。遅延回路１０４による遅延の後、電流
はトランジスタ１２３，１３１からトランジスタ１１
９，１２６，１３０に切り替わる。コレクタ１２３，１
１９は互いに接続されているので、電流は抵抗１１６を
通過し続け、ＯＵＴは論理低を保持し、ＯＵＴｂは論理
高を保持する。

【００１９】以上の動作の結果、非反転出力ＯＵＴに
は、入力ＩＮ０が高に移行すると高になり、ＩＮ１に現
れる信号が低に移行すると低になる信号が生成され、こ
れによって、入力信号ＩＮのパルス幅を、遅延回路１０
２によって与えられる所定の遅延だけ引き延ばすことに
なる。具体的に図２を参照すると、信号ＯＵＴ（Ｓ＝
Ｈ）は、時間Ｔだけ信号ＩＮよりもパルス幅が長くなっ
ている。ここで、Ｔは遅延回路１０２によって与えられ
る遅延を表わす。出力ＯＵＴ，ＯＵＴｂの切り替えは、
最上位レベルのスイッチ１１０，１１１のみに起こるこ
とに注意されたい。この最上位レベルの切り替えは、低
位レベルで起こる切り替えよりも高速であるので、重要
である。低位レベルの切り替えは電流を転換するが、実
際の出力の切り替えには関与しない(responsible)。

【００２０】次に、信号ＳＥＬＥＣＴが論理低状態にあ
ると仮定する。この状態では、トランジスタ１２７がス
イッチ１１２の導電素子であり、スイッチ１１１は常に
出力の制御を行う。入力ＩＮ２に現れる信号が低の時、
電流は、スイッチ１１１およびトランジスタ１２７，１
３０を通過する。入力ＩＮ２に現れる信号が高の時、電
流はスイッチ１１１およびトランジスタ１３１を通過す
る。この結果、ＯＵＴに現れる信号は、入力ＩＮ１に現
れる信号と同一となるので、出力（ＯＵＴ）に現れる信
号は、図２に信号ＯＵＴ（Ｓ＝Ｌ）によって示されるよ
うに、入力信号ＩＮと実質的に同一パルス幅を有する。

【００２１】要約すれば、上述の回路および方法は、
（ｉ）入来する信号ＩＮに関して、遅延回路１０２にお
ける遅延量だけパルス幅を伸張することができる（また
は、言い換えれば、そのデューティ・サイクルを変更す
ることができる）、或いは（ｉｉ）信号ＳＥＬＥＣＴの
論理状態に応じて、入来信号ＩＮに関してパルス幅を維
持する、出力信号をＯＵＴ（およびその反転をＯＵＴ
ｂ）に発生する。

【００２２】次に図３を参照すると、差動入力信号（Ｉ
Ｎ，ＩＮｂ）のパルス幅を調節し、差動出力信号を発生
する回路３００が示される。回路３００は、直列結合さ
れた遅延回路３０２，３０３，３０４を含み、前の遅延
回路の差動出力は後続の遅延回路の差動入力に結合され
る。例えば、遅延回路３０２の差動出力は、後続の遅延
回路３０３の差動入力に結合される。更に、第１遅延回
路３０２の入力は、差動入力信号ＩＮおよびＩＮｂを受
けるように結合される。また、直列結合されている最後
の遅延回路の差動出力は、レベル・シフト回路３０６の
第１および第２入力に結合される。

【００２３】図１の回路１００と同様、回路３００は、
信号ＩＮおよびＩＮｂに応答して、複数の遅延信号を発
生する。信号ＩＮ，ＩＮｂは、複数の遅延信号の内の１
つであり、遅延が実質的にゼロの信号と考えられる。具
体的には、差動入力信号ＩＮ，ＩＮｂは、それぞれ、パ
ルス幅調節回路３０８の第１差動入力（ＩＮ０，ＩＮ０
ｂ）に結合されている。遅延回路３０２の差動出力は、
それぞれ、回路３０８の差動入力（ＩＮ１，ＩＮ１ｂ）
に結合される。また、遅延回路３０３の差動出力は、そ
れぞれ、回路３０８の差動入力（ＩＮ２，ＩＮ２ｂ）に
結合される。最後に、レベル・シフト回路３０６の第１
および第２出力が、それぞれ、回路３０８の差動入力Ｉ
Ｎ３，ＩＮ３ｂに結合される。

【００２４】また、パルス幅調節回路３０８は、第１お
よび第２差動選択信号Ｓ０，Ｓ０ｂ，Ｓ１，Ｓ１ｂに応
答する、第１および第２差動選択入力も含む。最後に、
パルス幅調節回路３０８は、出力ＯＵＴ，ＯＵＴｂを含
む。

【００２５】図３の回路の動作は、差動入力で示されて
いること、およびパルスの伸張度合いを選択できること
を除いて、図１の回路の動作と非常に似通っている。回
路３０８が受ける選択信号は、入力ＩＮ０，ＩＮ１，ま
たはＩＮ２のどれが、出力ＯＵＴに現れる信号の立ち上
がりエッジを制御するのかを決定する。回路３０８の入
力ＩＮ３は、入力ＩＮ２に現われる信号が、出力ＯＵＴ
に現れる信号がいつ低に移行するかを、常に制御するこ
とを保証する。この結果、出力ＯＵＴに現れる出力信号
のパルス幅は、入来信号ＩＮに関して、（ｉ）遅延回路
３０３の遅延、（ｉｉ）遅延回路３０２，３０３の遅延
の和、または（ｉｉｉ）調節せず、のいずれかによって
調節することができる。調節量（伸張量）は、遅延回路
と選択入力とを更に付加することによって、より多くの
選択肢から選択できるようになることは理解されよう。
更に、レベル・シフタ３０６が設けられており、回路３
０８内の低位レベルのゲートの入力レベルは、上位レベ
ルのゲートとは異なる高および低入力レベルが必要であ
ることがわかる。このレベル・シフタは、遅延回路３０
４に含ませることもできる。

【００２６】図４を参照すると、図３のパルス幅調節回
路３０８の詳細な構成図が示される。パルス幅調節回路
３０８は、負荷抵抗４０５，４０６を通過する電流を切
り替えるスイッチ４０２から４０４によって代表される
第１レベル・スイッチを含む。回路３０８は、選択信号
Ｓ１，Ｓ１ｂに応答し、電流がスイッチ４０２，４０３
を交互に通過するように切り換える第２レベルのスイッ
チを含む。

【００２７】また、回路３０８は、差動信号Ｓ０，Ｓ０
ｂに応答し、電流がスイッチ４０８およびスイッチ４０
４を交互に通過するように切り換える第３レベル・スイ
ッチ４１０も含む。

【００２８】また、回路３０８は、差動信号ＩＮ３，Ｉ
Ｎ３ｂに応答し、電流がスイッチ４１０およびスイッチ
４０４を交互に通過するように切り換える第４レベル・
スイッチ４１２も含む。

【００２９】スイッチ４０２は、ベースが差動信号ＩＮ
０，ＩＮ０ｂにそれぞれ結合されたエミッタ結合トラン
ジスタ４１６，４１７を含む。トランジスタ４１６のコ
レクタは、負荷抵抗４０５を介して、動作電位Ｖccが印
加される供給電圧端子に結合されている。トランジスタ
４１７のコレクタは、負荷抵抗４０６を介して、動作電
位Ｖccを受けるように結合されている。更に、トランジ
スタ４１７，４１６のコレクタは、それぞれ、出力ＯＵ
Ｔ，ＯＵＴｂに結合される。

【００３０】スイッチ４０３はエミッタ結合トランジス
タ４１８，４１９を含み、それらのベースは、差動信号
ＩＮ１，ＩＮ１ｂをそれぞれ受けるように結合されてい
る。トランジスタ４１８，４１９のコレクタは、それぞ
れ、トランジスタ４１６，４１７のコレクタに結合され
る。

【００３１】スイッチ４０４は、エミッタ結合トランジ
スタ４２０，４２１を含み、それらのベースは、それぞ
れ差動信号ＩＮ２，ＩＮ２ｂを受けるように結合され
る。トランジスタ４２０，４２１のコレクタは、それぞ
れ、トランジスタ４１６，４１７のコレクタに結合され
る。

【００３２】スイッチ４０８は、エミッタ結合トランジ
スタ４２４，４２５を含み、それらのベースは、それぞ
れ、差動信号Ｓ１ｂ，Ｓ１を受けるように結合される。
トランジスタ４２４のコレクタはトランジスタ４１６，
４１７の共通エミッタに結合されており、一方トランジ
スタ４２５のコレクタはトランジスタ４１８，４１９の
共通エミッタに結合される。

【００３３】スイッチ４１０は、エミッタ結合トランジ
スタ４２６，４２７を含み、それらのベースは、それぞ
れ、差動入力Ｓ０，Ｓ０ｂを受けるように結合される。
トランジスタ４２６のコレクタはトランジスタ４２４，
４２５の共通エミッタに結合されており、一方トランジ
スタ４２７のコレクタはトランジスタ４２０，４２１の
共通エミッタに結合される。

【００３４】スイッチ４１２は、エミッタ結合トランジ
スタ４３０，４３１を含み、それらのベースは、それぞ
れ差動入力ＩＮ３ｂ，ＩＮ３に結合される。トランジス
タ４３０のコレクタはトランジスタ４２６，４２７の共
通エミッタに結合されており、一方トランジスタ４３１
のコレクタはトランジスタ４２０，４２１の共通エミッ
タに結合される。トランジスタ４３０，４３１の共通エ
ミッタは、電流源４３２を介して結合され、接地基準(g
round reference)に戻る。

【００３５】図５を参照すると、種々の信号のグラフが
示される。これらを用いて、図３のブロック図として示
されかつ図４に詳細に示された回路３０８の詳細な動作
を説明する。具体的には、図５は、パルス幅調節回路３
０８の入力ＩＮ０，ＩＮ１，ＩＮ２，ＩＮ３、およびＩ
Ｎ０，ＩＮ１を選択した場合の出力に現れる信号を示す
ものである。簡素化のために、真の波形のみを示す。反
転入力は反対の論理状態のものとして理解されたい。

【００３６】動作中、スイッチ４１２の入力に現れる信
号は、スイッチ４０４が出力（ＯＵＴ，ＯＵＴｂ）に現
れる信号を制御するのか、または選択入力（Ｓ０，Ｓ０
ｂ，Ｓ１，Ｓ１ｂ）に現れる信号が出力に現れる信号を
制御するのかを決定する。ここで、選択入力（Ｓ０，Ｓ
０ｂ，Ｓ１，Ｓ１ｂ）に現れる信号は、第１レベル・ス
イッチ（４０２，４０３，または４０４）のどれが、出
力に現れる信号を制御するのかを決定する。

【００３７】入力（ＩＮ３，ＩＮ２，ＩＮ１）に現れる
信号が全て論理低状態である場合、スイッチ４１２のト
ランジスタ４３０が通電状態となり、スイッチ４０２，
４０３，または４０４の内どれが出力を制御するのか
を、選択入力に選択させる。例えば、Ｓ０１，Ｓ０ｂ入
力に現れる信号が論理高であれば、スイッチ４０２が選
択され、ＩＮ０が高に移行すると、出力ＯＵＴに現れる
信号も高に移行する。３遅延時間後、ＩＮ３が高に移行
し、トランジスタ４３１をスイッチ４１２の導電素子と
する。

【００３８】トランジスタ４３１が通電状態の時、選択
入力には無関係に、スイッチ４０４が入力を制御する。
スイッチ４０４が出力を制御しているので、ＩＮ２が低
に移行する時は、ＯＵＴも低に移行する。３遅延後、Ｉ
Ｎ３は再び低に移行し、トランジスタ４３０が再び通電
状態となる。これによって、ＩＮ０が再び次のサイクル
のために立ち上がりエッジを制御することができる。

【００３９】伸張量は、どの入力が立ち上がりエッジを
制御するかを選択することによって制御可能であること
を注記するのは重要なことである。例えば、ＩＮ１が選
択された時、ＩＮ１が高に移行すると出力も高に移行
し、ＩＮ１が低に移行すると出力も低に移行する。しか
しながら、ＩＮ２が選択された時、ＩＮ２が高に移行す
ると出力も高に移行し、ＩＮ２が低に移行すると出力の
低に移行する。最上位レベルのゲートは、常に出力の切
り替えを制御するので、そのタイミングは非常に正確で
ある。このパルス伸張方法は、ロジックおよび遅延入力
信号を適正に選択することによって、いかなる伸張幅(s
tretch increments)にも拡大することができる。

【００４０】以上の説明から、入力信号のパルスを調節
する新規な回路および方法が提供されたことは明らかで
あろう。本発明は、入来する入力信号のパルス幅に関し
て、パルス幅を調節できる出力信号を発生する。具体的
には、複数の信号が、入力信号に応答して発生される。
これら複数の信号の１つが、いつ出力信号が第１論理状
態から第２論理状態に遷移するかを制御するために選択
され、更に、これら複数の信号の１つが、いつ出力信号
が第２論理状態から第１論理状態に遷移するかを制御す
るために選択される。ここで、出力信号のパルス幅は、
複数の信号の内どれを選択するかによって決まる。

【００４１】以上、本発明をその具体的実施例について
説明したが、多くの変化、変更および改造が当業者には
明らかであることは明白である。更に、かかる変化、変
更、および改造は全て、特許請求の範囲に含まれること
を意図するものである。

【図面の簡単な説明】

【図１】本発明による信号パルス幅調節回路の第１実施
例の詳細な構成／ブロック図。

【図２】図１の回路に関連する種々の信号を示すグラ
フ。

【図３】本発明による信号パルス幅調節回路の第２実施
例の詳細な構成／ブロック図。

【図４】図３のパルス幅調節回路を示す詳細構成図。

【図５】図３および図４の回路に関連する種々の信号を
示すグラフ。

【符号の説明】

１０６パルス幅調節回路１１０，１１１，１１２，１１３スイッチ１０２，１０４遅延回路１１５，１１６負荷抵抗１１８，１１９，１２２，１２３，１２６，１２７，１
３０，１３１エミッタ結合トランジスタ

Claims

【特許請求の範囲】

【請求項１】入力信号（ＩＮ）のパルス幅を調節する方
法であって：（ａ）入力信号（ＩＮ）を受けるステップ；（ｂ）前記入力信号（ＩＮ）に応答して複数の信号を発
生するステップ；（ｃ）いつ出力信号が第１論理状態から第２論理状態に
遷移するかを制御するために、前記複数の信号から１つ
を選択するステップ；（ｄ）いつ前記出力信号が第２論理状態から第１論理状
態に遷移するかを制御するために、前記複数の信号から
１つを選択するステップ；から成り、前記出力信号は、
前記複数の信号の関数であるパルス幅を有することを特
徴とする方法。
【請求項２】入力信号（ＩＮ）のパルス幅を調節する回
路であって：複数の遅延信号を発生するための、直列結
合された複数の遅延回路（１０２，１０４）であって、
前記複数の遅延回路の第１遅延回路（１０２）の入力は
前記入力信号（ＩＮ）を受けるように結合される前記遅
延回路；および少なくとも１つの選択信号（ＳＥＬＥＣ
Ｔ）に応答し、前記複数の遅延信号を受けるために結合
された複数の入力を有するパルス幅調節回路（１０６）
であって、パルス幅が前記複数の遅延信号と前記少なく
とも１つの選択信号との関数である出力信号を発生する
前記パルス幅調節回路（１０６）；から成ることを特徴
とする回路。
【請求項３】入力信号（ＩＮ）のパルス幅を調節する回
路であって：複数の遅延信号を発生する直接結合された
複数の遅延回路（３０３，３０４）であって、前記複数
の遅延回路の第１の遅延回路の入力は前記入力信号（Ｉ
Ｎ）を受けるように結合される、前記遅延回路；前記直
列結合された複数の遅延回路（３０３，３０４）の最後
の遅延回路（３０４）の遅延信号に応答する入力を有
し、レベル・シフト信号を発生するレベルシフト回路
（３０６）；および複数の選択信号に応答し、前記複数
の遅延信号および前記レベル・シフト信号を受けるよう
に結合された複数の入力（ＩＮ０，ＩＮ０ｂ，ＩＮ１，
ＩＮ１ｂ，ＩＮ２，ＩＮ２ｂ，ＩＮ３，ＩＮ３ｂ）を有
するパルス幅調節回路（３０８）であって、パルス幅が
前記複数の遅延信号と前記複数の選択信号との関数であ
る出力信号を供給する前記パルス幅調節回路（３０
８）；から成ることを特徴とする回路。