KR100292622B1

KR100292622B1 - 반도체 메모리 장치 및 그 신호 코딩 방법

Info

Publication number: KR100292622B1
Application number: KR1019970081301A
Authority: KR
Inventors: 신상호
Original assignee: 박종섭; 현대전자산업주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 2001-06-15
Also published as: KR19990061047A

Abstract

본 발명은 반도체 메모리의 신호 전송 회로에 관한 것으로, 특히 칩 내에서 어드레스 혹은 입/출력과 같이 부하가 큰 전송로를 이용하여 신호 전송시, 전송로에 인가되는 펄스 폭을 다르게 하여 하나의 전송로를 통해 동일 시간에 여러 신호를 전송함으로써, 전송로의 수를 줄이고 이를 통해 칩 크기의 감소 및 전류 절감 효과를 얻을 수 있도록, 반도체 메모리 장치에 있어서, 하나의 전송로(20)에 여러개의 신호를 상태에 따라 서로 다른 폭을 갖는 펄스 상태로 전송하는 송신부(10)와 ; 상기 전송로(20)를 통하여 전송된 서로 다른 상태의 신호를 수신하여 원래의 신호로 디코딩하는 수신부(30)로 구비하여 펄스 폭을 이용한 신호 코딩이 이루어는, 반도체 메모리 장치 및 그 신호 코딩 방법에 관한 것이다.

Description

반도체 메모리 장치 및 그 신호 코딩 방법

본 발명은 반도체 메모리의 신호 전송 회로에 관한 것으로, 특히 칩 내에서 어드레스 혹은 입/출력과 같이 부하가 큰 전송로를 이용하여 신호 전송시, 전송로에 인가되는 펄스 폭을 다르게 하여 하나의 전송로를 통해 동일 시간에 여러 신호를 전송함으로써, 전송로의 수를 줄이고 이를 통해 칩 크기의 감소 및 전류 절감 효과를 얻을 수 있도록 한, 반도체 메모리 장치 및 그 신호 코딩 방법에 관한 것이다.

종래의 디램을 예로 하면, 16개의 입/출력을 사용할 경우 주변회로(peripheral) 영역에 최소 16개 이상의 데이터 라인인 전송로를 필요로 한다.

이러한 경우에 한번 입/출력을 액세스 할때마다 16개의 전송로가 펄스를 발생시키거나, 래치 회로의 여하에 따라 16개의 전송로가 레벨 전이 등을 하게 되며, 이 전송로들을 구동하는 과정에서 많은 전류를 소모하게 된다.

이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 칩 내에서 어드레스 혹은 입/출력과 같이 부하가 큰 전송로를 이용하여 신호 전송시, 전송로에 인가되는 펄스 폭을 다르게 하여 하나의 전송로를 통해 동일 시간에 여러 신호를 전송함으로써, 전송로의 수를 줄이고 이를 통해 칩 크기의 감소 및 전류 절감 효과를 얻을 수 있도록 한, 반도체 메모리 장치 및 그 신호 코딩 방법을 제공하는데 그 목적이 있다.

도 1 은 본 발명에 따른 펄스 폭을 이용한 반도체 메모리 장치의 블록 구성도,

도 2 의 (가) 내지 (아)는 도 1 에 대한 입출력 펄스 타이밍도이다.

〈 도면의 주요부분에 대한 부호의 설명 〉

10 : 송신부 20 : 전송로

30 : 수신부 11 : 펄스 폭 제어기

12 : 펄스 발생기 31 : 펄스 상승에지 검출기

32 : N-펄스 발생기 33 : 펄스 디코더

상기한 바와 같은 목적을 달성하기 위한 본 발명은, 반도체 메모리 장치에 있어서, 하나의 전송로(20)에 여러개의 신호를 상태에 따라 서로 다른 폭을 갖는 펄스 상태로 전송하는 송신부(10)와 ; 상기 전송로(20)를 통하여 전송된 서로 다른 상태의 신호를 수신하여 원래의 신호로 디코딩하는 수신부(30)로 구비하여 펄스 폭을 이용한 신호 코딩이 이루어짐을 특징으로 한다.

또한, 상기한 바와 같은 목적을 달성하기 위한 본 발명은, 반도체 메모리 장치의 신호 코딩 방법에 있어서, 전송하여야 할 신호의 상태에 따라 출력할 펄스의 폭을 서로 다른 n 종류중 한가지로 선택하는 과정과 ; 기준 클럭에 맞추어 선택된 폭 만큼의 펄스를 전송로에 인가하는 과정 ; 상기 과정에서 전송로를 통하여 수신된 펄스의 시점을 판독하고 수신부 내부 기준 클럭을 출력하는 과정 ; 송신부의 펄스 폭 제어기에서 사용한 펄스 폭 제어용 지연 양과 같은 양 만큼씩 수신부 내부 기준 클럭을 지연시킨 디코딩용 펄스를 출력하는 과정 ; 및 상기 과정에서 출력된 디코딩용 펄스 출력과 전송로를 통하여 수신된 신호를 비교하여 상이한 n개의 상태를 분리하여 출력하는 과정으로 이루어짐을 특징으로 한다.

상기 송신부(10)는 도 1 에 도시한 바와 같이, 전송하여야 할 신호의 상태에 따라 출력할 펄스의 폭을 서로 다른 n 종류중 한가지로 선택하는 펄스 폭 제어기(11)와 ; 기준 클럭에 맞추어 상기 펄스 폭 제어기(11)에서 선택된 폭 만큼의 펄스를 전송로(20)에 인가하는 펄스 발생기(12)를 포함하여 구성한다.

상기 수신부(30)는 도 1 에 도시한 바와 같이, 수신된 펄스의 시점을 판독하고 수신부 내부 기준 클럭을 출력하는 펄스 상승에지 검출기(31)와 ; 송신부(10)의 펄스 폭 제어기(11)에서 사용한 펄스 폭 제어용 지연 양과 같은 양 만큼씩, 상기 펄스 상승에지 검출기(31)로부터 출력된 수신부 내부 기준 클럭을 지연시킨 디코딩용 펄스를 출력하는 N-펄스 발생기(32) ; 및 상기 N-펄스 발생기(32)의 출력과 전송로(20)를 통하여 수신된 신호를 비교하여 상이한 n개의 상태를 분리하여 출력하는 펄스 디코더(33)를 포함하여 구성한다.

본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.

본 발명은 1개의 전송로(20)에 여러개의 신호를 코딩하여 전송하며, 코딩하는 방법으로는 전송하는 펄스의 폭을 신호 코드에 따라 다르게 하는 방법을 취한다.

두개의 신호를 하나의 전송로(20)를 통해 전송하는 경우를 예로 들어 설명한다.

두개의 신호(S0, S1)를 하나의 전송로(20)로 전송할 경우, 송신부(10) 및 수신부(30)의 입/출력 신호는 다음 표와 같이 정의할 수 있다.

S1	S0	I / O
L	L	S01_0
L	H	S01_1
H	L	S01_2
H	H	S01_3

먼저, 송신부(10)의 펄스 폭 제어기(11)는 들어온 신호 S0, S1의 상태에 따라 출력할 펄스의 폭을 네 종류 중 한가지로 선택한다.

상기와 같이 펄스 폭 제어기(11)를 통하여 입력신호의 펄스 폭이 선택된 상태에서, 펄스 발생기(12)는 기준 클럭(Reference Clock 이하 RCLK 라 칭함)을 받아들여 기준 클럭(RCLK)과 동기된 시점에, 도 2 의 (가) 내지 (라)와 같이 펄스의 폭이 다른 네 종류중 한가지의 펄스를 전송로(20)에 인가한다.

수신부(30)의 펄스 상승에지 검출기(31)에서는, 상기 전송로(20)를 통하여 들어온 신호의 상승 에지를 검출하여, 수신부(30)에서 사용될 기준 클럭(RCLK 1)을 만들어 낸다.

N-펄스 발생기(32)에서는, 상기와 같이 펄스 상승에지 검출기(31)에서 만들어진 수신부 기준 클럭(RCLK 1)을, 상기 송신부(10)의 펄스 폭 제어기(11)에서 사용되는 펄스 폭 제어용 지연 양과 같은 양 만큼씩 지연시킨, 네개의 디코딩용 펄스(D0-D3)를 도 2 의 (마) 내지 (아)와 같이 만든다.

펄스 디코더(33)에서는, 상기한 네개의 디코딩용 펄스(D0-D3)와 전송로(20)를 통하여 들어온 신호를 비교하여 원래의 신호를 복원해 낸다.

예를 들어, 도 2 의 (가)에 도시한 바와 같이 " S01_0 " 의 경우에는, 도 2 의 (마)와 같은 " D0 " 와 전송로(20)를 통해 받은 신호의 논리곱 연산에 의해 "하이" 펄스가 검출된다.

도 2 의 (나)에 도시한 바와 같이 " S01_1 " 의 경우에는, 도 2 의 (마)와 같은 " D0 " 및 도 2 의 (바)와 같은 " D1 " 과 전송로(20)를 통해 받은 신호의 논리곱 연산에 의해 "하이" 펄스가 검출된다.

도 2 의 (나)에 도시한 바와 같이 " S01_0 " 의 경우에는 도 2 의 (마)와 같은 " D0 ", 도 2 의 (바)와 같은 " D1 ", 도 2 의 (사)와 같은 " D2 " 와 전송로(20)를 통해 받은 신호의 논리곱 연산에 의해 "하이" 펄스가 검출된다.

도 2 의 (나)에 도시한 바와 같이 " S01_0 " 의 경우에는 도 2 의 (마)와 같은 " D0 ", 도 2 의 (바)와 같은 " D1 ", 도 2 의 (사)와 같은 " D2 ", 도 2 의 (아)와 같은 " D3 " 와 전송로(20)를 통해 받은 신호의 논리곱 연산에 의해 "하이" 펄스가 검출된다.

이때, 상기와 같이 검출된 "하이" 펄스를 이용하여 원래의 신호 값인 데이터 출력 중 하나의 출력을 "하이"로 인에이블 시킨다.

이상에서 상세히 설명한 바와 같이 본 발명은, 하나의 전송로에 상태에 따라 서로 다른 폭을 갖는 n개의 상태를 인가하여 전송함으로써 전송로의 수를 줄이고, 신호 전송에 필요한 전송로의 수를 줄임으로서 전체 설계 면적이 작아지는 효과가 있으며, 또한 적은 수의 전송로만을 구동해도 되므로 신호 전송에 따른 전류 소모를 줄일 수 있다.

본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

반도체 메모리 장치에 있어서, 하나의 전송로에 여러 개의 신호를 상태에 따라 서로 다른 폭을 갖는 펄스 상태로 전송하기 위해, 전송하여야 할 신호의 상태에 다라 출력할 펄스의 폭을 서로 다른 n 종류 중 한 가지로 선택하는 펄스 폭 제어기 및 기준 클럭에 맞추어 상기 펄스 폭 제어기에서 선택된 폭 만큼의 펄스를 전송로에 인가하는 펄스 발생기를 포함하여 구성된 송신부와 ; 상기 전송로를 통하여 전송된 서로 다른 상태의 신호를 수신하여 원래의 신호로 디코딩하기 위해, 수신된 펄스의 시점을 판독하고 수신부 내부 기준 클럭을 출력하는 펄스 상승 에지 검출기와, 상기 송신부의 펄스 폭 제어기에서 사용한 펄스폭 제어용 지연 양과 같은 양 만큼씩, 상기 펄스 상승 에지 검출기로부터 출력된 수신부 내부 기준 클럭을 지연시킨 디코딩용 펄스를 출력하는 N-펄스 발생기 및 상기 N-펄스 발생기의 출력과 전송로를 통하여 수신된 신호를 비교하여 상이한 n 개의 상태를 분리하여 출력하는 펄스 디코더를 포함하여 구성된 수신부를 구비하여 구성된 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 반도체 메모리 장치의 신호 코딩 방법에 있어서, 전송하여야할 신호의 상태에 따라 출력할 펄스의 폭을 서로 다른 n 종류 중 한 가지로 선택하는 과정; 기준 클럭에 맞추어 선택된 폭 만큼의 펄스를 전송로에 인가하는 과정과; 상기 과정에서 전송로를 통하여 수신된 펄스의 시점을 판독하고 수신부 내부 기준 클럭을 출력하는 과정; 송신부의 펄스 폭 제어기에서 사용한 펄스 폭 제어용 지연 양과 같은 양 만큼씩 수신부 내부 기준 클럭을 지연시킨 디코딩용 펄스를 출력하는 과정; 및 상기 과정에서 출력된 디코딩용 펄스 출력과 전송로를 통하여 수신된 신호를 비교하여 상이한 n 개의 상태를 분리하여 출력하는 과정으로 이루어짐을 특징으로 하는 펄스 폭을 이용한 반도체 메모리 장치의 신호 코딩 방법.