JPH07271831A - 論理シミュレーション装置 - Google Patents
論理シミュレーション装置Info
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- JPH07271831A JPH07271831A JP6059646A JP5964694A JPH07271831A JP H07271831 A JPH07271831 A JP H07271831A JP 6059646 A JP6059646 A JP 6059646A JP 5964694 A JP5964694 A JP 5964694A JP H07271831 A JPH07271831 A JP H07271831A
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Abstract
(57)【要約】
【目的】 論理シミュレータを複数使用して、論理回路
をシミュレーションする際に各論理シミュレータと中央
制御手段との間で発生する通信量を減らすことで処理速
度を上げる。 【構成】 回路分割記憶手段１は、論理回路を複数のシ
ミュレータに分割して、分割した論理回路間の信号接続
に関する情報を登録しておく。中央制御手段２は、複数
の論理シミュレータとのデータ通信を行い、データを登
録しシミュレーションの制御を行う。通信手段３ａは、
各論理シミュレータ側にあって、中央制御手段とデータ
通信を行う。データ変換手段４ａは、各論理シミュレー
タ側にあって、論理シミュレータから通信手段３ａにデ
ータを渡す時と通信手段３ａから論理シミュレータへデ
ータを渡す時にデータ形式を変更する。
をシミュレーションする際に各論理シミュレータと中央
制御手段との間で発生する通信量を減らすことで処理速
度を上げる。 【構成】 回路分割記憶手段１は、論理回路を複数のシ
ミュレータに分割して、分割した論理回路間の信号接続
に関する情報を登録しておく。中央制御手段２は、複数
の論理シミュレータとのデータ通信を行い、データを登
録しシミュレーションの制御を行う。通信手段３ａは、
各論理シミュレータ側にあって、中央制御手段とデータ
通信を行う。データ変換手段４ａは、各論理シミュレー
タ側にあって、論理シミュレータから通信手段３ａにデ
ータを渡す時と通信手段３ａから論理シミュレータへデ
ータを渡す時にデータ形式を変更する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩやコンピュータ
を構成するボード等の設計検証時に使用する論理シミュ
レーション装置に関する。
を構成するボード等の設計検証時に使用する論理シミュ
レーション装置に関する。
【０００２】
【従来の技術】従来の論理シミュレーション装置では、
特開平０３ー１５７７７９号公報に示されるように、論
理シミュレータを複数使用してシミュレーションする場
合に、中央制御手段と各論理シミュレータ間で信号線１
本に対する論理値をデータ通信している。
特開平０３ー１５７７７９号公報に示されるように、論
理シミュレータを複数使用してシミュレーションする場
合に、中央制御手段と各論理シミュレータ間で信号線１
本に対する論理値をデータ通信している。
【０００３】また、データ通信するタイミングは各論理
シミュレータに割り当てられた論理回路中でのクロック
サイクルの最大公約数（以降、クロックサイクルの最大
公約数）となっている。
シミュレータに割り当てられた論理回路中でのクロック
サイクルの最大公約数（以降、クロックサイクルの最大
公約数）となっている。
【０００４】
【発明が解決しようとする課題】従来の技術では、各論
理シミュレータに割り当てた論理回路間が複数の信号線
の集まりであるバス（以降、複数信号と呼ぶ）で接続さ
れている場合でも、論理シミュレータ側の通信手段と中
央制御手段との通信はスカラ信号の単位で行われてい
る。
理シミュレータに割り当てた論理回路間が複数の信号線
の集まりであるバス（以降、複数信号と呼ぶ）で接続さ
れている場合でも、論理シミュレータ側の通信手段と中
央制御手段との通信はスカラ信号の単位で行われてい
る。
【０００５】例えば、各論理シミュレータに割り当てら
れた論理回路が、３２ビット幅の配列信号で接続されて
いる場合で、全ビットの信号値に変化があった場合（以
降、信号値が変化した状態をイベントが発生した状態と
呼ぶ）、中央制御手段と各論理シミュレータ間で３２回
のデータ転送が必要となる。
れた論理回路が、３２ビット幅の配列信号で接続されて
いる場合で、全ビットの信号値に変化があった場合（以
降、信号値が変化した状態をイベントが発生した状態と
呼ぶ）、中央制御手段と各論理シミュレータ間で３２回
のデータ転送が必要となる。
【０００６】また、従来の技術では、中央制御手段と各
論理シミュレータの間でデータ通信するタイミングは各
論理シミュレータに割り振られた論理回路中のクロック
サイクルの最大公約数となっている。
論理シミュレータの間でデータ通信するタイミングは各
論理シミュレータに割り振られた論理回路中のクロック
サイクルの最大公約数となっている。
【０００７】例えば、論理回路が２つの部分論理回路に
分割でき、２つの論理シミュレータに割り当てた各部分
論理回路間は１０ＭＨｚの動作周波数（以降、この場合
の周期をシステムのクロックサイクルと呼ぶ）で同期を
とって動作していると場合を考える。たとえばシステム
のクロックサイクル１００ｎｓで、１つの論理シミュレ
ータに割り当てた論理回路の内部クロックが２０ＭＨ
ｚ、すなわちクロックサイクル５０ｎｓで動作し、もう
１つの論理シミュレータに割り当てた論理回路は１０Ｍ
Ｈｚ、すなわち１００ｎｓで動作する場合、各論理シミ
ュレータは各クロックサイクルの最大公約数のタイミン
グ、つまり５０ｎｓで中央制御手段へデータを転送して
同期をとらなければならない。
分割でき、２つの論理シミュレータに割り当てた各部分
論理回路間は１０ＭＨｚの動作周波数（以降、この場合
の周期をシステムのクロックサイクルと呼ぶ）で同期を
とって動作していると場合を考える。たとえばシステム
のクロックサイクル１００ｎｓで、１つの論理シミュレ
ータに割り当てた論理回路の内部クロックが２０ＭＨ
ｚ、すなわちクロックサイクル５０ｎｓで動作し、もう
１つの論理シミュレータに割り当てた論理回路は１０Ｍ
Ｈｚ、すなわち１００ｎｓで動作する場合、各論理シミ
ュレータは各クロックサイクルの最大公約数のタイミン
グ、つまり５０ｎｓで中央制御手段へデータを転送して
同期をとらなければならない。
【０００８】本発明の一つの目的は、中央制御手段と各
論理シミュレータ間では配列信号の単位で転送を行える
ので１回のデータ転送ですむことになり、通信にかかる
時間を軽減することができる論理シミュレーション装置
を提供することにある。
論理シミュレータ間では配列信号の単位で転送を行える
ので１回のデータ転送ですむことになり、通信にかかる
時間を軽減することができる論理シミュレーション装置
を提供することにある。
【０００９】また、本発明の他の目的は、システムクロ
ックが変化するタイミング、つまり１００ｎｓで各論理
シミュレータ間の通信をとるため、通信処理回数を低減
することができる論理シミュレーション装置を提供する
ことにある。
ックが変化するタイミング、つまり１００ｎｓで各論理
シミュレータ間の通信をとるため、通信処理回数を低減
することができる論理シミュレーション装置を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明の論理シミュレー
ション装置は、（ａ）論理回路を複数の論理シミュレー
タに分割して、分割したサブ論理回路間の信号接続に関
する情報を登録しておく回路分割記憶手段と、（ｂ）複
数の論理シミュレータとのデータ通信を行い、データを
登録し、シミュレーションの制御を行ったり、各論理シ
ミュレータで扱う論理値が異なる形式の場合にもシミュ
レーションできる様にデータの変換を行う中央制御手段
と、（ｃ）各論理シミュレータ側にあって、前記中央制
御手段とデータ通信を行う通信手段と、（ｄ）各論理シ
ミュレータ側にあって、論理シミュレータから前記通信
手段にデータを渡す時と前記通信手段から論理シミュレ
ータへデータを渡す時に、データ通信量を減らすように
データ形式を変更するデータ変換手段とを具備する。
ション装置は、（ａ）論理回路を複数の論理シミュレー
タに分割して、分割したサブ論理回路間の信号接続に関
する情報を登録しておく回路分割記憶手段と、（ｂ）複
数の論理シミュレータとのデータ通信を行い、データを
登録し、シミュレーションの制御を行ったり、各論理シ
ミュレータで扱う論理値が異なる形式の場合にもシミュ
レーションできる様にデータの変換を行う中央制御手段
と、（ｃ）各論理シミュレータ側にあって、前記中央制
御手段とデータ通信を行う通信手段と、（ｄ）各論理シ
ミュレータ側にあって、論理シミュレータから前記通信
手段にデータを渡す時と前記通信手段から論理シミュレ
ータへデータを渡す時に、データ通信量を減らすように
データ形式を変更するデータ変換手段とを具備する。
【００１１】なお、各論理シミュレータ側にあって、前
記中央制御手段へデータ通信する回数を減らす目的でタ
イミングを制御する同期手段を含むようにしてもよい。
記中央制御手段へデータ通信する回数を減らす目的でタ
イミングを制御する同期手段を含むようにしてもよい。
【００１２】
【実施例】次に本発明の実施例について、図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１３】図１は、本発明の第１の実施例を示す構成
図である。回路分割記憶手段１は、論理検証する論理回
路を分割して、複数の論理シミュレータに割り振った場
合に論理回路間の信号線の接続情報、つまりある論理シ
ミュレータに割り振られた論理回路の出力側の端子（以
降、出力端子と称する）がどの論理シミュレータに割り
振られた論理回路の入力側の端子（以降、入力端子と称
する）に接続されているかを示す情報を記憶している。
図である。回路分割記憶手段１は、論理検証する論理回
路を分割して、複数の論理シミュレータに割り振った場
合に論理回路間の信号線の接続情報、つまりある論理シ
ミュレータに割り振られた論理回路の出力側の端子（以
降、出力端子と称する）がどの論理シミュレータに割り
振られた論理回路の入力側の端子（以降、入力端子と称
する）に接続されているかを示す情報を記憶している。
【００１４】中央制御手段２は、各論理シミュレータの
通信手段３ａから送られてきた信号名と信号値を受け取
り、受け取った信号値がどの論理シミュレータに割り当
てられた論理回路のどの信号に影響を及ぼすかを、回路
分割記憶手段１へ問い合わせることで調べ、回路分割記
憶手段１から受け取ったシミュレータ識別子を利用し、
影響を受ける論理回路を割り振られた論理シミュレータ
の通信手段３ａへ信号名と信号値を送信する。
通信手段３ａから送られてきた信号名と信号値を受け取
り、受け取った信号値がどの論理シミュレータに割り当
てられた論理回路のどの信号に影響を及ぼすかを、回路
分割記憶手段１へ問い合わせることで調べ、回路分割記
憶手段１から受け取ったシミュレータ識別子を利用し、
影響を受ける論理回路を割り振られた論理シミュレータ
の通信手段３ａへ信号名と信号値を送信する。
【００１５】通信手段３ａは、各論理シミュレータと中
央制御手段のデータの送受信を行う。
央制御手段のデータの送受信を行う。
【００１６】データ変換手段４ａは、通信手段３ａから
受け取ったデータを分割し、論理シミュレータへ渡す。
また、論理シミュレータから受け取ったデータを結合
し、通信手段３ａへ渡す。
受け取ったデータを分割し、論理シミュレータへ渡す。
また、論理シミュレータから受け取ったデータを結合
し、通信手段３ａへ渡す。
【００１７】図３は、論理回路の一例を示している。論
理回路ｘ，ｙ，ｚ，ｗはそれぞれ論理シミュレータｘ，
ｙ，ｚ，ｗへ割り付けると仮定すると、（論理回路ｘの
出力端子Ｏ１の信号値が変化した場合、端子Ｏ１の信号
名と信号値は論理シミュレータｘの通信手段３ａを介し
て中央制御手段２へ渡される。中央制御手段２は、回路
分割記憶手段１に問い合わせ、論理回路ｘの出力端子Ｏ
１は論理回路ｙの入力端子Ｉ１と論理回路ｚの入力端子
Ｉ２とに接続していることがわかる。そして論理シミュ
レータｙと論理シミュレータｚへそれぞれ端子Ｉ１と端
子Ｉ２の信号名と信号値を送信する。論理シミュレータ
ｙとｚは受け取った信号名と信号値を入力とし論理シミ
ュレーションを行う。この様にして論理シミュレーショ
ンが行われる。
理回路ｘ，ｙ，ｚ，ｗはそれぞれ論理シミュレータｘ，
ｙ，ｚ，ｗへ割り付けると仮定すると、（論理回路ｘの
出力端子Ｏ１の信号値が変化した場合、端子Ｏ１の信号
名と信号値は論理シミュレータｘの通信手段３ａを介し
て中央制御手段２へ渡される。中央制御手段２は、回路
分割記憶手段１に問い合わせ、論理回路ｘの出力端子Ｏ
１は論理回路ｙの入力端子Ｉ１と論理回路ｚの入力端子
Ｉ２とに接続していることがわかる。そして論理シミュ
レータｙと論理シミュレータｚへそれぞれ端子Ｉ１と端
子Ｉ２の信号名と信号値を送信する。論理シミュレータ
ｙとｚは受け取った信号名と信号値を入力とし論理シミ
ュレーションを行う。この様にして論理シミュレーショ
ンが行われる。
【００１８】図４は、回路分割記憶手段１で保持してい
る、図３で示した論理回路についての接続情報を示して
いる。出力端子表４１は各論理シミュレータに割り振ら
れた論理回路の出力側の端子名、シミュレータ識別子、
出力端子が持つ論理値の型が登録されている。入力端子
表４２には、出力端子と接続している別の論理シミュレ
ータに割り振られた論理回路の入力側の端子名、論理シ
ミュレータ識別子、入力端子の論理値の型が登録されて
いる。例えば、出力端子Ｏ１が接続されている入力端子
名は出力端子表４１からポイントされている入力端子表
４２を参照し、論理シミュレータｙとｚに割り振られた
端子Ｉ１と端子Ｉ２の２箇所であることがわかる。型変
換表４３は、入力端子と出力端子の論理値の型および入
力端子の型から出力端子の型への変換関数が登録されて
いる。この変換関数を使用して、異なる論理値の型を持
つ論理シミュレータ間の通信が可能となる。例えば、論
理シミュレータｙへ割り当てられた論理回路ｙの出力端
子Ｏ２は型はＢＩＴで、Ｏ２の接続先である論理シミュ
レータｗに割り当てられた論理回路ｗの入力端子Ｉ３の
型がＢＩＴ４である場合、回路分割記憶手段１は中央制
御手段２の制御部からの要求に応じ、型変換表４３を参
照することにより、端子Ｏ２から端子Ｉ３への論理値の
変換は型変換関数ＢｉｔＢｉｔ４を使用すればいいこと
を制御部へ伝える。
る、図３で示した論理回路についての接続情報を示して
いる。出力端子表４１は各論理シミュレータに割り振ら
れた論理回路の出力側の端子名、シミュレータ識別子、
出力端子が持つ論理値の型が登録されている。入力端子
表４２には、出力端子と接続している別の論理シミュレ
ータに割り振られた論理回路の入力側の端子名、論理シ
ミュレータ識別子、入力端子の論理値の型が登録されて
いる。例えば、出力端子Ｏ１が接続されている入力端子
名は出力端子表４１からポイントされている入力端子表
４２を参照し、論理シミュレータｙとｚに割り振られた
端子Ｉ１と端子Ｉ２の２箇所であることがわかる。型変
換表４３は、入力端子と出力端子の論理値の型および入
力端子の型から出力端子の型への変換関数が登録されて
いる。この変換関数を使用して、異なる論理値の型を持
つ論理シミュレータ間の通信が可能となる。例えば、論
理シミュレータｙへ割り当てられた論理回路ｙの出力端
子Ｏ２は型はＢＩＴで、Ｏ２の接続先である論理シミュ
レータｗに割り当てられた論理回路ｗの入力端子Ｉ３の
型がＢＩＴ４である場合、回路分割記憶手段１は中央制
御手段２の制御部からの要求に応じ、型変換表４３を参
照することにより、端子Ｏ２から端子Ｉ３への論理値の
変換は型変換関数ＢｉｔＢｉｔ４を使用すればいいこと
を制御部へ伝える。
【００１９】図５は、図１中の中央制御手段２を示す構
成図である。受信部５３は、各論理シミュレータから送
られたシミュレータ識別子、信号名と信号値を受け取
る。受け取った情報（イベントデータ５５）は、制御部
５４へ渡され、タイムホイール５６で管理される。制御
部５４は、各論理シミュレータからのデータ受信を終え
ると、タイムホイール５６を参照し、イベントデータ５
５の信号値を接続先の論理シミュレータへ送信する処理
に入る。接続先は、送信先決定部５２が回路分割記憶手
段１に、イベントデータ５５に登録されているシミュレ
ータ識別子と信号名を渡すことで知ることができる。ま
た、送信先決定部５２は、イベントデータ５５に登録さ
れている信号の型と送信先の信号の型が異なるかを回路
分割記憶手段１に問い合わせ、異なる場合は型変換関数
を受け取り、型変換関数を実行することにより信号値の
変換を行う。上記処理が終わると送信部５１から送り先
の論理シミュレータへデータを送信する。
成図である。受信部５３は、各論理シミュレータから送
られたシミュレータ識別子、信号名と信号値を受け取
る。受け取った情報（イベントデータ５５）は、制御部
５４へ渡され、タイムホイール５６で管理される。制御
部５４は、各論理シミュレータからのデータ受信を終え
ると、タイムホイール５６を参照し、イベントデータ５
５の信号値を接続先の論理シミュレータへ送信する処理
に入る。接続先は、送信先決定部５２が回路分割記憶手
段１に、イベントデータ５５に登録されているシミュレ
ータ識別子と信号名を渡すことで知ることができる。ま
た、送信先決定部５２は、イベントデータ５５に登録さ
れている信号の型と送信先の信号の型が異なるかを回路
分割記憶手段１に問い合わせ、異なる場合は型変換関数
を受け取り、型変換関数を実行することにより信号値の
変換を行う。上記処理が終わると送信部５１から送り先
の論理シミュレータへデータを送信する。
【００２０】図６は、各論理シミュレータを示す構成図
である。受信部６１と送信部６２が通信手段３ａを表
し、データ分割部６３とデータ結合部６４がデータ変換
手段４ａを表している。受信部６１は中央制御手段から
送られた配列信号名とその信号値を受け取り、データ分
割部６３で配列信号からスカラ信号値への変換を行い、
論理シミュレータ６５へ入力値として渡す。論理シミュ
レータ６５は、論理シミュレーションを実行し、出力値
を書き換える。データ結合部６４は、書き換えられた出
力値（スカラ信号値）を配列信号値へ変換する。送信部
６２はデータ結合部６４から受け取った配列信号名とそ
の信号値を中央制御手段１へ送る。
である。受信部６１と送信部６２が通信手段３ａを表
し、データ分割部６３とデータ結合部６４がデータ変換
手段４ａを表している。受信部６１は中央制御手段から
送られた配列信号名とその信号値を受け取り、データ分
割部６３で配列信号からスカラ信号値への変換を行い、
論理シミュレータ６５へ入力値として渡す。論理シミュ
レータ６５は、論理シミュレーションを実行し、出力値
を書き換える。データ結合部６４は、書き換えられた出
力値（スカラ信号値）を配列信号値へ変換する。送信部
６２はデータ結合部６４から受け取った配列信号名とそ
の信号値を中央制御手段１へ送る。
【００２１】図２は、本発明の第２の実施例を示す構成
図である。回路分割記憶手段１は、論理検証する論理回
路を分割して、複数の論理シミュレータに割り振った場
合に論理回路間の信号線接続情報、つまりある論理シミ
ュレータに割り振られた論理回路の出力端子がどの論理
シミュレータに割り振った論理回路の入力端子に接続さ
れているかを示す情報を記憶している。
図である。回路分割記憶手段１は、論理検証する論理回
路を分割して、複数の論理シミュレータに割り振った場
合に論理回路間の信号線接続情報、つまりある論理シミ
ュレータに割り振られた論理回路の出力端子がどの論理
シミュレータに割り振った論理回路の入力端子に接続さ
れているかを示す情報を記憶している。
【００２２】中央制御手段２は、各論理シミュレータの
通信手段３ａから送られてきた信号名と信号値を受け取
り、受け取った信号値がどの論理シミュレータに割り当
てられた論理回路のどの信号に影響を及ぼすかを、回路
分割記憶手段１へ問い合わせることで調べ、回路分割記
憶手段１から受け取ったシミュレータ識別子を利用し、
影響を受ける論理回路を割り振られた論理シミュレータ
の通信手段３ａへ信号名と信号値を送信する。
通信手段３ａから送られてきた信号名と信号値を受け取
り、受け取った信号値がどの論理シミュレータに割り当
てられた論理回路のどの信号に影響を及ぼすかを、回路
分割記憶手段１へ問い合わせることで調べ、回路分割記
憶手段１から受け取ったシミュレータ識別子を利用し、
影響を受ける論理回路を割り振られた論理シミュレータ
の通信手段３ａへ信号名と信号値を送信する。
【００２３】通信手段３ａは、各論理シミュレータと中
央制御手段のデータの送受信を行う。
央制御手段のデータの送受信を行う。
【００２４】データ変換手段４ａは、通信手段３ａから
受け取ったデータを分割し、論理シミュレータへ渡す。
また、論理シミュレータから受け取ったデータを結合
し、通信手段３ａへ渡す。
受け取ったデータを分割し、論理シミュレータへ渡す。
また、論理シミュレータから受け取ったデータを結合
し、通信手段３ａへ渡す。
【００２５】同期手段５ａは、論理シミュレータへ
論理回路のクロックサイクルを渡し、論理シミュレータ
から同期処理のタイミングを受け取ると、データ変換手
段４ａへデータの分割と結合処理を開始するよう指令す
る。
論理回路のクロックサイクルを渡し、論理シミュレータ
から同期処理のタイミングを受け取ると、データ変換手
段４ａへデータの分割と結合処理を開始するよう指令す
る。
【００２６】図７は、各論理シミュレータを示す構成図
である。受信部７１と送信部７２が通信手段３ａを表
し、データ分割部７３とデータ結合部７４がデータ変換
手段４ａを表し、同期部７５は同期手段５ａを表してい
る。同期部７５は、データ変換手段４ａを動かすタイミ
ングを制御している。受信部７１は中央制御手段から送
られた配列信号名とその信号値を受け取り、データ分割
部７３は配列信号からスカラ信号値への変換を行い、論
理シミュレータ７９へ入力値として渡す。論理シミュレ
ータ７９は、論理シミュレーションを実行し、出力値を
書き換える。データ結合部７４は、書き換えられた出力
値（スカラ信号値）を配列信号値へ変換する。送信部７
２はデータ結合部７４から受け取った配列信号名と配列
信号値を中央制御手段１へ送る。同期部７５はクロック
サイクル７８を論理シミュレータ７９へ渡す。論理シミ
ュレータ７９はシミュレーションを進め、与えられたク
ロックサイクル分の時間が経過すると同期部７５へ同期
信号７７を渡す。同期部７５は同期信号７７を受け取る
とデータ交換手段４ａへ同期処理指令７６を送る。デー
タ交換手段４ａは同期処理指令７６を受け取ると受信部
７１からのデータの取り込みを行い、データ分割処理を
行う。さらに論理シミュレータ７９の出力値を読み込み
データ結合処理を行い結果を送信部７２へ渡す。
である。受信部７１と送信部７２が通信手段３ａを表
し、データ分割部７３とデータ結合部７４がデータ変換
手段４ａを表し、同期部７５は同期手段５ａを表してい
る。同期部７５は、データ変換手段４ａを動かすタイミ
ングを制御している。受信部７１は中央制御手段から送
られた配列信号名とその信号値を受け取り、データ分割
部７３は配列信号からスカラ信号値への変換を行い、論
理シミュレータ７９へ入力値として渡す。論理シミュレ
ータ７９は、論理シミュレーションを実行し、出力値を
書き換える。データ結合部７４は、書き換えられた出力
値（スカラ信号値）を配列信号値へ変換する。送信部７
２はデータ結合部７４から受け取った配列信号名と配列
信号値を中央制御手段１へ送る。同期部７５はクロック
サイクル７８を論理シミュレータ７９へ渡す。論理シミ
ュレータ７９はシミュレーションを進め、与えられたク
ロックサイクル分の時間が経過すると同期部７５へ同期
信号７７を渡す。同期部７５は同期信号７７を受け取る
とデータ交換手段４ａへ同期処理指令７６を送る。デー
タ交換手段４ａは同期処理指令７６を受け取ると受信部
７１からのデータの取り込みを行い、データ分割処理を
行う。さらに論理シミュレータ７９の出力値を読み込み
データ結合処理を行い結果を送信部７２へ渡す。
【００２７】
【発明の効果】本発明では、中央制御手段と各論理シミ
ュレータ間の通信をスカラ信号単位でなく、配列信号単
位で行うことができるので、通信回数を減らすことがで
き通信にかかる時間を軽減することができる。
ュレータ間の通信をスカラ信号単位でなく、配列信号単
位で行うことができるので、通信回数を減らすことがで
き通信にかかる時間を軽減することができる。
【００２８】また、本発明では、中央制御手段と各論理
シミュレータ間の通信タイミングをクロックサイクルの
最大公約数の間隔でなく、システムクロックがサイクル
で行うため、通信処理回数を低減することができる。
シミュレータ間の通信タイミングをクロックサイクルの
最大公約数の間隔でなく、システムクロックがサイクル
で行うため、通信処理回数を低減することができる。
【図１】本発明の第１の実施例を示す構成図である。
【図２】本発明の第２の実施例を示す構成図である。
【図３】論理回路の一例を示すブロック図である。
【図４】図３の論理回路例に対するデータを示す図であ
る。
る。
【図５】図１中の中央制御手段を示す構成図である。
【図６】図１の実施例における論理シミュレータの構成
図である。
図である。
【図７】図２の実施例における論理シミュレータの構成
図である。
図である。
１ 回路分割記憶手段 ２ 中央制御手段 ３ａ，３ｂ 通信手段 ４ａ，４ｂ データ変換手段 ５ａ，５ｂ 同期手段 ４１ 出力端子表 ４２ 入力端子表 ４３ 型変換表 ５１ 送信部 ５２ 送信先決定部 ５３ 受信部 ５４ 制御部 ５５ イベントデータ ５６ タイムホイール ６１ 受信部 ６２ 送信部 ６３ データ分割部 ６４ データ結合部 ６５ 論理シミュレータ ７１ 受信部 ７２ 送信部 ７３ データ分割部 ７４ データ結合部 ７５ 同期部 ７６ 同期処理指令 ７７ 同期信号 ７８ クロックサイクル ７９ 論理シミュレータ
Claims (3)
- 【請求項１】 （ａ）論理回路を複数の論理シミュレー
タに分割して、分割したサブ論理回路間の信号接続に関
する情報を登録しておく回路分割記憶手段と、 （ｂ）複数の論理シミュレータとのデータ通信を行い、
データを登録し、シミュレーションの制御を行ったり、
各論理シミュレータで扱う論理値が異なる形式の場合に
もシミュレーションできる様にデータの変換を行う中央
制御手段と、 （ｃ）各論理シミュレータ側にあって、前記中央制御手
段とデータ通信を行う通信手段と、 （ｄ）各論理シミュレータ側にあって、論理シミュレー
タから前記通信手段にデータを渡す時と前記通信手段か
ら論理シミュレータへデータを渡す時に、データ通信量
を減らすようにデータ形式を変更するデータ変換手段と
を具備する論理シミュレーション装置。 - 【請求項２】 （ｅ）各論理シミュレータ側にあって、
前記中央制御手段へデータ通信する回数を減らす目的で
タイミングを制御する同期手段を含む請求項１記載の論
理シミュレーション装置。 - 【請求項３】 前記中央制御手段が、 前記各論理シミュレータから送られたシミュレータ識別
子、信号名と信号値を含むイベントデータを受け取る受
信部と、 前記各論理シミュレータからのデータ受信を終えると、
タイムホイールを参照し、前記イベントデータの信号値
を接続先の論理シミュレータへ送信する処理に入る制御
部と、 前記回路分割記憶手段に、前記イベントデータに登録さ
れているシミュレータ識別子と信号名を渡すことで接続
先を前記制御部に知らせ、前記イベントデータに登録さ
れている信号の型と送信先の信号の型が異なるかを前記
回路分割記憶手段に問い合わせ、異なる場合は型変換関
数を受け取り、型変換関数を実行することにより信号値
の変換を行う送信先決定部と、 前記送信先決定部による処理が終わると送り先の論理シ
ミュレータへデータを送信する送信部とを具備すること
を特徴とする請求項１記載の論理シミュレーション装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6059646A JP2996089B2 (ja) | 1994-03-30 | 1994-03-30 | 論理シミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6059646A JP2996089B2 (ja) | 1994-03-30 | 1994-03-30 | 論理シミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07271831A true JPH07271831A (ja) | 1995-10-20 |
| JP2996089B2 JP2996089B2 (ja) | 1999-12-27 |
Family
ID=13119193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6059646A Expired - Fee Related JP2996089B2 (ja) | 1994-03-30 | 1994-03-30 | 論理シミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996089B2 (ja) |
-
1994
- 1994-03-30 JP JP6059646A patent/JP2996089B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2996089B2 (ja) | 1999-12-27 |
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Legal Events
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