JPH07271682A - メモリの電源バックアップ装置 - Google Patents
メモリの電源バックアップ装置Info
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- JPH07271682A JPH07271682A JP6057846A JP5784694A JPH07271682A JP H07271682 A JPH07271682 A JP H07271682A JP 6057846 A JP6057846 A JP 6057846A JP 5784694 A JP5784694 A JP 5784694A JP H07271682 A JPH07271682 A JP H07271682A
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- power supply
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】メモリの電源バックアップ用の電池の消費電力
を低減する。 【構成】各ＳＲＡＭ１１〜１４への電源バックアップ用
の電池Ｅからの給電路に、アナログスイッチ４のスイッ
チ素子Ｓ1 〜Ｓ4 をそれぞれ挿入する。各スイッチ素子
Ｓ1 〜Ｓ4 は、プロセッサ２により実行されるプログラ
ムでオン・オフが規定され、ラッチ回路３を通してオン
・オフが制御される。電源回路１からの給電が停止する
と、オンになっているスイッチ素子Ｓ1 〜Ｓ4 に対応す
るＳＲＡＭ１１〜１４のみに電池Ｅから給電される。
を低減する。 【構成】各ＳＲＡＭ１１〜１４への電源バックアップ用
の電池Ｅからの給電路に、アナログスイッチ４のスイッ
チ素子Ｓ1 〜Ｓ4 をそれぞれ挿入する。各スイッチ素子
Ｓ1 〜Ｓ4 は、プロセッサ２により実行されるプログラ
ムでオン・オフが規定され、ラッチ回路３を通してオン
・オフが制御される。電源回路１からの給電が停止する
と、オンになっているスイッチ素子Ｓ1 〜Ｓ4 に対応す
るＳＲＡＭ１１〜１４のみに電池Ｅから給電される。
Description
【０００１】
【産業上の利用分野】本発明は、揮発性のメモリに給電
する主電源の遮断時にメモリに対して電池電源から給電
することによってメモリの記憶内容を保持するメモリの
電源バックアップ装置に関するものである。
する主電源の遮断時にメモリに対して電池電源から給電
することによってメモリの記憶内容を保持するメモリの
電源バックアップ装置に関するものである。
【０００２】
【従来の技術】一般に、ＳＲＡＭ（スタティックＲＡ
Ｍ）やＤＲＡＭ（ダイナミックＲＡＭ）は記憶内容を保
持するために給電することが必要であって、この種のメ
モリでは給電が停止すると記憶内容が消滅することから
揮発性のメモリと称されている。プログラマブルコント
ローラやマイクロコンピュータのようにプロセッサ（Ｃ
ＰＵ）を用いたシステムでは、プロセッサで実行される
プログラムやプログラムの実行時に用いるデータなどを
格納するメモリとして、この種の揮発性のメモリが用い
られている。たとえば、ユーザが設定したシーケンスプ
ログラムやアプリケーションプログラムなどは、プロセ
ッサでの実行時にはこの種のメモリに格納されることに
なる。
Ｍ）やＤＲＡＭ（ダイナミックＲＡＭ）は記憶内容を保
持するために給電することが必要であって、この種のメ
モリでは給電が停止すると記憶内容が消滅することから
揮発性のメモリと称されている。プログラマブルコント
ローラやマイクロコンピュータのようにプロセッサ（Ｃ
ＰＵ）を用いたシステムでは、プロセッサで実行される
プログラムやプログラムの実行時に用いるデータなどを
格納するメモリとして、この種の揮発性のメモリが用い
られている。たとえば、ユーザが設定したシーケンスプ
ログラムやアプリケーションプログラムなどは、プロセ
ッサでの実行時にはこの種のメモリに格納されることに
なる。
【０００３】ところで、揮発性のメモリとしてＳＲＡＭ
１１〜１４を用いる場合には、図４に示すように、ＳＲ
ＡＭ１１〜１４に給電するための主電源となる電源回路
１とは別に電池Ｅを設け、電源回路１からの給電が停止
したときに電池Ｅから給電する構成とすれば、電源回路
１が遮断してシステムへの給電が停止しても電池Ｅの容
量の範囲でＳＲＡＭ１１〜１４の記憶内容を保持するこ
とができる。この構成では、電源回路１と電池Ｅとを互
いに他方への逆流を阻止するためのダイオードＤ11，Ｄ
12を介して各ＳＲＡＭ１１〜１４に接続している。ここ
に、ＳＲＡＭ１１〜１４の記憶内容を保持するだけであ
れば、通常の動作時よりも給電電圧を下げることができ
るから、たとえば電源回路１の出力電圧は５Ｖ、電池Ｅ
の出力電圧は３Ｖなどと設定されており、ダイオードＤ
11，Ｄ12を設けることによって、電源回路１からの給電
時には電池Ｅからの給電が行なわれず、不必要に電池Ｅ
が消耗することのないようにしてある。
１１〜１４を用いる場合には、図４に示すように、ＳＲ
ＡＭ１１〜１４に給電するための主電源となる電源回路
１とは別に電池Ｅを設け、電源回路１からの給電が停止
したときに電池Ｅから給電する構成とすれば、電源回路
１が遮断してシステムへの給電が停止しても電池Ｅの容
量の範囲でＳＲＡＭ１１〜１４の記憶内容を保持するこ
とができる。この構成では、電源回路１と電池Ｅとを互
いに他方への逆流を阻止するためのダイオードＤ11，Ｄ
12を介して各ＳＲＡＭ１１〜１４に接続している。ここ
に、ＳＲＡＭ１１〜１４の記憶内容を保持するだけであ
れば、通常の動作時よりも給電電圧を下げることができ
るから、たとえば電源回路１の出力電圧は５Ｖ、電池Ｅ
の出力電圧は３Ｖなどと設定されており、ダイオードＤ
11，Ｄ12を設けることによって、電源回路１からの給電
時には電池Ｅからの給電が行なわれず、不必要に電池Ｅ
が消耗することのないようにしてある。
【０００４】また、システムの起動時にプログラムやデ
ータをコンパイルし、コンパイルされたプログラムやデ
ータを用いてプロセッサ（ＣＰＵ）２が動作するもので
は、図５に示すように、ソースプログラムやプログラム
の初期条件を与えるデータを格納する記憶装置としての
ＳＲＡＭ１５，１６を、実行時に用いるプログラム（た
とえばオブジェクトプログラム）やデータを格納するＳ
ＲＡＭ１１〜１４とは別に設けることが考えられる。こ
の構成では、電源遮断時にはソースプログラムや初期条
件のデータのみを保持できるように、ＳＲＡＭ１５，１
６に対してのみ電池Ｅによる給電を可能としている。す
なわち、ＳＲＡＭ１１〜１４に対しては電源回路１から
のみ給電し、ＳＲＡＭ１４，１５に対しては、図４に示
した構成と同様にして、ダイオードＤ11，Ｄ12を用いて
電源回路１からの給電と電池Ｅからの給電とを切り換え
ることができるようにしているのである。
ータをコンパイルし、コンパイルされたプログラムやデ
ータを用いてプロセッサ（ＣＰＵ）２が動作するもので
は、図５に示すように、ソースプログラムやプログラム
の初期条件を与えるデータを格納する記憶装置としての
ＳＲＡＭ１５，１６を、実行時に用いるプログラム（た
とえばオブジェクトプログラム）やデータを格納するＳ
ＲＡＭ１１〜１４とは別に設けることが考えられる。こ
の構成では、電源遮断時にはソースプログラムや初期条
件のデータのみを保持できるように、ＳＲＡＭ１５，１
６に対してのみ電池Ｅによる給電を可能としている。す
なわち、ＳＲＡＭ１１〜１４に対しては電源回路１から
のみ給電し、ＳＲＡＭ１４，１５に対しては、図４に示
した構成と同様にして、ダイオードＤ11，Ｄ12を用いて
電源回路１からの給電と電池Ｅからの給電とを切り換え
ることができるようにしているのである。
【０００５】
【発明が解決しようとする課題】上述したように、プロ
セッサで実行されるプログラムやプログラムの実行時に
用いるデータはＳＲＡＭ１１〜１４に格納されているの
であって、これらの大きさはプログラムによって異なる
のに対して、ＳＲＡＭ１１〜１４の容量はシステムごと
に固定的に設定されている。また、ＳＲＡＭ１１〜１４
は集積回路により構成されており、１個の集積回路の記
憶容量は比較的小さいものであるから、１つのシステム
内で複数個（図示例では４個）のＳＲＡＭ１１〜１４を
用いるのが普通である。
セッサで実行されるプログラムやプログラムの実行時に
用いるデータはＳＲＡＭ１１〜１４に格納されているの
であって、これらの大きさはプログラムによって異なる
のに対して、ＳＲＡＭ１１〜１４の容量はシステムごと
に固定的に設定されている。また、ＳＲＡＭ１１〜１４
は集積回路により構成されており、１個の集積回路の記
憶容量は比較的小さいものであるから、１つのシステム
内で複数個（図示例では４個）のＳＲＡＭ１１〜１４を
用いるのが普通である。
【０００６】しかるに、プログラムの大きさによって
は、すべてのＳＲＡＭ１１〜１４に対してプログラムや
データが格納されない場合も生じる。たとえば、４個の
ＳＲＡＭ１１〜１４のうちの３個だけにプログラムやデ
ータが格納されることもある。図４に示した構成では、
このような場合であっても、電源回路１の遮断時にシス
テム内のすべてのＳＲＡＭ１１〜１４に対して電池Ｅか
ら給電するものであるから、電池Ｅの消耗を不必要に早
め、電池交換の回数が増加するという問題が生じる。
は、すべてのＳＲＡＭ１１〜１４に対してプログラムや
データが格納されない場合も生じる。たとえば、４個の
ＳＲＡＭ１１〜１４のうちの３個だけにプログラムやデ
ータが格納されることもある。図４に示した構成では、
このような場合であっても、電源回路１の遮断時にシス
テム内のすべてのＳＲＡＭ１１〜１４に対して電池Ｅか
ら給電するものであるから、電池Ｅの消耗を不必要に早
め、電池交換の回数が増加するという問題が生じる。
【０００７】また、図５に示した構成では、システムの
起動時のたびにＳＲＡＭ１５，１６の記憶内容をコンパ
イルしてＳＲＡＭ１１〜１４に転送しなければならない
ものであるから、システムの再起動時における立ち上げ
の時間が長くなり、総合的に見たときに処理速度が遅く
なるという問題が生じる。この問題を解決するにはすべ
てのＳＲＡＭ１１〜１６に対して電源回路１の遮断時に
電池Ｅから給電することが考えられるが、上述したよう
にバックアップに要する電池Ｅの消費電力が大きくなり
実用的ではない。
起動時のたびにＳＲＡＭ１５，１６の記憶内容をコンパ
イルしてＳＲＡＭ１１〜１４に転送しなければならない
ものであるから、システムの再起動時における立ち上げ
の時間が長くなり、総合的に見たときに処理速度が遅く
なるという問題が生じる。この問題を解決するにはすべ
てのＳＲＡＭ１１〜１６に対して電源回路１の遮断時に
電池Ｅから給電することが考えられるが、上述したよう
にバックアップに要する電池Ｅの消費電力が大きくなり
実用的ではない。
【０００８】本発明は上記問題点に鑑みて為されたもの
であり、その主な目的は、主電源の遮断中にメモリに給
電する電池の電力消費を抑制して、長時間にわたるバッ
クアップを可能とするメモリの電源バックアップ装置を
提供することにあり、他の目的は、起動時にプログラム
やデータのコンパイルを行なうシステムにおいて再起動
時にはコンパイルを不要とすることによって総合的な処
理速度を向上させることにある。
であり、その主な目的は、主電源の遮断中にメモリに給
電する電池の電力消費を抑制して、長時間にわたるバッ
クアップを可能とするメモリの電源バックアップ装置を
提供することにあり、他の目的は、起動時にプログラム
やデータのコンパイルを行なうシステムにおいて再起動
時にはコンパイルを不要とすることによって総合的な処
理速度を向上させることにある。
【０００９】
【課題を解決するための手段】請求項１の発明は、揮発
性のメモリに給電する主電源の遮断時にメモリの記憶内
容を保持するように電池電源からメモリに給電させる電
源選択部を有したメモリの電源バックアップ装置におい
て、複数個のメモリを設け、電源選択部は、別に設けた
プロセッサにより実行されるプログラムやプログラムの
実行時に用いるデータを格納した所要のメモリに対して
主電源の遮断時に選択的に電池電源から給電させること
を特徴としている。
性のメモリに給電する主電源の遮断時にメモリの記憶内
容を保持するように電池電源からメモリに給電させる電
源選択部を有したメモリの電源バックアップ装置におい
て、複数個のメモリを設け、電源選択部は、別に設けた
プロセッサにより実行されるプログラムやプログラムの
実行時に用いるデータを格納した所要のメモリに対して
主電源の遮断時に選択的に電池電源から給電させること
を特徴としている。
【００１０】請求項２の発明は、揮発性のメモリに給電
する主電源の遮断時にメモリの記憶内容を保持するよう
に電池電源からメモリに給電させる電源選択部を有した
メモリの電源バックアップ装置において、複数個のメモ
リを設け、電源選択部は、別に設けたプロセッサのプロ
グラムによりあらかじめ規定されている所要のメモリに
対して主電源の遮断時に選択的に電池電源から給電させ
ることを特徴としている。
する主電源の遮断時にメモリの記憶内容を保持するよう
に電池電源からメモリに給電させる電源選択部を有した
メモリの電源バックアップ装置において、複数個のメモ
リを設け、電源選択部は、別に設けたプロセッサのプロ
グラムによりあらかじめ規定されている所要のメモリに
対して主電源の遮断時に選択的に電池電源から給電させ
ることを特徴としている。
【００１１】請求項３の発明は、揮発性のメモリに給電
する主電源の遮断時にメモリの記憶内容を保持するよう
に電池電源からメモリに給電させる電源選択部を有した
メモリの電源バックアップ装置において、複数個のメモ
リと、メモリに格納されたプログラムやデータを用いる
プロセッサとを設け、電源選択部は、プロセッサによる
メモリのアクセスを検出記憶するとともに主電源の遮断
時には遮断前までにアクセスされたメモリに対して選択
的に電池電源から給電させることを特徴としている。
する主電源の遮断時にメモリの記憶内容を保持するよう
に電池電源からメモリに給電させる電源選択部を有した
メモリの電源バックアップ装置において、複数個のメモ
リと、メモリに格納されたプログラムやデータを用いる
プロセッサとを設け、電源選択部は、プロセッサによる
メモリのアクセスを検出記憶するとともに主電源の遮断
時には遮断前までにアクセスされたメモリに対して選択
的に電池電源から給電させることを特徴としている。
【００１２】請求項４の発明は、揮発性のメモリに給電
する主電源の遮断時にメモリの記憶内容を保持するよう
に電池電源からメモリに給電させる電源選択部を有した
メモリの電源バックアップ装置において、複数個のメモ
リを設け、電源選択部は、各メモリごとに電池電源との
間に介装された機械的スイッチにより選択されている所
要のメモリに対して主電源の遮断時に選択的に給電させ
ることを特徴としている。
する主電源の遮断時にメモリの記憶内容を保持するよう
に電池電源からメモリに給電させる電源選択部を有した
メモリの電源バックアップ装置において、複数個のメモ
リを設け、電源選択部は、各メモリごとに電池電源との
間に介装された機械的スイッチにより選択されている所
要のメモリに対して主電源の遮断時に選択的に給電させ
ることを特徴としている。
【００１３】請求項５の発明は、ソースプログラムやプ
ログラム実行の初期条件を与えるデータを格納した記憶
装置と、ソースプログラムや上記データとをコンパイル
するコンパイル装置とが付加され、上記メモリにはコン
パイル後のプログラムやデータが格納されて成ることを
特徴としている。
ログラム実行の初期条件を与えるデータを格納した記憶
装置と、ソースプログラムや上記データとをコンパイル
するコンパイル装置とが付加され、上記メモリにはコン
パイル後のプログラムやデータが格納されて成ることを
特徴としている。
【００１４】
【作用】各請求項の発明においては、いずれも複数個の
メモリを備えるとともに、プロセッサにより実行される
プログラムやプログラムの実行時に用いるデータを格納
した所要のメモリに対して主電源の遮断時に選択的に電
池電源から給電させる電源選択部を設けていることによ
って、従来構成のように主電源の遮断時に不必要なメモ
リにまで電池から給電されることがなくなり、結果的に
電池の消費電力を低減することができるのである。
メモリを備えるとともに、プロセッサにより実行される
プログラムやプログラムの実行時に用いるデータを格納
した所要のメモリに対して主電源の遮断時に選択的に電
池電源から給電させる電源選択部を設けていることによ
って、従来構成のように主電源の遮断時に不必要なメモ
リにまで電池から給電されることがなくなり、結果的に
電池の消費電力を低減することができるのである。
【００１５】請求項２の発明の構成では、主電源の遮断
時において電池から給電されるメモリが、プログラムに
よってソフトウェア的に規定されるから構成が簡単にな
る。また請求項３の発明の構成では、プログラムの実行
中にアクセスされたメモリのみが主電源の遮断時におい
て電池から給電されるのであって、あらかじめどのメモ
リに電池から給電するかを決めておく必要がなく、給電
の必要なメモリが自動的に決定されることになる。一般
的に言えば、プログラムの１回の実行が終了した時点で
１回もアクセスされていないメモリは不要であるから、
請求項３の構成は実用的である。さらに、請求項４の発
明の構成では、機械的スイッチによって電池からの給電
が必要なメモリを選択するから、構成上はもっとも簡単
なものになる。
時において電池から給電されるメモリが、プログラムに
よってソフトウェア的に規定されるから構成が簡単にな
る。また請求項３の発明の構成では、プログラムの実行
中にアクセスされたメモリのみが主電源の遮断時におい
て電池から給電されるのであって、あらかじめどのメモ
リに電池から給電するかを決めておく必要がなく、給電
の必要なメモリが自動的に決定されることになる。一般
的に言えば、プログラムの１回の実行が終了した時点で
１回もアクセスされていないメモリは不要であるから、
請求項３の構成は実用的である。さらに、請求項４の発
明の構成では、機械的スイッチによって電池からの給電
が必要なメモリを選択するから、構成上はもっとも簡単
なものになる。
【００１６】請求項５の発明の構成によれば、起動時に
はコンパイルを要するシステムにおいて、コンパイルさ
れたプログラムやデータを格納するメモリについて上記
各請求項の構成による電源のバックアップを行なうか
ら、プログラムやデータの維持に要する電池の消費電力
が少ないながらも再起動時に再コンパイルする必要がな
く、立ち上げ時間を含めた全体としての処理時間が短縮
される。
はコンパイルを要するシステムにおいて、コンパイルさ
れたプログラムやデータを格納するメモリについて上記
各請求項の構成による電源のバックアップを行なうか
ら、プログラムやデータの維持に要する電池の消費電力
が少ないながらも再起動時に再コンパイルする必要がな
く、立ち上げ時間を含めた全体としての処理時間が短縮
される。
【００１７】
【実施例】以下、図面を参照して実施例を説明する。な
お、以下の実施例において図４、図５の従来例と同様の
機能を有する部材については同じ符号を付してある。 （実施例１）本実施例では、揮発性のメモリとして４個
のＳＲＡＭ１１〜１４を用い、主電源としての電源回路
１が遮断してシステムへの給電が停止したときに電池Ｅ
からどのＳＲＡＭ１１〜１４に給電するかを、プロセッ
サ（ＣＰＵ）２の実行するプログラムによってソフトウ
ェア的に規定した例を示す。
お、以下の実施例において図４、図５の従来例と同様の
機能を有する部材については同じ符号を付してある。 （実施例１）本実施例では、揮発性のメモリとして４個
のＳＲＡＭ１１〜１４を用い、主電源としての電源回路
１が遮断してシステムへの給電が停止したときに電池Ｅ
からどのＳＲＡＭ１１〜１４に給電するかを、プロセッ
サ（ＣＰＵ）２の実行するプログラムによってソフトウ
ェア的に規定した例を示す。
【００１８】各ＳＲＡＭ１１〜１４の電源回路１からの
給電路にはそれぞれダイオードＤ5〜Ｄ8 が挿入され、
電池Ｅからの給電路にはアナログスイッチ４の各スイッ
チ素子Ｓ1 〜Ｓ4 およびダイオードＤ1 〜Ｄ4 の直列回
路がそれぞれ挿入されている。したがって、アナログス
イッチ４のスイッチ素子Ｓ1 〜Ｓ4 がオンになれば、対
応するＳＲＡＭ１１〜１４はダイオードＤ1 〜Ｄ4 を介
して電池Ｅに接続されることになる。ここに、各ＳＲＡ
Ｍ１１〜１４と電池Ｅとの間に挿入されたダイオードＤ
1 〜Ｄ4 と、各ＳＲＡＭ１１〜１４と電源回路１との間
に挿入されたダイオードＤ5 〜Ｄ8 とは、電源回路１と
電池Ｅとの互いに他方への逆流を防止し、かつ電源回路
１の遮断時にのみ電池ＥからＳＲＡＭ１１〜１４に給電
されるようにするために設けてある。すなわち、電源回
路１の出力電圧（５Ｖ）は電池Ｅの出力電圧（３Ｖ）よ
りも高く設定され、電源回路１からの給電時には電池Ｅ
からの給電は停止するようにしてある。
給電路にはそれぞれダイオードＤ5〜Ｄ8 が挿入され、
電池Ｅからの給電路にはアナログスイッチ４の各スイッ
チ素子Ｓ1 〜Ｓ4 およびダイオードＤ1 〜Ｄ4 の直列回
路がそれぞれ挿入されている。したがって、アナログス
イッチ４のスイッチ素子Ｓ1 〜Ｓ4 がオンになれば、対
応するＳＲＡＭ１１〜１４はダイオードＤ1 〜Ｄ4 を介
して電池Ｅに接続されることになる。ここに、各ＳＲＡ
Ｍ１１〜１４と電池Ｅとの間に挿入されたダイオードＤ
1 〜Ｄ4 と、各ＳＲＡＭ１１〜１４と電源回路１との間
に挿入されたダイオードＤ5 〜Ｄ8 とは、電源回路１と
電池Ｅとの互いに他方への逆流を防止し、かつ電源回路
１の遮断時にのみ電池ＥからＳＲＡＭ１１〜１４に給電
されるようにするために設けてある。すなわち、電源回
路１の出力電圧（５Ｖ）は電池Ｅの出力電圧（３Ｖ）よ
りも高く設定され、電源回路１からの給電時には電池Ｅ
からの給電は停止するようにしてある。
【００１９】アナログスイッチ４の各スイッチ素子Ｓ1
〜Ｓ4 は、プロセッサ２により制御されるラッチ回路３
の出力Ｑ1 〜Ｑ4 によって個別にオン・オフされる。す
なわち、ラッチ回路３はプロセッサ２で実行されるプロ
グラムで規定された所要の出力Ｑ1 〜Ｑ4 のみをＨレベ
ルにし、対応するスイッチ素子Ｓ1 〜Ｓ4 をオンにする
のである。ラッチ回路３でどの出力Ｑ1 〜Ｑ4 をＨレベ
ルにするかを決めるデータは、プロセッサ２からの書込
信号ＷＲに同期して書き込まれ、その後、ラッチ回路３
に保持される。ここで、プロセッサ２がラッチ回路３に
保持させるデータは、プロセッサ２で実行されるプログ
ラムによって規定される。したがって、プログラムに応
じてラッチ回路３で保持するデータを変更することがで
き、後述するように電源回路１からの給電が停止ときに
どのＳＲＡＭ１１〜１４の記憶内容を保持するかをソフ
トウェア的に決めることができる。
〜Ｓ4 は、プロセッサ２により制御されるラッチ回路３
の出力Ｑ1 〜Ｑ4 によって個別にオン・オフされる。す
なわち、ラッチ回路３はプロセッサ２で実行されるプロ
グラムで規定された所要の出力Ｑ1 〜Ｑ4 のみをＨレベ
ルにし、対応するスイッチ素子Ｓ1 〜Ｓ4 をオンにする
のである。ラッチ回路３でどの出力Ｑ1 〜Ｑ4 をＨレベ
ルにするかを決めるデータは、プロセッサ２からの書込
信号ＷＲに同期して書き込まれ、その後、ラッチ回路３
に保持される。ここで、プロセッサ２がラッチ回路３に
保持させるデータは、プロセッサ２で実行されるプログ
ラムによって規定される。したがって、プログラムに応
じてラッチ回路３で保持するデータを変更することがで
き、後述するように電源回路１からの給電が停止ときに
どのＳＲＡＭ１１〜１４の記憶内容を保持するかをソフ
トウェア的に決めることができる。
【００２０】また、ラッチ回路３およびアナログスイッ
チ４への給電路には、電源回路１との間にダイオードＤ
10が挿入されるとともに、電池Ｅとの間にダイオードＤ
9 が挿入され、電源回路１と電池Ｅとの間で互いに他方
への逆流を防止するとともに電源回路１の遮断時にのみ
電池Ｅからの給電がなされるようにしてある。したがっ
て、ラッチ回路３およびアナログスイッチ４には、通常
時には電源回路１から給電され、電源回路１の遮断時に
は電池Ｅから給電されるのであって、ラッチ回路３のデ
ータは電源回路１の遮断時でも保持され、アナログスイ
ッチ４の各スイッチ素子Ｓ1 〜Ｓ4 のオン・オフの状態
が保たれるようになっている。
チ４への給電路には、電源回路１との間にダイオードＤ
10が挿入されるとともに、電池Ｅとの間にダイオードＤ
9 が挿入され、電源回路１と電池Ｅとの間で互いに他方
への逆流を防止するとともに電源回路１の遮断時にのみ
電池Ｅからの給電がなされるようにしてある。したがっ
て、ラッチ回路３およびアナログスイッチ４には、通常
時には電源回路１から給電され、電源回路１の遮断時に
は電池Ｅから給電されるのであって、ラッチ回路３のデ
ータは電源回路１の遮断時でも保持され、アナログスイ
ッチ４の各スイッチ素子Ｓ1 〜Ｓ4 のオン・オフの状態
が保たれるようになっている。
【００２１】上記構成によって、プロセッサ２で実行す
るプログラムによってアナログスイッチ４のどのスイッ
チ素子Ｓ1 〜Ｓ4 をオンにするかを指定しておけば（ス
イッチ素子Ｓ1 〜Ｓ4 を直接指定したり、何らかの条件
でスイッチ素子Ｓ1 〜Ｓ4 を指定したりする）、電源回
路１の遮断時には対応するＳＲＡＭ１１〜１４にのみ電
池Ｅから給電されることになる。すなわち、ラッチ回路
３、アナログスイッチ４、ダイオードＤ1 〜Ｄ10により
電源選択部が構成される。したがって、たとえば４個の
ＳＲＡＭ１１〜１４のうちの３個にしかプログラムやデ
ータが格納されていない場合であれば、１個のＳＲＡＭ
１１〜１４に対応するスイッチ素子Ｓ1〜Ｓ4 をオフに
するようにラッチ回路３にデータを書き込んでおけば、
電池Ｅの消費電力を低減することができるのである。こ
こで、ラッチ回路３とアナログスイッチ４との消費電力
の合計はＳＲＡＭ１１〜１４の１個あたりの消費電力に
比べて相当に小さく、とくにＳＲＡＭ１１〜１４が高速
動作するものである場合には、この消費電力は無視でき
る程度になる。したがって、上記構成により、不要なＳ
ＲＡＭ１１〜１４への電池Ｅからの給電を停止させるこ
とで、電池Ｅの消耗を抑制することができ、電池Ｅの交
換回数を少なくすることができるのであって、結果的に
電池コストを含めたシステムのコストを低減することが
できる。なお、ラッチ回路３へのデータの書き込みのタ
イミングは、システムの起動時であってもまたプログラ
ム実行中の任意の時点であってもよい。
るプログラムによってアナログスイッチ４のどのスイッ
チ素子Ｓ1 〜Ｓ4 をオンにするかを指定しておけば（ス
イッチ素子Ｓ1 〜Ｓ4 を直接指定したり、何らかの条件
でスイッチ素子Ｓ1 〜Ｓ4 を指定したりする）、電源回
路１の遮断時には対応するＳＲＡＭ１１〜１４にのみ電
池Ｅから給電されることになる。すなわち、ラッチ回路
３、アナログスイッチ４、ダイオードＤ1 〜Ｄ10により
電源選択部が構成される。したがって、たとえば４個の
ＳＲＡＭ１１〜１４のうちの３個にしかプログラムやデ
ータが格納されていない場合であれば、１個のＳＲＡＭ
１１〜１４に対応するスイッチ素子Ｓ1〜Ｓ4 をオフに
するようにラッチ回路３にデータを書き込んでおけば、
電池Ｅの消費電力を低減することができるのである。こ
こで、ラッチ回路３とアナログスイッチ４との消費電力
の合計はＳＲＡＭ１１〜１４の１個あたりの消費電力に
比べて相当に小さく、とくにＳＲＡＭ１１〜１４が高速
動作するものである場合には、この消費電力は無視でき
る程度になる。したがって、上記構成により、不要なＳ
ＲＡＭ１１〜１４への電池Ｅからの給電を停止させるこ
とで、電池Ｅの消耗を抑制することができ、電池Ｅの交
換回数を少なくすることができるのであって、結果的に
電池コストを含めたシステムのコストを低減することが
できる。なお、ラッチ回路３へのデータの書き込みのタ
イミングは、システムの起動時であってもまたプログラ
ム実行中の任意の時点であってもよい。
【００２２】（実施例２）実施例１では、電源回路１の
遮断時に電池Ｅにより給電されるＳＲＡＭ１１〜１４
を、プロセッサ２で実行されるプログラムによりソフト
ウェア的に選択しているが、本実施例では、プログラム
の実行時にアクセスされたＳＲＡＭ１１〜１４に対して
電源回路１の遮断時に電池Ｅから給電されるようにハー
ドウェア的に選択する例を示す。すなわち、本実施例で
は、ＳＲＡＭ１１〜１４に格納されたプログラムの実行
やＳＲＡＭ１１〜１４に対するデータの読み書きによっ
てアクセスされたＳＲＡＭ１１〜１４のみが必要なもの
とみなし、他のＳＲＡＭ１１〜１４は不要とみなすよう
になっている。
遮断時に電池Ｅにより給電されるＳＲＡＭ１１〜１４
を、プロセッサ２で実行されるプログラムによりソフト
ウェア的に選択しているが、本実施例では、プログラム
の実行時にアクセスされたＳＲＡＭ１１〜１４に対して
電源回路１の遮断時に電池Ｅから給電されるようにハー
ドウェア的に選択する例を示す。すなわち、本実施例で
は、ＳＲＡＭ１１〜１４に格納されたプログラムの実行
やＳＲＡＭ１１〜１４に対するデータの読み書きによっ
てアクセスされたＳＲＡＭ１１〜１４のみが必要なもの
とみなし、他のＳＲＡＭ１１〜１４は不要とみなすよう
になっている。
【００２３】この機能を実現するために、本実施例で
は、図２に示すように、プロセッサ２から各ＳＲＡＭ１
１〜１４への書き込みおよび読み出しを行なう際に発生
するアドレスデータＡＤによりチップセレクト信号ＣＳ
1 〜ＣＳ4 を発生するデコーダＤＥＣと、書込信号ＷＲ
と読出信号ＲＤとの論理和（負論理）を出力するオア回
路ＯＲと、各チップセレクト信号ＣＳ1 〜ＣＳ4 とオア
回路ＯＲの出力との論理積（負論理）をそれぞれ出力す
る４個のアンド回路ＡＮ1 〜ＡＮ4 とによって構成した
選択指定回路５を電源選択部に付加している。チップセ
レクト信号ＣＳ1〜ＣＳ4 は、各ＳＲＡＭ１１〜１４に
も与えられる。ラッチ回路３は、４個のＲＳフリップフ
ロップＦＦ1 〜ＦＦ4 からなり、各ＲＳフリップフロッ
プＦＦ1 〜ＦＦ4 のセット端子Ｓに選択指定回路５の各
アンド回路ＡＮ1 〜ＡＮ4 の出力が入力される。各ＲＳ
フリップフロップＦＦ1 〜ＦＦ4 のリセット端子Ｒに
は、プロセッサ２のポートから出力されるリセット信号
が入力される。本実施例では、ダイオードＤ1 〜Ｄ4 を
設けていないが、必要に応じてダイオードＤ1 〜Ｄ4 を
設けるようにする。
は、図２に示すように、プロセッサ２から各ＳＲＡＭ１
１〜１４への書き込みおよび読み出しを行なう際に発生
するアドレスデータＡＤによりチップセレクト信号ＣＳ
1 〜ＣＳ4 を発生するデコーダＤＥＣと、書込信号ＷＲ
と読出信号ＲＤとの論理和（負論理）を出力するオア回
路ＯＲと、各チップセレクト信号ＣＳ1 〜ＣＳ4 とオア
回路ＯＲの出力との論理積（負論理）をそれぞれ出力す
る４個のアンド回路ＡＮ1 〜ＡＮ4 とによって構成した
選択指定回路５を電源選択部に付加している。チップセ
レクト信号ＣＳ1〜ＣＳ4 は、各ＳＲＡＭ１１〜１４に
も与えられる。ラッチ回路３は、４個のＲＳフリップフ
ロップＦＦ1 〜ＦＦ4 からなり、各ＲＳフリップフロッ
プＦＦ1 〜ＦＦ4 のセット端子Ｓに選択指定回路５の各
アンド回路ＡＮ1 〜ＡＮ4 の出力が入力される。各ＲＳ
フリップフロップＦＦ1 〜ＦＦ4 のリセット端子Ｒに
は、プロセッサ２のポートから出力されるリセット信号
が入力される。本実施例では、ダイオードＤ1 〜Ｄ4 を
設けていないが、必要に応じてダイオードＤ1 〜Ｄ4 を
設けるようにする。
【００２４】上記構成によって、プロセッサ２がＳＲＡ
Ｍ１１〜１４に格納されたプログラムを実行したりＳＲ
ＡＭ１１〜１４に対してデータの読み出しや書き込みを
行なうために、ＳＲＡＭ１１〜１４をアクセスすると、
そのＳＲＡＭ１１〜１４に対応したチップセレクト信号
ＣＳ1 〜ＣＳ4 がデコーダＤＥＣより発生し、アンド回
路ＡＮ1 〜ＡＮ4 の出力により対応するＲＳフリップフ
ロップＦＦ1 〜ＦＦ4がセットされる。また、アナログ
スイッチ４の各スイッチ素子Ｓ1 〜Ｓ4 はＲＳフリップ
フロップＦＦ1 〜ＦＦ4 がセットされることによってオ
ンになる。なお、ＲＳフリップフロップＦＦ1 〜ＦＦ4
のリセットは、プロセッサ２の動作によてソフトウェア
的に行なわれるようにしてある。
Ｍ１１〜１４に格納されたプログラムを実行したりＳＲ
ＡＭ１１〜１４に対してデータの読み出しや書き込みを
行なうために、ＳＲＡＭ１１〜１４をアクセスすると、
そのＳＲＡＭ１１〜１４に対応したチップセレクト信号
ＣＳ1 〜ＣＳ4 がデコーダＤＥＣより発生し、アンド回
路ＡＮ1 〜ＡＮ4 の出力により対応するＲＳフリップフ
ロップＦＦ1 〜ＦＦ4がセットされる。また、アナログ
スイッチ４の各スイッチ素子Ｓ1 〜Ｓ4 はＲＳフリップ
フロップＦＦ1 〜ＦＦ4 がセットされることによってオ
ンになる。なお、ＲＳフリップフロップＦＦ1 〜ＦＦ4
のリセットは、プロセッサ２の動作によてソフトウェア
的に行なわれるようにしてある。
【００２５】しかして、プロセッサ２でＳＲＡＭ１１〜
１４に格納されたプログラムを実行したりＳＲＡＭ１１
〜１４に対してデータの書き込みや読み出しを行なう
と、アクセスされたＳＲＡＭ１１〜１４に対応するスイ
ッチ素子Ｓ1 〜Ｓ4 のみがオンになり、電源回路１の遮
断までにオンになっているスイッチ素子Ｓ1 〜Ｓ4 に対
応したＳＲＡＭ１１〜１４に対してのみ、電源回路１の
遮断後に電池Ｅからの給電がなされるのである。ラッチ
回路３およびアナログスイッチ４には、実施例１と同様
に、電源回路１の遮断後も電池Ｅから給電される。
１４に格納されたプログラムを実行したりＳＲＡＭ１１
〜１４に対してデータの書き込みや読み出しを行なう
と、アクセスされたＳＲＡＭ１１〜１４に対応するスイ
ッチ素子Ｓ1 〜Ｓ4 のみがオンになり、電源回路１の遮
断までにオンになっているスイッチ素子Ｓ1 〜Ｓ4 に対
応したＳＲＡＭ１１〜１４に対してのみ、電源回路１の
遮断後に電池Ｅからの給電がなされるのである。ラッチ
回路３およびアナログスイッチ４には、実施例１と同様
に、電源回路１の遮断後も電池Ｅから給電される。
【００２６】本実施例の構成では、選択指定回路５で電
池Ｅによるバックアップを必要とすうＳＲＡＭ１１〜１
４を指定するから、実施例１に比較するとプログラムの
負担がなく、プロセッサ２の負担も軽減されることにな
る。他の構成、動作は実施例１と同様である。 （実施例３）実施例１および実施例２の構成ではラッチ
回路３の出力信号によってアナログスイッチ４のスイッ
チ素子Ｓ1 〜Ｓ4 をオン・オフさせることで電池Ｅから
の給電を行なうＳＲＡＭ１１〜１４を選択していたが、
本実施例では機械的スイッチ（たとえば、ディップスイ
ッチ）であるスイッチＳＷ1 〜ＳＷ4 により電池Ｅでの
給電を行なうＳＲＡＭ１１〜１４を選択している。すな
わち、実施例１におけるスイッチ素子Ｓ1 〜Ｓ4 をスイ
ッチＳＷ1 〜ＳＷ4 に置き換えた構成を有し、ラッチ回
路３を不要とした構成を有している。
池Ｅによるバックアップを必要とすうＳＲＡＭ１１〜１
４を指定するから、実施例１に比較するとプログラムの
負担がなく、プロセッサ２の負担も軽減されることにな
る。他の構成、動作は実施例１と同様である。 （実施例３）実施例１および実施例２の構成ではラッチ
回路３の出力信号によってアナログスイッチ４のスイッ
チ素子Ｓ1 〜Ｓ4 をオン・オフさせることで電池Ｅから
の給電を行なうＳＲＡＭ１１〜１４を選択していたが、
本実施例では機械的スイッチ（たとえば、ディップスイ
ッチ）であるスイッチＳＷ1 〜ＳＷ4 により電池Ｅでの
給電を行なうＳＲＡＭ１１〜１４を選択している。すな
わち、実施例１におけるスイッチ素子Ｓ1 〜Ｓ4 をスイ
ッチＳＷ1 〜ＳＷ4 に置き換えた構成を有し、ラッチ回
路３を不要とした構成を有している。
【００２７】したがって、所要のＳＲＡＭ１１〜１４に
対応するスイッチＳＷ1 〜ＳＷ4 をオンにすれば、電源
回路１の遮断時には、オンになっているスイッチＳＷ1
〜ＳＷ4 に対応するＳＲＡＭ１１〜１４だけに電池Ｅか
ら給電されるのである。本実施例では、ダイオードＤ1
〜Ｄ4 を設けていないが、電池ＥとスイッチＳＷ1 〜Ｓ
Ｗ4 との間に挿入されたダイオードＤ0 によって同様の
機能が実現されている。この構成では、実施例１や実施
例２におけるラッチ回路３やアナログスイッチ４が不要
になっているから、電源回路１の遮断時にラッチ回路３
およびアナログスイッチ４に電池Ｅから給電する必要が
なく、実施例１や実施例２に比べて、電池Ｅの消費電力
をさらに低減させることができる。他の構成および動作
は実施例１と同様である。
対応するスイッチＳＷ1 〜ＳＷ4 をオンにすれば、電源
回路１の遮断時には、オンになっているスイッチＳＷ1
〜ＳＷ4 に対応するＳＲＡＭ１１〜１４だけに電池Ｅか
ら給電されるのである。本実施例では、ダイオードＤ1
〜Ｄ4 を設けていないが、電池ＥとスイッチＳＷ1 〜Ｓ
Ｗ4 との間に挿入されたダイオードＤ0 によって同様の
機能が実現されている。この構成では、実施例１や実施
例２におけるラッチ回路３やアナログスイッチ４が不要
になっているから、電源回路１の遮断時にラッチ回路３
およびアナログスイッチ４に電池Ｅから給電する必要が
なく、実施例１や実施例２に比べて、電池Ｅの消費電力
をさらに低減させることができる。他の構成および動作
は実施例１と同様である。
【００２８】上記各実施例の構成は、図５に示した従来
構成に対しても適用可能であって、ソースプログラムや
初期条件のデータを格納したＳＲＡＭ１４，１５に対し
て電池Ｅによる電源バックアップを行なうのに加えて、
コンパイル後のプロセッサ２で実行されるオブジェクト
プログラムやオブジェクトプログラムの実行に要するデ
ータなどを格納するメモリとして上記各実施例で示した
ＳＲＡＭ１１〜１４を用いるのである。このように構成
すれば、起動時においてコンパイルを行なってＳＲＡＭ
１１〜１４にプログラムやデータを格納した後は、電源
回路１が遮断しても必要なプログラムやデータはＳＲＡ
Ｍ１１〜１４に保持されているから、再起動時に再コン
パイルする必要がないのである。すなわち、立ち上げ時
間が短縮され、総合的に見て処理時間が短縮されること
になる。しかも、必要なＳＲＡＭ１１〜１４についての
み電源バックアップを行なうから、電池Ｅの消費電力も
抑制されるのである。
構成に対しても適用可能であって、ソースプログラムや
初期条件のデータを格納したＳＲＡＭ１４，１５に対し
て電池Ｅによる電源バックアップを行なうのに加えて、
コンパイル後のプロセッサ２で実行されるオブジェクト
プログラムやオブジェクトプログラムの実行に要するデ
ータなどを格納するメモリとして上記各実施例で示した
ＳＲＡＭ１１〜１４を用いるのである。このように構成
すれば、起動時においてコンパイルを行なってＳＲＡＭ
１１〜１４にプログラムやデータを格納した後は、電源
回路１が遮断しても必要なプログラムやデータはＳＲＡ
Ｍ１１〜１４に保持されているから、再起動時に再コン
パイルする必要がないのである。すなわち、立ち上げ時
間が短縮され、総合的に見て処理時間が短縮されること
になる。しかも、必要なＳＲＡＭ１１〜１４についての
み電源バックアップを行なうから、電池Ｅの消費電力も
抑制されるのである。
【００２９】
【発明の効果】各請求項の発明は、いずれも複数個のメ
モリを備えるとともに、プロセッサにより実行されるプ
ログラムやプログラムの実行時に用いるデータを格納し
た所要のメモリに対して主電源の遮断時に選択的に電池
電源から給電させる電源選択部を備えているので、従来
構成のように主電源の遮断時に不必要なメモリにまで電
池から給電されることがなくなり、結果的に電池の消費
電力を低減することができるという利点を有する。
モリを備えるとともに、プロセッサにより実行されるプ
ログラムやプログラムの実行時に用いるデータを格納し
た所要のメモリに対して主電源の遮断時に選択的に電池
電源から給電させる電源選択部を備えているので、従来
構成のように主電源の遮断時に不必要なメモリにまで電
池から給電されることがなくなり、結果的に電池の消費
電力を低減することができるという利点を有する。
【００３０】請求項２の発明は、主電源の遮断時におい
て電池から給電されるメモリが、プログラムによってソ
フトウェア的に規定されるので、構成が簡単になるとい
う利点がある。請求項３の発明は、プログラムの実行中
にアクセスされたメモリのみが主電源の遮断時において
電池から給電されるので、あらかじめどのメモリに電池
から給電するかを決めておく必要がなく、給電の必要な
メモリが自動的に決定されることになり、プログラムに
対する負担が少ないという利点がある。
て電池から給電されるメモリが、プログラムによってソ
フトウェア的に規定されるので、構成が簡単になるとい
う利点がある。請求項３の発明は、プログラムの実行中
にアクセスされたメモリのみが主電源の遮断時において
電池から給電されるので、あらかじめどのメモリに電池
から給電するかを決めておく必要がなく、給電の必要な
メモリが自動的に決定されることになり、プログラムに
対する負担が少ないという利点がある。
【００３１】請求項４の発明は、機械的スイッチによっ
て電池からの給電が必要なメモリを選択するから、構成
上はもっとも簡単であるという利点を有する。請求項５
の発明は、起動時にはコンパイルを要するシステムにお
いて、コンパイルされたプログラムやデータを格納する
メモリについて上記各請求項の構成による電源のバック
アップを行なうから、プログラムやデータの維持に要す
る電池の消費電力が少ないながらも再起動時に再コンパ
イルする必要がなく、立ち上げ時間を含めた全体として
の処理時間が短縮されるという利点がある。
て電池からの給電が必要なメモリを選択するから、構成
上はもっとも簡単であるという利点を有する。請求項５
の発明は、起動時にはコンパイルを要するシステムにお
いて、コンパイルされたプログラムやデータを格納する
メモリについて上記各請求項の構成による電源のバック
アップを行なうから、プログラムやデータの維持に要す
る電池の消費電力が少ないながらも再起動時に再コンパ
イルする必要がなく、立ち上げ時間を含めた全体として
の処理時間が短縮されるという利点がある。
【図１】実施例１を示すブロック図である。
【図２】実施例２を示すブロック図である。
【図３】実施例３を示すブロック図である。
【図４】従来例を示すブロック図である。
【図５】他の従来例を示すブロック図である。
１ 電源回路 ２ プロセッサ ４ アナログスイッチ ５ 選択指定回路 １１〜１４ ＳＲＡＭ Ｅ 電池 Ｓ1 〜Ｓ4 スイッチ素子 ＳＷ1 〜ＳＷ4 スイッチ
Claims (5)
- 【請求項１】 揮発性のメモリに給電する主電源の遮断
時にメモリの記憶内容を保持するように電池電源からメ
モリに給電させる電源選択部を有したメモリの電源バッ
クアップ装置において、複数個のメモリを設け、電源選
択部は、別に設けたプロセッサにより実行されるプログ
ラムやプログラムの実行時に用いるデータを格納した所
要のメモリに対して主電源の遮断時に選択的に電池電源
から給電させることを特徴とするメモリの電源バックア
ップ装置。 - 【請求項２】 揮発性のメモリに給電する主電源の遮断
時にメモリの記憶内容を保持するように電池電源からメ
モリに給電させる電源選択部を有したメモリの電源バッ
クアップ装置において、複数個のメモリを設け、電源選
択部は、別に設けたプロセッサのプログラムによりあら
かじめ規定されている所要のメモリに対して主電源の遮
断時に選択的に電池電源から給電させることを特徴とす
るメモリの電源バックアップ装置。 - 【請求項３】 揮発性のメモリに給電する主電源の遮断
時にメモリの記憶内容を保持するように電池電源からメ
モリに給電させる電源選択部を有したメモリの電源バッ
クアップ装置において、複数個のメモリと、メモリに格
納されたプログラムやデータを用いるプロセッサとを設
け、電源選択部は、プロセッサによるメモリのアクセス
を検出記憶するとともに主電源の遮断時には遮断前まで
にアクセスされたメモリに対して選択的に電池電源から
給電させることを特徴とするメモリの電源バックアップ
装置。 - 【請求項４】 揮発性のメモリに給電する主電源の遮断
時にメモリの記憶内容を保持するように電池電源からメ
モリに給電させる電源選択部を有したメモリの電源バッ
クアップ装置において、複数個のメモリを設け、電源選
択部は、各メモリごとに電池電源との間に介装された機
械的スイッチにより選択されている所要のメモリに対し
て主電源の遮断時に選択的に給電させることを特徴とす
るメモリの電源バックアップ装置。 - 【請求項５】 ソースプログラムやプログラム実行の初
期条件を与えるデータを格納した記憶装置と、ソースプ
ログラムや上記データとをコンパイルするコンパイル装
置とが付加され、上記メモリにはコンパイル後のプログ
ラムやデータが格納されて成ることを特徴とする請求項
１ないし請求項４のいずれかに記載のメモリの電源バッ
クアップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6057846A JPH07271682A (ja) | 1994-03-28 | 1994-03-28 | メモリの電源バックアップ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6057846A JPH07271682A (ja) | 1994-03-28 | 1994-03-28 | メモリの電源バックアップ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07271682A true JPH07271682A (ja) | 1995-10-20 |
Family
ID=13067348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6057846A Withdrawn JPH07271682A (ja) | 1994-03-28 | 1994-03-28 | メモリの電源バックアップ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07271682A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438587B1 (ko) * | 2002-02-20 | 2004-07-02 | 엘지전자 주식회사 | 차량용 정보단말기의 전력저감장치 및 방법 |
| JP2006350845A (ja) * | 2005-06-17 | 2006-12-28 | Fuji Xerox Co Ltd | 制御回路、情報処理装置、及び制御方法 |
-
1994
- 1994-03-28 JP JP6057846A patent/JPH07271682A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438587B1 (ko) * | 2002-02-20 | 2004-07-02 | 엘지전자 주식회사 | 차량용 정보단말기의 전력저감장치 및 방법 |
| JP2006350845A (ja) * | 2005-06-17 | 2006-12-28 | Fuji Xerox Co Ltd | 制御回路、情報処理装置、及び制御方法 |
| JP4586645B2 (ja) * | 2005-06-17 | 2010-11-24 | 富士ゼロックス株式会社 | 制御回路、情報処理装置、及び制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |