JPH07271578A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 パイプライン処理の流れに従って複数の処理
の切り替えを効率よく行ない、また、演算装置毎あるい
はデータ毎に柔軟に処理を切り替える。 【構成】 パイプラインを構成する演算装置１，２，３
と、その制御情報を保持する制御情報保持回路５ａ〜５
ｃ，６ａ〜６ｃ，７ａ〜７ｃと、選択回路８，９，１０
と、信号転送回路１７，１８，１９とを備え、演算装置
１，２，３での処理の時間だけ遅延して選択信号１６を
転送する。選択回路８，９，１０は、転送された選択信
号１６，２１，２２を用いて、制御情報保持回路を選択
して対応する演算装置１，２，３に制御情報を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号処理などのた
めのパイプライン処理方式を採用した信号処理装置に関
するものである。

【０００２】

【従来の技術】従来、デジタル信号処理を行なう場合、
処理能力を上げるため、処理を複数のステージに分け
て、ステージ毎に処理をオーバーラップさせて実行する
パイプライン処理方式が採用されている。

【０００３】C.Joanblanq, et al.,"A 54-MHz CMOS Pro
grammable Video Signal Processorfor HDTV Applicati
ons",IEEE Journal of Solid-State Circuits, Vol.25,
No.3, pp.730-734, June 1990 には、ＨＤＴＶのため
のプログラマブルなデジタル映像信号処理装置が示され
ている。これは、フィルター動作のためのパイプライン
構成された複数段の積和演算回路を１チップに収めたも
のである。この信号処理装置によれば、フィルターの伝
達関数は、各積和演算回路にプログラムされた係数によ
り決定される。伝達関数を変更するためには、水平ブラ
ンキング期間に、フィルター動作を停止させたうえ全積
和演算回路の係数を一斉に更新する。

【０００４】この種の従来の信号処理装置を一般化した
構成を図１２に示す。図１２の信号処理装置では、３つ
の演算装置を直列に接続して、すなわち３つのステージ
でパイプライン処理を行なう。図１２において、２０
１、２０２及び２０３は第１〜第３の演算装置であり、
クロック信号２０４に同期してパイプライン処理を行な
う。例えば、第１〜第３の演算装置２０１，２０２，２
０３の各ステージは、それぞれ３段、２段及び３段のサ
ブステージに分割されている。２０５は制御回路であ
り、３つの演算装置２０１〜２０３の動作をそれぞれ制
御するための第１〜第３の制御信号２０６，２０７，２
０８を出力する。２１０は入力装置であり、第１の演算
装置２０１に入力データ２０９を毎サイクル与える。第
１の演算装置２０１は、入力装置２１０から与えられた
入力データ２０９に第１の演算処理を施し、該処理の結
果のデータを第２の演算装置２０２に与える。第２の演
算装置２０２は、第１の演算装置２０１から与えられた
データに第２の演算処理を施し、該処理の結果のデータ
を第３の演算装置２０３に与える。第３の演算装置２０
３は、第２の演算装置２０２から与えられたデータに第
３の演算処理を施し、該処理の結果のデータを出力す
る。第１の演算装置２０１は第１の制御信号２０６に従
って処理Ａ又はＸを、第２の演算装置２０２は第２の制
御信号２０７に従って処理Ｂ又はＹを、第３の演算装置
２０３は第３の制御信号２０８に従って処理Ｃ又はＺを
各々実行するものとする。

【０００５】図１３は、この信号処理装置のパイプライ
ン処理動作のタイミング図である。第１の演算装置２０
１は、第１の演算処理Ａを３つのサブステージＡ
（１）、Ａ（２）、Ａ（３）に分けてパイプライン処理
を行なう。第２の演算装置２０２は、第２の演算処理Ｂ
を２つのサブステージＢ（１）、Ｂ（２）に分けてパイ
プライン処理を行なう。第３の演算装置２０３は、第３
の演算処理Ｃを３つのサブステージＣ（１）、Ｃ
（２）、Ｃ（３）に分けてパイプライン処理を行なう。
各サブステージは１サイクルで完了する。

【０００６】図１３に示すように、サイクルｔ１ではデ
ータ（ｎ）が第１の演算装置２０１に与えられ、サイク
ルｔ８でデータ（ｎ）の３つの処理Ａ、Ｂ、Ｃが完了
し、その処理結果がサイクルｔ９で出力される。サイク
ルｔ２ではデータ（ｎ＋１）が第１の演算装置２０１に
与えられ、サイクルｔ９でデータ（ｎ＋１）の３つの処
理Ａ、Ｂ、Ｃが完了し、その処理結果がサイクルｔ１０
で出力される。サイクルｔ３ではデータ（ｎ＋２）が第
１の演算装置２０１に与えられ、サイクルｔ１０でデー
タ（ｎ＋２）の３つの処理Ａ、Ｂ、Ｃが完了し、その処
理結果がサイクルｔ１１で出力される。このように、パ
イプライン処理により、サイクルｔ９〜ｔ１１において
１サイクル毎に処理結果が出力される。

【０００７】さて、サイクルｔ４に第１の演算装置２０
１に与えられるデータ（ｎ＋３）から演算処理をＸ、
Ｙ、Ｚに切り替える必要が生じた場合、制御回路２０５
は、第１〜第３の演算装置２０１，２０２，２０３への
制御信号２０６，２０７，２０８を一斉に更新しようと
する。ところが、サイクルｔ４では、データ（ｎ＋１）
及びデータ（ｎ＋２）の処理Ａが未完了であり、かつデ
ータ（ｎ）、データ（ｎ＋１）及びデータ（ｎ＋２）の
処理Ｂ、Ｃがいずれも未完了であるため、第１〜第３の
制御信号２０６，２０７，２０８を一斉に更新すること
はできない。制御回路２０５は、サイクルｔ１１まで待
って第１〜第３の制御信号２０６，２０７，２０８を一
斉に更新する。この結果、サイクルｔ４以降に第１の演
算装置２０１に与えられるデータ（ｎ＋３）、データ
（ｎ＋４）及びデータ（ｎ＋５）の処理Ｘ、Ｙ、Ｚは、
図１３に示すように、サイクルｔ１１以降まで待たされ
ることとなる。

【０００８】

【発明が解決しようとする課題】上記C.Joanblanq, et
al. の信号処理装置は、水平ブランキング期間に処理の
一斉切り替えを行なう構成を採用していたので、水平ブ
ランキング期間内に該切り替えを完了できる限り支障は
生じない。ところが、１水平ライン中のある画素から処
理を切り替えること（図１３においてサイクルｔ４から
データ（ｎ＋３）の処理をＡ、Ｂ、ＣからＸ、Ｙ、Ｚに
切り替えることに相当する。）はできない。また、１画
素毎に処理を頻繁に切り替えるようなことは到底不可能
である。

【０００９】一般化して言うと、図１２の信号処理装置
は、第１〜第３の演算装置２０１，２０２，２０３の処
理を一斉に切り替える構成であったため、前記のとおり
処理切り替えの際にパイプライン動作に乱れが生じ、信
号処理性能の低下をもたらす問題点を有していた。

【００１０】本発明の目的は、パイプライン処理方式を
採用した信号処理装置における処理の切り替えを柔軟化
し、その信号処理性能を向上させることにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、演算装置毎あるいはデータ毎に処理をパ
イプライン的に切り替えることとしたものである。すな
わち、本発明は、パイプラインを構成する複数の演算装
置でのデータの流れに従って各演算装置の処理の切り替
えが行なわれるように、処理の切り替えを制御するため
の信号をデータの流れに従って転送又は生成することと
したものである。

【００１２】具体的には、本発明に係る第１の信号処理
装置は、演算装置毎に処理を切り替えることができるよ
うに、図１に例示するとおり、複数の演算装置１〜３
と、複数の制御情報保持回路５ａ〜５ｃ，６ａ〜６ｃ，
７ａ〜７ｃとに加えて、次のような複数の転送回路１７
〜１９と、複数の選択回路８〜１０とを備えた構成を採
用したものである。すなわち、複数の転送回路１７〜１
９は、複数の演算装置１〜３でのデータの流れに従って
選択信号１６を順次転送するように互いに直列に接続さ
れ、各々前段の選択信号を入力し、かつ該入力した選択
信号を対応する演算装置の処理時間だけ遅延させて次段
へ転送するものである。複数の選択回路８〜１０は、複
数の演算装置１〜３でのデータの流れに従って該複数の
演算装置の各々の処理の切り替えを制御するように、各
々対応する転送回路が入力する選択信号を入力し、該入
力した選択信号に従って複数の制御情報保持回路５ａ〜
５ｃ，６ａ〜６ｃ，７ａ〜７ｃの中から制御情報を選択
入力し、かつ該選択入力した制御情報を対応する演算装
置に供給するものである。図３に例示するように、１つ
のステージを構成する演算装置１が複数段のサブステー
ジに分割されている場合には、該複数段のサブステージ
を上記複数の演算装置と見立てて、同様の構成で該複数
の演算装置の処理をデータの流れに従って演算装置毎に
パイプライン的に切り替える。

【００１３】また、本発明に係る第２の信号処理装置
は、演算装置毎にかつデータ毎に処理を切り替えること
ができるように、図５に例示するとおり、複数の演算装
置５１〜５３と、複数の制御情報保持回路５ａ〜５ｃ，
６ａ〜６ｃ，７ａ〜７ｃとに加えて、次のような複数の
転送回路５７〜５９と、複数の切り替え制御回路６４〜
６６と、複数の選択回路８〜１０とを備えた構成を採用
したものである。すなわち、複数の転送回路５７〜５９
は、複数の演算装置５１〜５３でのデータの流れに従っ
て該データの有効性を示す有効信号（有効ビット）６１
を順次転送するように互いに直列に接続され、各々前段
の有効信号を入力し、かつ該入力した有効信号を対応す
る演算装置の処理時間だけ遅延させて次段へ転送するも
のである。複数の切り替え制御回路６４〜６６は、各々
対応する転送回路が入力する有効信号を入力し、該入力
した有効信号と予め指定されたシーケンスとに従って選
択信号を生成するものである。複数の選択回路８〜１０
は、複数の演算装置５１〜５３でのデータの流れに従っ
て該複数の演算装置の各々の処理の切り替えを制御する
ように、各々対応する切り替え制御回路が生成した選択
信号を入力し、該入力した選択信号に従って複数の制御
情報保持回路５ａ〜５ｃ，６ａ〜６ｃ，７ａ〜７ｃの中
から制御情報を選択入力し、かつ該選択入力した制御情
報を対応する演算装置に供給するものである。

【００１４】また、本発明に係る第３の信号処理装置
は、上記第２の信号処理装置のように転送回路５７〜５
９によって有効信号６１を転送するのではなく、図１０
及び図１１に例示するとおり、切り替え制御回路１１４
〜１１６のエントリー９７，９８に有効情報９４を持た
せ、該有効情報９４に基づいて次段の有効信号８７〜８
９を生成することとしたものである。

【００１５】

【作用】上記第１の信号処理装置によれば、転送回路１
７〜１９により、演算装置１〜３でのデータの流れに従
って選択信号が順次転送される。選択回路８〜１０は、
各々対応する転送回路が入力する選択信号に従って制御
情報を選択入力し、該制御情報に従って演算装置１〜３
の各々の処理の切り替えを制御する。したがって、パイ
プラインを構成する複数の演算装置１〜３でのデータの
流れに従って各演算装置の処理を順次切り替えることが
可能となる。

【００１６】また、上記第２の信号処理装置によれば、
転送回路５７〜５９により、演算装置５１〜５３でのデ
ータの流れに従って該データの有効性を示す有効信号が
順次転送される。切り替え制御回路６４〜６６は、各々
対応する転送回路が入力する有効信号と予め指定された
シーケンスとに従って選択信号を生成する。選択回路８
〜１０は、各々対応する切り替え制御回路が生成した選
択信号に従って制御情報を選択入力し、該制御情報に従
って演算装置５１〜５３の各々の処理の切り替えを制御
する。したがって、パイプラインを構成する複数の演算
装置５１〜５３での有効なデータのみの流れに従って各
演算装置の処理を順次切り替えることが可能となる。

【００１７】また、上記第３の信号処理装置によれば、
上記第２の信号処理装置における転送回路５７〜５９の
機能を切り替え制御回路１１４〜１１６で実現すること
ができる。すなわち、切り替え制御回路１１４〜１１６
は、各々前段の有効信号を入力し、かつ該入力した有効
信号と予め指定されたシーケンスとに従って、選択回路
８〜１０への選択信号と次段への有効信号とを生成す
る。

【００１８】

【実施例】以下、本発明の実施例に係る信号処理装置に
ついて、図面を参照しながら説明する。なお、各実施例
では演算装置の数と、各演算装置の内部サブステージ数
とを特定しているが、本発明はこれらに限定されるもの
ではない。

【００１９】（実施例１）図１は、本発明の第１の実施
例に係る信号処理装置のブロック図である。図１におい
て、１、２及び３は第１〜第３の演算装置であり、クロ
ック信号４に同期してパイプライン処理を行なう。第１
〜第３の演算装置１，２，３の各ステージは、それぞれ
３段、２段及び３段のサブステージに分割されている。

【００２０】５ａ、５ｂ及び５ｃは第１の演算装置１の
処理に対する制御情報を保持するための制御情報保持回
路であり、第１の選択回路８で３つの制御情報保持回路
５ａ，５ｂ，５ｃのいずれか１つを選択して、第１の制
御情報１１を第１の演算装置１へ与える。この３つの制
御情報保持回路５ａ，５ｂ，５ｃによって、３つの異な
る処理を指定することができる。同様に、６ａ、６ｂ、
６ｃ、９及び１２は第２の演算装置２に対する３つの制
御情報保持回路、第２の選択回路及び第２の制御情報で
あり、７ａ、７ｂ、７ｃ、１０及び１３は第３の演算装
置３に対する３つの制御情報保持回路、第３の選択回路
及び第３の制御情報である。第１〜第３の制御情報１
１，１２，１３には、例えば、加算や乗算などの演算の
種類を指定するための情報や、乗算の係数などの演算で
使われる情報などがある。

【００２１】１４は入力装置であり、入力データ信号の
中から抽出したデータを第１の演算装置１に与える。例
えば、放送方式の１つであるＭＵＳＥ（Multiple Sub-n
yquist Sampling Encoding）方式の場合には、図２に示
すように、映像の内容を表わす輝度信号Ｙと色信号Ｃの
他に、音声信号、コントロール信号、各種同期信号など
によって１フレームの入力データ信号が構成される。コ
ントロール信号は、信号処理を制御するための信号であ
る。同期信号には、フレームの開始を示すフレームパル
スや、ラインの開始を示すＨＤ信号などが含まれる。入
力装置１４は、送信されてくる電波の復調、アナログ信
号からデジタル信号への変換などの処理を経た後の入力
データ信号の中の特定のパターンの同期信号からフレー
ムやフィールドやラインの開始を検出し、カウンターな
どを用いて輝度信号Ｙや色信号Ｃなどの処理すべき信号
を抽出して出力する。

【００２２】第１の演算装置１は、入力装置１４から与
えられたデータに第１の制御情報１１に従った演算処理
を施し、該処理の結果のデータを第２の演算装置２に与
える。第２の演算装置２は、第１の演算装置１から与え
られたデータに第２の制御情報１２に従った演算処理を
施し、該処理の結果のデータを第３の演算装置３に与え
る。第３の演算装置３は、第２の演算装置２から与えら
れたデータに第３の制御情報１３に従った演算処置を施
し、該処理の結果のデータを出力する。

【００２３】１５は切り替え検出回路であり、入力デー
タ信号から処理の切り替え情報を検出し、選択信号１６
を出力する。例えば、ＭＵＳＥ方式の場合には、図２に
示すように、１ラインの中に輝度信号Ｙと色信号Ｃとが
分割して配置されており、切り替え検出回路１５は同期
信号からラインの開始を検出し、カウンターなどにより
色信号Ｃと輝度信号Ｙとの切り替え位置を検出してそれ
ぞれの信号に応じた選択信号１６を出力する。また、偶
数フィールドと奇数フィールドとで処理の切り替えを必
要とするので、コントロール信号や同期信号に基づき、
各フィールドの処理に応じた選択信号１６を出力する。
１７、１８、１９は各々対応する演算装置のパイプライ
ン段数と同じ段数のシフトレジスタで構成された第１〜
第３の信号転送回路であり、第１〜第３の演算装置１，
２，３でのデータの流れに従ってクロック信号４に同期
して選択信号１６を転送する。本実施例では、第１の信
号転送回路１７は切り替え検出回路１５から選択信号１
６を受け取って３クロック後に選択信号２１を出力し、
第２の信号転送回路１８は第１の信号転送回路１７から
選択信号２１を受け取って２クロック後に選択信号２２
を出力し、第３の信号転送回路１９は第２の信号転送回
路１８から選択信号２２を受け取って３クロック後に選
択信号２３を出力する。第１〜第３の選択回路８，９，
１０は、それぞれ第１〜第３の信号転送回路１７，１
８，１９の入力選択信号１６，２１，２２により制御情
報保持回路を選択する。

【００２４】以上のように構成された信号処理装置につ
いて、以下図１を用いてその動作を説明する。

【００２５】制御情報保持回路５ａ，６ａ，７ａの制御
情報で行なわれる処理をそれぞれＡ、Ｂ、Ｃとし、制御
情報保持回路５ｂ，６ｂ，７ｂの制御情報で行なわれる
処理をそれぞれＸ、Ｙ、Ｚとする。切り替え検出回路１
５は選択信号１６に値“１”を出力し、この値は、信号
転送回路１７，１８，１９で転送されて選択回路８，
９，１０に与えられ、それぞれ、制御情報保持回路５
ａ，６ａ，７ａを選択して、演算装置１，２，３が処理
ＡＢＣを行なっているとする。同じ処理を続ける場合、
切り替え検出回路１５は選択信号１６に同じ値“１”を
出し続ける。

【００２６】次に、切り替え検出回路１５が処理の切り
替えを検出して、処理ＡＢＣから処理ＸＹＺに切り替え
る場合について説明する。この場合には、切り替え検出
回路１５は選択信号１６の値を“２”に変更して出力す
る。この選択信号１６の値“２”は、第１〜第３の演算
装置１，２，３でデータの処理がパイプライン的に進む
のと同じ速さで第１〜第３の信号転送回路１７，１８，
１９により転送される。つまり、切り替え後の最初のデ
ータが第１の演算装置１に到達する時に、選択信号の値
“２”は第１の信号転送回路１７に到達しており、第１
の選択回路８は、この選択信号の値が“２”であるのに
応じて、制御情報保持回路５ｂを選択して、第１の演算
装置１で処理Ｘが実行されるように制御情報１１を出力
する。第１の演算装置１に与えられたデータは、３段の
サブステージによって処理Ｘを施され、３クロック後に
出力され、第２の演算装置２に与えられる。この時、選
択信号１６も同様に、３クロック後に第１の信号転送回
路１７から選択信号２１として出力され、第２の信号転
送回路１８に与えられる。同様にして、第２及び第３の
演算装置２，３でのデータの流れに従って、選択信号が
第２及び第３の信号転送回路１８，１９によって転送さ
れ、第２及び第３の演算装置２，３での処理がそれぞれ
ＢからＹ、ＣからＺに変わる。

【００２７】なお、第３の信号転送回路１９から出力さ
れる選択信号２３は、第３の演算装置３の次段に接続さ
れる演算装置での処理の切り替えに用いることができ
る。また、第３の演算装置３の次段に接続される複数の
専用演算装置の中から第３の演算装置３の出力データの
転送先を指定するのに用いることもできる。例えば、第
１〜第３の演算装置１，２，３でＭＵＳＥ方式の輝度信
号Ｙの処理と色信号Ｃの処理とを選択的に実行した後、
輝度信号処理の結果のデータを後続の輝度信号処理専用
の演算装置へ、色信号処理の結果のデータを後続の色信
号処理専用の演算装置へそれぞれ転送するのに選択信号
２３を用いることができる。必要がなければ、第３の
（最終段の）信号転送回路１９を省略することも可能で
ある。

【００２８】（実施例２）上記第１の実施例では演算装
置の制御情報を選択信号の到達時に演算装置毎に切り替
えるものとしたが、演算装置に与える制御情報を演算装
置のサブステージ毎に分割し、パイプラインでのデータ
の処理の進み方、あるいは、図３に示すように、信号転
送回路のシフトレジスタでの選択信号の進み方に応じ
て、サブステージ毎に処理を切り替えてもよい。

【００２９】図３は、本発明の第２の実施例に係る信号
処理装置のブロック図である。図３では、第１の演算装
置１に対応する選択回路はサブステージ毎の３つの選択
回路８（１），８（２），８（３）からなり、それぞ
れ、選択信号１６、第１の信号転送回路１７によって転
送された１クロック後、及び２クロック後の選択信号１
６（１），１６（２）によって制御情報保持回路５ａ，
５ｂ，５ｃを選択する。同様に、第２の演算装置２に対
応する選択回路はサブステージ毎の２つの選択回路９
（１），９（２）からなり、それぞれ、選択信号２１，
２１（１）によって制御情報保持回路６ａ，６ｂ，６ｃ
を選択する。選択信号２１（１）は、第２の信号転送回
路１８によって転送された選択信号２１の１クロック後
の信号である。第３の演算装置３に対応する選択回路は
サブステージ毎の３つの選択回路１０（１），１０
（２），１０（３）からなり、それぞれ、選択信号２
２，２２（１），２２（２）によって制御情報保持回路
７ａ，７ｂ，７ｃを選択する。選択信号２２（１），２
２（２）は、第３の信号転送回路１９によって転送され
た選択信号２２の１クロック後、及び２クロック後の信
号である。

【００３０】図３に示す信号処理装置を用いて、選択信
号による処理の切り替えを、各演算装置のサブステージ
単位で行なった場合のタイミングを図４に示す。図４に
おいて、データ（ｎ）はｎ番目の入力データである。入
力装置１４は、毎サイクル、新しい入力データを順次、
第１の演算装置１に与える。データ（ｎ）はサイクルｔ
１の時に、第１の演算装置１に与えられ、サイクルｔ
１、ｔ２、ｔ３で、処理Ａの３つのステージの処理Ａ
（１）、Ａ（２）、Ａ（３）を施され、サイクルｔ４で
第２の演算装置２に与えられる。サイクルｔ４、ｔ５で
は、第２の演算装置２において処理Ｂの２つのステージ
の処理Ｂ（１）、Ｂ（２）が施され、サイクルｔ６で第
３の演算装置３に与えられる。サイクルｔ６、ｔ７、ｔ
８では、第３の演算装置３において処理Ｃの３つのステ
ージの処理Ｃ（１）、Ｃ（２）、Ｃ（３）が施され、サ
イクルｔ９で結果が出力される。データ（ｎ＋１）に対
しても、サイクルｔ２で第１の演算装置１に与えられた
後、同様に、処理Ａ、Ｂ、Ｃがパイプライン的に施さ
れ、結果がサイクルｔ１０で得られる。このように、入
力データに対して処理ＡＢＣを行なうために、切り替え
検出回路１５は選択信号１６に値“１”を出力する。

【００３１】次に、データ（ｎ＋３）から、処理ＡＢＣ
を処理ＸＹＺに切り替える場合を説明する。切り替え検
出回路１５は、データ（ｎ＋２）が第１の演算装置１に
与えられた後、処理の切り替えを検出して選択信号１６
に値“２”を出力する。この値は、データ（ｎ＋３）が
第１の演算装置１に与えられると同時に、サイクルｔ４
に、選択回路８（１）に与えられる。第１の演算装置１
の第１ステージでは、選択信号１６の値“２”によって
処理Ｘ（１）が実施されるが、後続の演算ステージに対
しては、選択信号の値はまだ“１”であるので、切り替
わる前の処理が実行されている。例えば、サイクルｔ４
では、データ（ｎ）、データ（ｎ＋１）及びデータ（ｎ
＋２）に対して、それぞれ、処理Ｂ（１）、Ａ（３）、
Ａ（２）が施されている。この選択信号１６の値は、デ
ータの処理の流れに合わせて、第１〜第３の信号転送回
路１７，１８，１９によって転送され、この選択信号に
応じて、それぞれの演算装置１，２，３の各ステージの
処理が切り替えられる。

【００３２】以上のとおり、第１及び第２の実施例によ
れば、選択信号をデータの処理の流れに合わせて転送し
て、パイプラインステージ毎に処理を切り替えることに
よって、切り替え前の処理を全ての演算装置が完了する
のを待たずに、処理の切り替えを行なうことができ、デ
ータの処理能力を高めることができる。また、制御情報
保持回路を選択するための選択信号を、パイプライン処
理に合わせて転送するだけでよいので、制御が極めて容
易である。

【００３３】（実施例３）図５は、本発明の第３の実施
例に係る信号処理装置のブロック図である。図５におい
て、５１、５２、５３は第１〜第３の演算装置であり、
図１の信号処理装置と同様、それぞれ、３段、２段及び
３段のサブステージに分割され、クロック信号４に同期
して、パイプライン処理を行なう。６０は入力装置であ
り、第１の実施例と同様に入力データ信号の中から抽出
したデータを第１の演算装置５１に与えると共に、デー
タの有効性を示す有効ビット６１を出力する。入力デー
タ信号のサンプリング周波数と第１の演算装置５１の動
作周波数とが同じである場合には、入力装置６０は有効
ビット６１を毎サイクル出力する。第１の演算装置５１
の動作周波数が入力データ信号のサンプリング周波数の
ｎ倍の場合には、有効ビット６１はｎサイクルに１回の
割合で出力される。６２は切り替え検出回路であり、入
力データ信号から処理の切り替え情報を検出し、切り替
え信号６３を出力する。

【００３４】５７、５８、５９はそれぞれ、第１〜第３
の演算装置５１，５２，５３に対応した第１〜第３の信
号転送回路であり、入力装置６０が出力する有効ビット
６１と、切り替え検出回路６２が出力する切り替え信号
６３とを、各演算装置５１，５２，５３で処理されるデ
ータの流れに従って転送する。本実施例では、第１の信
号転送回路５７は入力装置６０から有効ビット６１を受
け取って３クロック後に有効ビット８７を出力し、第２
の信号転送回路５８は第１の信号転送回路５７から有効
ビット８７を受け取って２クロック後に有効ビット８８
を出力し、第３の信号転送回路５９は第２の信号転送回
路５８から有効ビット８８を受け取って３クロック後に
有効ビット８９を出力する。これと並行して、第１の信
号転送回路５７は切り替え検出回路６２から切り替え信
号６３を受け取って３クロック後に切り替え信号８１を
出力し、第２の信号転送回路５８は第１の信号転送回路
５７から切り替え信号８１を受け取って２クロック後に
切り替え信号８２を出力し、第３の信号転送回路５９は
第２の信号転送回路５８から切り替え信号８２を受け取
って３クロック後に切り替え信号８３を出力する。

【００３５】６４、６５、６６は第１〜第３の切り替え
制御回路であり、それぞれ、対応する信号転送回路５
７，５８，５９に与えられた有効ビット６１，８７，８
８及び切り替え信号６３，８１，８２を入力し、有効で
あるデータに対して与えるべき制御情報の種類を示す選
択信号７５，７６，７７を、予め指定されたシーケンス
で出力する。第１〜第３の選択回路８，９，１０は第１
〜第３の切り替え制御回路６４，６５，６６の出力によ
り、それぞれ、対応する３つの制御情報保持回路５ａ，
５ｂ，５ｃ，６ａ，６ｂ，６ｃ及び７ａ，７ｂ，７ｃの
１つを選択して、制御情報を第１〜第３の演算装置５
１，５２，５３に出力する。例えば、第１の切り替え制
御回路６４は、１クロック毎に、３つの制御情報保持回
路５ａ，５ｂ，５ｃを切り替えて、１つの演算装置５１
で３つの異なる処理を順次行なうこともできる。

【００３６】第１〜第３の切り替え制御回路６４，６
５，６６は、入力停止信号６７，６８，６９を出力し
て、入力装置６０又は前段の演算装置５１，５２からの
データ入力を停止させることができる。これによって、
例えば、同じデータに対して、２つ又は３つの処理をク
ロック毎に切り替えて行なうことができる。後段より入
力停止信号６７，６８，６９を受け取ると、入力装置６
０、切り替え制御回路６４，６５は、データ出力の停止
及び対応する演算装置での処理の停止を制御する。更
に、第１の実施例と同様に、信号転送回路５７，５８，
５９に送られてきた切り替え信号６３，８１，８２を受
け取ると、切り替え制御回路６４，６５，６６は選択す
る制御情報保持回路やそのシーケンスを切り替える。こ
のように、切り替え制御回路６４，６５，６６によっ
て、処理をクロック毎及び切り替え信号毎に変えること
ができる。

【００３７】また、第１〜第３の信号転送回路５７，５
８，５９はそれぞれ、情報変更回路７１，７２，７３を
備え、出力有効ビット８７，８８，８９を変更すること
ができる。例えば、送られてくる有効ビットの２つに１
つを無効にする。これにより、対応する演算装置から出
力されるデータを半分の数に間引くことができる。

【００３８】図６は、第１の切り替え制御回路６４の内
部構成例を示すブロック図である。図６において９０は
カウンターであり、有効ビット６１が“１”の場合をカ
ウントし、その数を出力する。図６に示す切り替え制御
回路６４は４つのエントリーを２セット９７，９８備え
る。それぞれのエントリーは制御情報保持回路５ａ，５
ｂ，５ｃのうちの１つを選択するための選択情報９１
と、第１の演算装置５１の入力データ保持を制御するた
めの入力停止情報９２と、カウンターリセット情報９３
とを持つ。２つのセット９７，９８はカウンター９０に
与えられた切り替え信号６３によって切り替えられる。

【００３９】今、セット９７が選ばれていて、該セット
９７の４つのエントリーをＥＮ（０）、ＥＮ（１）、Ｅ
Ｎ（２）、ＥＮ（３）とする。この４つのエントリーの
１つがカウンター９０の出力９６によって選択され、保
持している選択情報９１、入力停止情報９２及びカウン
ターリセット情報９３が読み出される。読み出されたカ
ウンターリセット情報９３は、カウンターリセット信号
９５としてカウンター９０に与えられる。つまり、読み
出されたカウンターリセット情報９３が“１”の場合
は、次に有効ビット６１が“１”になった時にカウンタ
ー９０の値が“０”にリセットされる。読み出された選
択情報９１は選択信号７５として第１の選択回路８に与
えられ、制御情報保持回路５ａ，５ｂ，５ｃを選択する
のに用いられる。また、読み出された入力停止情報９２
は、入力装置６０への入力停止信号６７として、第１の
演算装置５１の入力データを保持させるのに用いられ
る。図６の例では、エントリーＥＮ（０）、ＥＮ
（１）、ＥＮ（２）、ＥＮ（３）が順次読み出され、選
択情報９１として：“ａ”が２回、“ｂ”が２回読み出
され、“ａ”と“ｂ”の値に対応して制御情報保持回路
が選択される。入力停止情報９２はＥＮ（１）の時に
“１”となり、第１の演算装置５１に入力されるデータ
は保持され、次のサイクルでの演算でも同じデータが用
いられる。

【００４０】第２及び第３の切り替え制御回路６５，６
６の内部構成も図６と同様であり、これら３つの切り替
え制御回路６４，６５，６６により、エントリーに予め
設定された内容に従って、かつ有効なデータに対して、
制御情報保持回路を切り替え、また、演算装置に与えら
れるデータの保持を指示することができる。

【００４１】図７を用いて動作を説明する。この例で
は、第１の演算装置５１では、１つのデータに対して２
つの処理ＡとＸを交互に行ない、第２の演算装置５２で
は、処理ＢとＹを２クロック毎に切り替えて行ない、結
果のデータのうち、３つに１つを間引いて出力する。第
３の演算装置５３では、与えられた有効なデータに対し
て、３つの処理Ｃ、Ｚ、Ｒを順に切り替えて行なう。

【００４２】サイクルｔ１に、入力データ（ｎ）に対し
て処理Ａの第１ステージＡ（１）を行なう。サイクルｔ
２では、第１の切り替え制御回路６４は入力装置６０に
入力停止信号６７を“１”として出力する。入力装置６
０はこの入力停止信号６７により入力データ（ｎ）を保
持し、第１の切り替え制御回路６４は処理Ｘの情報を保
持する制御情報保持回路５ｂを選択するための選択信号
７５を出力し、第１の演算装置５１の処理は処理Ａから
処理Ｘに切り替えられ、第１ステージＸ（１）が行なわ
れる。サイクルｔ３では入力停止信号６７は“０”とな
り、データ（ｎ＋１）が与えられ、第１の切り替え制御
回路６４は処理Ａの情報を保持する制御情報保持回路５
ａを選択するための選択信号７５を出力し、処理Ａ
（１）が行なわれる。同時に、データ（ｎ）に対して、
第２ステージの処理Ａ（２）が実行される。このように
して、データ（ｎ）に対して、サイクルｔ１、ｔ３及び
ｔ５において、処理Ａ（１）、Ａ（２）及びＡ（３）が
行なわれ、サイクルｔ２、ｔ４及びｔ６において、処理
Ｘ（１）、Ｘ（２）及びＸ（３）が行なわれ、第２の演
算装置５２へ出力される。

【００４３】第２の演算装置５２では、与えられたデー
タに対して、２つ毎に処理ＢとＹを切り替える。つま
り、最初の２つのデータに対して処理Ｂを行ない、次の
２つのデータに対して処理Ｙを行ない、更に次の２つの
データに対して処理Ｂを行なう。得られた結果に対して
は３つに１つを無効にする。これは、無効にすべきデー
タの出力の時に、対応する有効ビット８８（第２の信号
転送回路５８の出力）を“０”にすることによって実現
される。この例では、データ（ｎ＋１）に対して、サイ
クルｔ９に処理Ｙ（２）を行なって、サイクルｔ１０で
出力する時に、有効ビット８８を“０”にしている。同
様にサイクルｔ１３でも処理Ｘ、Ｂを施されたデータ
（ｎ＋２）が無効になっている。

【００４４】第３の演算装置５３では、有効ビット８８
によって有効であることが示されたデータに対して、３
つの処理Ｃ、Ｚ、Ｒをデータ毎に切り替えて行なう。こ
のようにして、処理を切り替えながらパイプライン的に
処理して、サイクルｔ１１、ｔ１２にデータ（ｎ）に対
して、処理ＡＢＣを施した結果と処理ＸＢＺを施した結
果が得られ、サイクルｔ１４にはデータ（ｎ＋１）に対
して、処理ＸＹＲを、サイクルｔ１５にはデータ（ｎ＋
２）に対して、処理ＡＢＣを施した結果が出力される。

【００４５】なお、第３の信号転送回路５９が出力する
有効ビット８９は、第３の演算装置５３の次段に接続さ
れる演算装置での入力データの有効／無効の指定に用い
ることができる。また、第３の演算装置５３の処理結果
のデータを記憶装置に格納する場合に有効データだけを
格納して記憶装置の容量を節約するのに用いることもで
きる。必要がなければ、第３の（最終段の）信号転送回
路５９を省略することも可能である。

【００４６】更に、図８及び図９を用いて、図５の信号
処理装置における有効ビットの使用例を説明する。ＭＵ
ＳＥ方式では、輝度信号Ｙの静止画処理の中で、フレー
ム間内挿された画素信号に対してフィールド間内挿を行
なう際にデータの間引き処理が要求される。具体的に
は、周波数３２ＭＨｚの画素信号中のデータのうち４つ
に１つを間引くことにより周波数２４ＭＨｚの画素信号
を生成する。ただし、ここでは説明を簡単にするため
に、入力画素データのうちの３つに１つを間引く処理に
ついて説明する。図８において、入力画素データがｄ
１、ｄ２、．．．であり、間引き後の画素データがｅ
１、ｅ２、．．．である。データｅ１は３つのデータｄ
１、ｄ２、ｄ３にそれぞれ、係数ａ１１、ａ１２、ａ１
３を掛けて加算したものであり、データｅ２は２つのデ
ータｄ３、ｄ４にそれぞれ、係数ａ２１、ａ２２を掛け
て加算したものである。データｅ３は３つのデータｄ
４、ｄ５、ｄ６に対し、データｅ１と同様に、それぞれ
係数ａ１１、ａ１２，ａ１３を掛けて加算したものであ
り、データｅ４は２つのデータｄ６、ｄ７に対し、デー
タｅ２と同様に、それぞれ係数ａ２１、ａ２２を掛けて
加算したものである。図８には、以上のようにしてデー
タ数が３分の２に低減された画素データｅ１、ｅ
２、．．．の中の連続２データに積和演算処理を施す過
程が更に示されている。データｆ１、ｆ２、ｆ３は、そ
れぞれ２つの連続するデータｅ１とｅ２、ｅ２とｅ３、
ｅ３とｅ４に各々係数ｂ１とｂ２を掛けて加算したもの
である。

【００４７】図８の演算処理を実行する場合の図５の信
号処理装置の動作を、図９を用いて説明する。係数ａ１
１、ａ１２、ａ１３を掛けて加算する処理をＰ１とし、
係数ａ２１、ａ２２を掛けて加算する処理をＰ２とし、
係数ｂ１、ｂ２を掛けて加算する処理をＱとする。ま
た、第１の信号転送回路５７は、常に“１”の有効ビッ
ト６１を受け取るものとする。

【００４８】サイクルｔ１において第１の演算装置５１
にデータｄ３が与えられると、第１の演算装置５１は、
すでに与えられているデータｄ１、ｄ２と共に処理Ｐ１
を実行する。サイクルｔ２において第１の演算装置５１
にデータｄ４が与えられると、第１の演算装置５１は、
すでに与えられているデータｄ３と共に処理Ｐ２を実行
する。サイクルｔ３において第１の演算装置５１にデー
タｄ５が与えられても、データｄ６が未着なので第１の
演算装置５１は次の処理Ｐ１を実行することができな
い。そこで、第１の演算装置５１は、意味のない処理Ｐ
３を実行する。サイクルｔ４以降にデータｄ６、ｄ７、
ｄ８、．．．が与えられると、処理Ｐ１、Ｐ２、Ｐ３が
繰り返し実行される。この結果、第１の演算装置５１
は、サイクルｔ４に有効データｅ１を、サイクルｔ５に
有効データｅ２を、サイクルｔ６に無効データｘ１を、
サイクルｔ７に有効データｅ３を、サイクルｔ８に有効
データｅ４を、サイクルｔ９に無効データｘ２をそれぞ
れ第２の演算装置５２に与える。第１の信号転送回路５
７は、処理Ｐ３に対応する結果のデータｘ１，ｘ２が無
効であることを示すように、与えられた有効ビット６１
を選択的に“０”に変更して有効ビット８７を出力す
る。

【００４９】第２の演算装置５２は、第１の演算装置５
１の出力データのうちの有効データのみを取り込んで処
理Ｑを実行するように、有効ビット８７に従って制御さ
れる。第２の演算装置５２でもし有効ビット８７を用い
ない場合には、データｅ１、ｅ２に対する処理とデータ
ｅ２、ｘ１、ｅ３に対する処理とが異なり、処理の制御
が複雑で困難になる。また、無効データｘ１も取り込ん
でしまうためデータ保持回路などの回路規模が大きくな
る。本実施例によれば、有効なデータのみを第２の演算
装置５２が取り込み、取り込んだ２つのデータに常に同
じ処理Ｑを施すことができて、処理の制御が容易にな
る。しかも、無効なデータは取り込まないのでデータ保
持回路などを少なくすることができる。

【００５０】以上のとおり、第３の実施例によれば、切
り替え制御回路がクロック毎に制御情報保持回路を選択
するための選択信号を切り替えて出力することによっ
て、複雑な組み合わせの処理を容易に行なうことがで
き、しかも、処理の切り替えによるパイプライン処理の
乱れ、すなわち処理能力の低下を防ぐことができる。ま
た、切り替え制御回路が入力停止信号を出力することに
よって、同じデータに対してクロック毎に複数の処理を
切り替えて行なうことができる。更に、有効ビットをデ
ータの処理の流れと同様に転送し、データが有効か無効
かによって、変更して出力することによって、有効であ
るデータに対して、処理の切り替えを行なうことがで
き、処理の切り替えの制御が容易になる。なお、本実施
例では有効ビットと切り替え信号との双方を転送するこ
ととしたが、有効ビットのみをデータの流れに従って転
送することとしても構わない。

【００５１】（実施例４）上記第３の実施例では信号転
送回路によって有効ビットを転送するものとしたが、図
１０及び図１１に示すように、切り替え制御回路のエン
トリーに有効情報を持たせ、該有効情報に基づいて有効
ビットの出力を制御することもできる。

【００５２】図１０は、本発明の第４の実施例に係る信
号処理装置のブロック図である。第１〜第３の信号転送
回路１０７，１０８，１０９は、切り替え検出回路６２
が出力する切り替え信号６３のみを、各演算装置５１，
５２，５３で処理されるデータの流れに従って転送す
る。第１の切り替え制御回路１１４は、入力装置６０か
ら与えられた有効ビット６１と切り替え検出回路６２か
ら与えられた切り替え信号６３とに基づく有効ビット８
７及び選択信号７５の生成を司る。第２の切り替え制御
回路１１５は、第１の切り替え制御回路１１４から与え
られた有効ビット８７と第１の信号転送回路１０７から
与えられた切り替え信号８１とに基づく有効ビット８８
及び選択信号７６の生成を司る。また、第３の切り替え
制御回路１１６は、第２の切り替え制御回路１１５から
与えられた有効ビット８８と第２の信号転送回路１０８
から与えられた切り替え信号８２とに基づく有効ビット
８９及び選択信号７７の生成を司る。第１〜第３の切り
替え制御回路１１４，１１５，１１６の入力停止信号６
７，６８，６９を生成する機能は、第３の実施例と同様
である。

【００５３】図１１は、第１の切り替え制御回路１１４
の内部構成例を示すブロック図である。図１１の切り替
え制御回路１１４のエントリーには処理結果のデータが
有効かどうかを示す有効情報９４が保持されており、読
み出されたエントリーの有効情報９４が“１”の場合は
処理結果のデータが有効であり、“０”の場合は無効で
ある。読み出された有効情報９４は、シフトレジスタな
どで構成される遅延回路９９によって、対応する演算装
置５１の処理に要するサイクル数だけ遅延されて、有効
ビット８７として第２の切り替え制御回路１１５へ出力
される。

【００５４】図１１の例では、第１及び第２サイクルの
処理結果は有効であり、第３サイクルの処理結果は無効
である。なお、遅延回路９９で遅延させるサイクル数を
考慮した有効情報９４をエントリーに格納することによ
り遅延回路９９を省略することも可能である。

【００５５】第４の実施例によれば、第３の実施例と同
等の効果が得られる。しかも、有効情報を切り替え制御
回路に保持することによって、任意のシーケンスで容易
に有効ビットの出力を制御することができる。

【００５６】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、パイプラインを構成する複数の演算装置の処理の切
り替えを制御するための信号（処理に関する選択信号又
はデータに関する有効信号）を該複数の演算装置でのデ
ータの流れに従って転送又は生成し、該転送又は生成さ
れた信号に従って各演算装置の処理を順次切り替えるこ
ととしたので、処理の切り替えが柔軟化する。本発明を
例えば映像信号処理装置に適用すれば、１水平ライン中
のある画素からの処理の切り替えや、１画素毎の処理の
切り替えをも容易に実現できる。

【００５７】また、本発明によれば、演算装置における
パイプライン動作の乱れが抑制される結果、信号処理性
能が向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る信号処理装置の構
成を示すブロック図である。

【図２】図１の信号処理装置で処理される入力データ信
号のフォーマットの一例を示す図である。

【図３】本発明の第２の実施例に係る信号処理装置の構
成を示すブロック図である。

【図４】図３の信号処理装置における処理の切り替え動
作を示すタイミング図である。

【図５】本発明の第３の実施例に係る信号処理装置の構
成を示すブロック図である。

【図６】図５中の１つの切り替え制御回路の内部構成を
示すブロック図である。

【図７】図５の信号処理装置における処理の切り替え動
作を示すタイミング図である。

【図８】図５の信号処理装置で実行される演算処理の一
例を示す図である。

【図９】図８の演算処理を実行する場合の図５の信号処
理装置の動作を示すタイミング図である。

【図１０】本発明の第４の実施例に係る信号処理装置の
構成を示すブロック図である。

【図１１】図１０中の１つの切り替え制御回路の内部構
成を示すブロック図である。

【図１２】従来の信号処理装置の構成を示すブロック図
である。

【図１３】図１２の信号処理装置におけるパイプライン
処理と処理の切り替え動作とを示すタイミング図であ
る。

【符号の説明】

１〜３ 演算装置 ４ クロック信号 ５ａ〜５ｃ，６ａ〜６ｃ，７ａ〜７ｃ 制御情報保持回
路 ８〜１０ 選択回路 １１〜１３ 制御情報 １４ 入力装置 １５ 切り替え検出回路 １６，２１〜２３ 選択信号 １７〜１９ 信号転送回路 ５１〜５３ 演算装置 ５７〜５９ 信号転送回路 ６０ 入力装置 ６１，８７〜８９ 有効ビット（有効信号） ６２ 切り替え検出回路 ６３，８１〜８３ 切り替え信号 ６４〜６６ 切り替え制御回路 ６７〜６９ 入力停止信号 ７１〜７３ 情報更新回路 ７５〜７７ 選択信号 ９０ カウンター ９１ 選択情報 ９２ 入力停止情報 ９４ 有効情報 ９７，９８ エントリー ９９ 遅延回路 １０７〜１０９ 信号転送回路 １１４〜１１６ 切り替え制御回路

Claims (19)

【特許請求の範囲】
1. 【請求項１】 入力データ信号の中のデータに演算処理
   を順次施すための信号処理装置であって、 互いに直列に接続され、各々前段のデータを入力し、該
   入力したデータに演算処理を施し、かつ該演算処理の結
   果のデータを次段へ出力するための複数の演算装置と、 各々制御情報を保持するための複数の保持回路と、 前記複数の演算装置でのデータの流れに従って選択信号
   を順次転送するように互いに直列に接続され、各々前段
   の選択信号を入力し、かつ該入力した選択信号を前記複
   数の演算装置のうちの対応する演算装置の処理時間だけ
   遅延させて次段へ転送するための複数の転送回路と、 前記複数の演算装置でのデータの流れに従って該複数の
   演算装置の各々の処理の切り替えを制御するように、各
   々前記複数の転送回路のうちの対応する転送回路が入力
   する選択信号を入力し、該入力した選択信号に従って前
   記複数の保持回路の中から制御情報を選択入力し、かつ
   該選択入力した制御情報を前記複数の演算装置のうちの
   対応する演算装置に供給するための複数の選択回路とを
   備えたことを特徴とする信号処理装置。
2. 【請求項２】 請求項１記載の信号処理装置において、 前記入力データ信号の中からデータを抽出し、かつ該抽
   出したデータを前記複数の演算装置のうちの最前段に供
   給するための回路手段を更に備えたことを特徴とする信
   号処理装置。
3. 【請求項３】 請求項１記載の信号処理装置において、 前記入力データ信号から処理切り替え情報を検出し、か
   つ該検出した処理切り替え情報に従って前記複数の転送
   回路のうちの最前段及び前記複数の選択回路のうちの最
   前段に前記選択信号を供給するための回路手段を更に備
   えたことを特徴とする信号処理装置。
4. 【請求項４】 入力データ信号の中のデータに演算処理
   を順次施すための信号処理装置であって、 互いに直列に接続され、各々前段のデータを入力し、該
   入力したデータに演算処理を施し、かつ該演算処理の結
   果のデータを次段へ出力するための複数の演算装置と、 各々制御情報を保持するための複数の保持回路と、 前記複数の演算装置に対応して互いに直列に接続され、
   各々データの有効性を示す前段の有効信号を入力し、該
   入力した有効信号と予め指定されたシーケンスとに従っ
   て選択信号を生成し、かつ前記複数の演算装置のうちの
   次段の演算装置へのデータの有効性を示す有効信号を前
   記入力した有効信号に従って次段へ出力するための複数
   の制御回路と、 前記複数の演算装置でのデータの流れに従って該複数の
   演算装置の各々の処理の切り替えを制御するように、各
   々前記複数の制御回路のうちの対応する制御回路が生成
   した選択信号を入力し、該入力した選択信号に従って前
   記複数の保持回路の中から制御情報を選択入力し、かつ
   該選択入力した制御情報を前記複数の演算装置のうちの
   対応する演算装置に供給するための複数の選択回路とを
   備えたことを特徴とする信号処理装置。
5. 【請求項５】 請求項４記載の信号処理装置において、 前記入力データ信号の中からデータを抽出し、該抽出し
   たデータを前記複数の演算装置のうちの最前段に供給
   し、かつデータ毎の有効信号を生成し、該生成した有効
   信号を前記複数の制御回路のうちの最前段に供給するた
   めの回路手段を更に備えたことを特徴とする信号処理装
   置。
6. 【請求項６】 請求項４記載の信号処理装置において、 前記複数の制御回路の各々は、 各々選択情報を保持するための複数のエントリーと、 前記入力した有効信号のうちデータが有効であることを
   示す信号のみを計数するためのカウンターとを備え、 前記カウンターの出力に従って前記複数のエントリーか
   ら前記選択情報を順次読み出し、かつ該読み出した選択
   情報に従って前記選択信号を生成するようにしたことを
   特徴とする信号処理装置。
7. 【請求項７】 請求項４記載の信号処理装置において、 前記複数の制御回路の各々は、 各々入力停止情報を保持するための複数のエントリー
   と、 前記入力した有効信号のうちデータが有効であることを
   示す信号のみを計数するためのカウンターとを備え、 前記カウンターの出力に従って前記複数のエントリーか
   ら前記入力停止情報を順次読み出し、かつ該読み出した
   入力停止情報に従って前記複数の演算装置のうちの対応
   する演算装置の入力データをその前段に保持させるよう
   にしたことを特徴とする信号処理装置。
8. 【請求項８】 請求項４記載の信号処理装置において、 前記複数の制御回路は、 前記複数の演算装置に対応して互いに直列に接続され、
   各々前段の切り替え信号を入力し、かつ該入力した切り
   替え信号を前記複数の演算装置のうちの対応する演算装
   置の処理時間だけ遅延させて次段へ転送するための複数
   の転送回路と、各々前記複数の転送回路のうちの対応す
   る転送回路が入力する切り替え信号を入力し、かつ該入
   力した切り替え信号に従って前記選択信号の生成シーケ
   ンスを切り替えるための複数の切り替え制御回路とを備
   えたことを特徴とする信号処理装置。
9. 【請求項９】 請求項８記載の信号処理装置において、 前記入力データ信号から処理切り替え情報を検出し、か
   つ該検出した処理切り替え情報に従って前記複数の転送
   回路のうちの最前段及び前記複数の切り替え制御回路の
   うちの最前段に前記切り替え信号を供給するための回路
   手段を更に備えたことを特徴とする信号処理装置。
10. 【請求項１０】 請求項４記載の信号処理装置におい
    て、 前記複数の制御回路は、 前記複数の演算装置に対応して互いに直列に接続され、
    各々前記前段の有効信号を入力し、かつ該入力した有効
    信号を前記複数の演算装置のうちの対応する演算装置の
    処理時間だけ遅延させて次段へ転送するための複数の転
    送回路と、 各々前記複数の転送回路のうちの対応する転送回路が入
    力する有効信号を入力し、かつ該入力した有効信号と前
    記予め指定されたシーケンスとに従って前記選択信号を
    生成するための複数の切り替え制御回路とを備えたこと
    を特徴とする信号処理装置。
11. 【請求項１１】 請求項１０記載の信号処理装置におい
    て、 前記複数の転送回路の各々は、前記入力した有効信号の
    うちデータが有効であることを示す信号をデータが無効
    であることを示す信号に変更して次段へ転送するための
    回路手段を備えたことを特徴とする信号処理装置。
12. 【請求項１２】 請求項４記載の信号処理装置におい
    て、 前記複数の制御回路は、 前記複数の演算装置に対応して互いに直列に接続され、
    各々前記前段の有効信号を入力し、かつ該入力した有効
    信号と前記予め指定されたシーケンスとに従って、前記
    選択信号と前記次段への有効信号とを生成するための複
    数の切り替え制御回路を備えたことを特徴とする信号処
    理装置。
13. 【請求項１３】 請求項１２記載の信号処理装置におい
    て、 前記複数の制御回路の各々は、 各々有効情報を保持するための複数のエントリーと、 前記入力した有効信号のうちデータが有効であることを
    示す信号のみを計数するためのカウンターとを備え、 前記カウンターの出力に従って前記複数のエントリーか
    ら前記有効情報を順次読み出し、かつ該読み出した有効
    情報に従って前記次段への有効信号を生成するようにし
    たことを特徴とする信号処理装置。
14. 【請求項１４】 入力データ信号の中のデータに演算処
    理を施すための信号処理装置であって、 データを入力し、該入力したデータに演算処理を施し、
    かつ該演算処理の結果のデータを出力するための演算装
    置と、 各々制御情報を保持するための複数の保持回路と、 前記演算装置で処理されるデータの有効性を示す有効信
    号を入力し、該入力した有効信号と予め指定されたシー
    ケンスとに従って選択信号を生成するための切り替え制
    御回路と、 前記演算装置での処理の切り替えを制御するように、前
    記切り替え制御回路が生成した選択信号を入力し、該入
    力した選択信号に従って前記複数の保持回路の中から制
    御情報を選択入力し、かつ該選択入力した制御情報を前
    記演算装置に供給するための選択回路とを備えたことを
    特徴とする信号処理装置。
15. 【請求項１５】 請求項１４記載の信号処理装置におい
    て、 前記入力データ信号の中からデータを抽出し、該抽出し
    たデータを前記演算装置に供給し、かつデータ毎の有効
    信号を生成し、該生成した有効信号を前記切り替え制御
    回路に供給するための回路手段を更に備えたことを特徴
    とする信号処理装置。
16. 【請求項１６】 請求項１４記載の信号処理装置におい
    て、 前記切り替え制御回路は、 各々選択情報を保持するための複数のエントリーと、 前記入力した有効信号のうちデータが有効であることを
    示す信号のみを計数するためのカウンターとを備え、 前記カウンターの出力に従って前記複数のエントリーか
    ら前記選択情報を順次読み出し、かつ該読み出した選択
    情報に従って前記選択信号を生成するようにしたことを
    特徴とする信号処理装置。
17. 【請求項１７】 請求項１４記載の信号処理装置におい
    て、 前記切り替え制御回路は、 各々入力停止情報を保持するための複数のエントリー
    と、 前記入力した有効信号のうちデータが有効であることを
    示す信号のみを計数するためのカウンターとを備え、 前記カウンターの出力に従って前記複数のエントリーか
    ら前記入力停止情報を順次読み出し、かつ該読み出した
    入力停止情報に従って前記演算装置の入力データをその
    前段に保持させるようにしたことを特徴とする信号処理
    装置。
18. 【請求項１８】 請求項１４記載の信号処理装置におい
    て、 前記切り替え制御回路は、切り替え信号を入力し、かつ
    該入力した切り替え信号に従って前記選択信号の生成シ
    ーケンスを切り替えるための回路手段を備えたことを特
    徴とする信号処理装置。
19. 【請求項１９】 請求項１８記載の信号処理装置におい
    て、 前記入力データ信号から処理切り替え情報を検出し、か
    つ該検出した処理切り替え情報に従って前記切り替え制
    御回路に前記切り替え信号を供給するための回路手段を
    更に備えたことを特徴とする信号処理装置。