JPH07264060A - デジタル位相ロック回路のループフィルタを制御するための方法、及びそのための装置 - Google Patents

デジタル位相ロック回路のループフィルタを制御するための方法、及びそのための装置

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JPH07264060A
JPH07264060A JP6322569A JP32256994A JPH07264060A JP H07264060 A JPH07264060 A JP H07264060A JP 6322569 A JP6322569 A JP 6322569A JP 32256994 A JP32256994 A JP 32256994A JP H07264060 A JPH07264060 A JP H07264060A
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loop filter
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signal
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Matti Latva-Aho
ラトバ−アホ マッティ
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Nokia Mobile Phones Ltd
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【目的】 デジタル位相ロックのループフィルタを制御
することに関し、調整プロセスにおける振動を減少さ
せ、ノイズによって引き起こされる誤った補正を低減さ
せるループフィルタ制御方法及びその装置の提供を目的
とする。 【構成】 位相比較器から所定帯域幅で送られ、且つ位
相誤差に比例した差信号をフィルタリングするループフ
ィルタを制御する際、調整方法における振動を減少させ
ると共にノイズによって引き起こされる誤差を低減する
ために、ループフィルタを位相比較器から出力される差
信号に基づいて非線形的に調節し、ループフィルタの帯
域幅を変える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタル位相ロック回
路に於けるループフィルタの制御に関し、特に、位相比
較器から予め決められた帯域で入力され、位相誤差に比
例した差信号をフィルタリングするループフィルタを制
御するための方法及び装置に関する。
【０００２】
【従来の技術】位相ロック回路 ( a phase locking cir
cuit )の目的は、入力する信号の位相をロックすること
にある。デジタル位相ロック回路は、一般に、位相比較
器を備えており、その位相比較器が、位相誤差、即ち位
相ロック回路と入力信号との間の位相差に比例した差電
圧を生成するように構成される。この差電圧は、ループ
フィルタによってフィルタリングされてノイズが取り除
かれる。クロックを制御してクロック信号の位相を進め
たり遅らせたりするために、ループフィルタの出力部か
ら幾つかの信号が受信される。標準ステップ式補正装置
に於いては、クロックの位相が上方又は下方へ標準的ス
テップ内で補正される。この進み／遅れに関する原理に
基づいた位相ロック動作は、リード／ラグ位相ロックと
呼ばれる。
【０００３】このリード／ラグ原理に基づいて作動する
デジタル位相ロック回路は、ループフィルタと同様、シ
ーケンシャルフィルタとして知られているデジタルフィ
ルタを用いる。
【０００４】図１は、上記リード／ラグ原理に基づいて
作動するデジタル位相ロック回路の構成を概略的に示し
ている。この位相ロック回路は、位相比較器１０，ルー
プフィルタ１１，クロック１２，ローカル発振器１４，
及び、分割器１３を備えている。幾つかのリードパルス
又はラグパルスが位相比較器１０内で生成されており、
これらはローカル発振器の位相が、比較器１０に入力さ
れる信号と比べて進んでいるか遅れているかに従って生
成される。ノイズによって引き起こされる幾つかの誤差
は、ループフィルタ１１を用いることによって位相補正
信号から取り除かれる。このフィルタからの１つの出力
信号が上記位相ロックループの１つのクロック信号を制
御する。この場合、その位相は、幾つかのサンプルをそ
れぞれ除去又は加算ことことにより進められたり遅らさ
れたりする。
【０００５】図２は、リード／ラグ位相ロックに於ける
通常的なループフィルタの構成を示している。このフィ
ルタは、３つのカウンタ２０，２１，２２と、２つのＯ
Ｒゲート２３，２４とを備えている。リードパルス及び
ラグパルスは、このフィルタ内に於いて別々のＮカウン
タ２０，２１によってカウントされる。これに加え、上
記両方のパルスは、ＯＲゲート２３を経由して共通のＭ
カウンタ２２に送られる。もしもＮカウンタ２０及び２
１の内の一方が共通のＭカウンタ２２よりも前にカウン
トアップした場合には、上記カウンタのどちらが一杯に
なったかに応じてリードパルス２５又はラグパルス２６
が上記フィルタから出力される。このパルスが出力され
た後、信号２７によって上記全てのカウンタが「ゼロ」
にセットされる。また一方、上記共通のＭカウンタ２２
が最初に一杯になった場合には、信号２７によって上記
全てのカウンタが「ゼロ」にセットされ、これにより補
正が行われることはない。これらカウンタのカウント数
は、Ｎ＜Ｍ＜２Ｎとなるように選定される。このように
上記フィルタの帯域幅及び補正レートは、その数値Ｎ及
びＭに影響され得る。このフィルタの利点は、ループ動
作に於いて減衰特性が良いことであるが、一方その欠点
は補正動作が遅いことである。
【０００６】また、位相補正信号をフィルタリングする
従来の他の方法が図３に示されている。このフィルタ
は、通常的なデジタル式ＩＩＲフィルタ（不定期間イン
パルス応答フィルタ）であり、２つの増幅器３０，３
１，加算器３２，及び，遅延素子３３を備えており、そ
の出力側にスレッショルド検出器３４が設けられてい
る。このフィルタの積分時間は、当該フィルタに於ける
パラメータ３０，３１によって選択される。スレッショ
ルド検出器３４は、例えば以下のように動作する。 検出器の入力信号がスレッショルド以上の場合、出力は
「＋１」 検出器の入力信号の絶対値がスレッショルドよりも小さ
い場合、出力は「０」 検出器の入力信号がスレッショルド以下の場合、出力は
「−１」
【０００７】これにより、リードパルス及びラグパルス
の両方が同じフィルタによってフィルタリングされるの
で、このフィルタには別々のカウンタが設けられること
はない。図３に示されるフィルタの補正レートは比較的
良いが、１つの問題点は、そのループの補正プロセス内
で振動が緩やかに減衰することである。
【０００８】
【発明が解決しようとする課題】スペクトル拡散方式の
受信機の容量は、実際上、拡散するコードの位相精度に
よって大きく影響される。例えば 0.5チップの誤差によ
り６ｄＢの電力損失が引き起こされる。位相トラッキン
グの精度、特にそのなかの変数は、コードトラッキング
・アルゴリズムによる場合を除き、そのループフィルタ
の品質によって影響される。従来より知られていること
は、実際上、リード／ラグ原理に基づいて動作するコー
ドトラッキング・アルゴリズムが受信機内で良好に機能
するということが挙げられる。しかしながら、このよう
な状況下で用いられるループフィルタは幾つかの欠点を
有しており、本発明はこのようなループフィルタを改善
することを目的とするものである。即ち、従来のループ
フィルタを用いると位相誤差の変動がかなり増加するこ
とになる。従ってノイズによって引き起こされる瞬時的
誤差が大きくなってしまう。また、スレッショルドを超
える位相ステップ応答を考慮すると位相誤差の補正が制
御不能になり、係るループが連続的に補正状態のままと
なる可能性がある。このような状況はフィルタの積分時
間を長くすることにより修正され得る。しかし積分時間
を際限なく長くすることはできない。なぜならドップラ
ー効果のために、係る受信機は、もはや受信される信号
内の上記変数をトラッキングするための能力をもたない
からである。
【０００９】図４の(a) は、通常的なループフィルタに
於ける積分器の出力信号(1) を示したものであり、クロ
ック信号が正規の値から２サンプル分だけズレている状
況下に於ける出力信号を時間の関数として示したもので
ある。図４の(b) に於いて各信号は、上記ループフィル
タに於けるスレッショルド検出器の出力時の信号であ
る。従来のループフィルタでは積分器内でスレッショル
ドを越えることが起きるので、位相は１つのサンプルず
つ修正されており、これは非常に厄介なことである。こ
の場合、そのループは、反対極性の制御信号を受信する
ので、積分器ではスレッショルドが超過されるまで反対
方向で積分が行われる。また、負のスレッショルドが超
過される場合には、負のクロック制御パルスが生成され
る。したがってノイズが存在する状況に於いては、この
ような行きつ戻りつする振動が長時間にわたり持続され
る可能性がある。
【００１０】
【課題を解決するための手段】そこで本発明に係る第１
の形態によれば、デジタル位相ロック回路のループフィ
ルタを制御するための方法であって、所定の帯域幅をも
つ位相比較器から出力され、且つ位相誤差に比例した差
信号をフィルタリングするループフィルタを制御するた
めの方法において、このループフィルタが、上記位相比
較器からの差信号に基づいて非線形的に調整されて、こ
のループフィルタの上記帯域幅が変わるように調整され
ることを特徴とする方法が提供される。
【００１１】また、本発明に係る第２の形態によれば、
位相比較器，ループフィルタ，クロック，ローカル発振
器，及び分割器を備えて構成されるデジタル位相ロック
回路のループフィルタを制御するための構成において、
上記ループフィルタが、位相差を表わす信号に接続され
た入力部を備えた第１の積分器と、この第１の積分器の
出力部に機能的に接続されると共に、出力部が上記クロ
ックに接続されている第１のスレッショルド検出器と、
絶対値を提供する第１の手段を通して位相差を表わす信
号に結合される入力部を備えた第２の積分器と、この第
２の積分器の出力部及びＯＲゲートに機能的に接続され
た第２のスレッショルド検出器とを具備し、上記ＯＲゲ
ートの各入力部が、上記第２のスレッショルド検出器の
出力部と、絶対値を提供する第２の手段を通して上記第
１のスレッショルド検出器の出力部と接続されると共
に、上記ＯＲゲートの出力部が上記積分器の一方と接続
されており、その信号が予め決められた値を上記積分器
の内容から控除することを特徴とする構成が提供され
る。
【００１２】更に、本発明に係る第３の形態によれば、
位相比較器，ループフィルタ，クロック，ローカル発振
器，及び，分割器を備えたデジタル位相ロック回路のル
ープフィルタを制御するための構成において、このルー
プフィルタが、位相差を表わす信号に結合された入力部
を備えた積分器と、この積分器の出力部に機能的に接続
されており、出力部が上記クロックと接続されたスレッ
ショルド検出器とを具備し、このスレッショルド検出器
の出力部が上記積分器の第２の入力部に接続されてお
り、その信号が上記積分器の内容から所定値を差し引く
ように構成されていることを特徴とする構成が提供され
る。
【００１３】
【作用】本発明による利点は、従来の技術的手法の問題
点を解消し得る手法を用いることによりループフィルタ
が提供されることにある。即ち、本発明に係る幾つかの
実施態様に於いて、調整プロセスに於ける振動が低減さ
れ、ノイズによって引き起こされる誤った補正が減少さ
れることにある。加えて本発明に係るフィルタの構成が
簡単であることにある。
【００１４】本発明によるもう１つの利点は、係るルー
プの容量が改善されることにあり、特に、通常的な方法
では誤った補正が起きる低いＳ／Ｎ比により改善される
ことにある。高いレベルの位相差信号に対しては、フィ
ルタの非線形的な制御によりフィルタの積分時間が長く
される。本発明に係るループフィルタを用いることによ
り、位相ロックに於ける位相ステップ応答を超える２次
スレッショルドをかなり低減することができ、その場
合、ループの動作を悪化されることなく低減することが
できる。
【００１５】
【実施例】以下、本発明に係る各実施例の詳細を添付図
面を参照しながら説明する。尚、これらの実施態様は例
示的なものであって、本発明は係る実施態様に限定され
るものではないことを付記しておく。
【００１６】まず、図５は、本発明に係るループフィル
タの作動状態を示したものである。図５の(a) は、上記
ループフィルタ内で用いられる積分器の出力信号(1) を
時間の関数で示したものであり、図５の(a) ではクロッ
ク信号が正規の値から２サンプル分だけズレている場合
を示している。また、図５の(b) に於いては、それぞれ
本ループフィルタ内のスレッショルド検出器の出力時の
信号が示されている。このループフィルタに入る信号は
積分器の出力部の信号を増大させ、スレッショルドレベ
ルＫを超えたとき（又は、負側の場合には、このレベル
よりも小さくなったとき）位相補正が実行される。本実
施例に於ける方法では、予め決められた所定数が、位相
補正に関連して積分器の内容から差し引かれ、これによ
り積分器の出力信号が急速に低下される。上記図５に示
される形態において、この入力信号は、第１の補正パル
スの後、更に積分器の出力の値を増加させ、そのスレッ
ショルドに再び到達したときに第２の補正パルスが発生
される。この積分器の内容からは予め決められた所定値
が再び差し引かれるので、それ以上の補正が行われるこ
とはない。
【００１７】この様な非線形的な制御により、調整プロ
セスに於ける振動を低減することができ、ノイズによっ
て引き起こされる誤った補正も減少され得る。その結
果、本フィルタの帯域が自動的に変わる。何故ならば、
係る非線形的な制御は、位相比較器からの信号に基づい
て実行されるからである。
【００１８】図６は、本発明に係る方法を用いたデジタ
ルループフィルタの一実施例のブロック図を示したもの
である。このフィルタは、第１の積分器４１を備えてお
り、その入力部には位相比較器からの信号線３９が接続
されている。この積分器の出力部は、第１のスレッショ
ルド検出器４３の入力部に接続されており、このスレッ
ショルド検出器４３の出力部が位相ロック回路のクロッ
クに接続され、その信号によりクロックが進められた
り、遅らされたりするように構成されている。このフィ
ルタは、付加的に第２の積分器４２を備えており、この
積分器４２の入力部には上記位相比較器からの信号が、
絶対値信号を提供する第１の整流器４０を介して接続さ
れている。第２の積分器４２の出力部は、入力として第
２のスレッショルド検出器４４の入力に接続されてい
る。本フィルタは、更にＯＲゲート４６を備えており、
その入力部は、第２のスレッショルド検出器４４の出力
部と、絶対値信号を提供する第２の整流器４５を通して
第１のスレッショルド検出器４３の出力部とを接続され
ている。そしてＯＲゲート４６の出力信号４７は、積分
器４１，４２の各制御入力部に接続されている。
【００１９】第１の積分器４１は、タイミング誤差信号
をフィルタリングして検出するために用いられる。スレ
ッショルドＫを超過する場合、位相ロックの位相は、ス
レッショルド検出器の出力信号に応じて補正され、これ
により位相が進められたり遅らされる。また、第２の積
分器４２は、タイミング誤差信号が「０」になったこと
を検出するために用いられる。即ち、ノイズによって引
き起こされる誤った補正を防止するために用いられる。
スレッショルド検出器４３又は４４のスレッショルドＫ
又はＫ’を超過した場合、制御入力部に接続された信号
線４７により、積分器４１又は４２の内容から予め決め
られた所定値が差し引かれる。係るフィルタを所望の態
様で作動させるために、即ち、スレッショルドＫ’の前
にスレッショルドＫを超えることで所望の位相補正を行
うためには、積分器４１及び４２に於ける積分時間Ｔ及
びＴ’が、「Ｔ’＞Ｔ」となるように選定される。ま
た、スレッショルド検出器４３，４４のスレッショルド
Ｋ及びＫ’を適正に選定することにより、係る機能の容
量が確かなものにされ得る。
【００２０】絶対値信号を提供する第１の整流器４０の
目的は、負の信号値を正の信号値に変えることで、ノイ
ズによって引き起こされる誤差をなくすことにある。こ
の信号がノイズだけを含む場合（即ち、位相誤差が存在
していない場合）、正負の各信号値は同じ発生確率であ
る。絶対値信号を提供する第２の整流器４５は、スレッ
ショルド検出器４３から始まるリード信号及びラグ信号
がＯＲゲート４６内で上記同様に処理されるようにする
ために必要とされる。
【００２１】図７は、本発明に係る方法を用いたデジタ
ルループフィルタの他の実施例を示したブロック図であ
る。このフィルタは、積分器４８を備えており、その入
力部には位相比較器からの出力信号線３９が接続されて
いる。この積分器の出力部は、スレッショルド検出器４
９の入力部に接続されており、検出器４９の出力部は、
位相ロック回路のクロックに接続され、これによる信号
により、クロックが進められたり遅らされる。加えて、
上記スレッショルド検出器の出力部は、積分器４８の第
２の入力部に接続されており、これにより積分器４８の
内容から差し引かれるべき一定の値が提供される。上述
の実施例と比べた場合、本フィルタの構成及びその実現
は、より簡単であると共により安価で達成される。しか
しながら容量に関していうと、本フィルタは、上述の実
施例に於けるループフィルタに比べて幾分劣る。
【００２２】図８は、本発明に係る上記両フィルタに於
いて使用される積分器の考えられる１つの構成を示して
いる。上記説明した各積分器４１及び４２は、図８に示
される積分器を用いて実現することができる。この積分
器は、増幅器５３，遅延要素５１，入力部が遅延要素５
１の出力部に接続された第１の帰還回路５５，及び，入
力部が遅延要素５１の出力部に接続されると共に、本積
分器の制御ゲートに向けてくる信号線４７に接続された
スイッチ５２を備えている。この積分器は、更に、入力
部がスイッチ５２の出力部と接続された第２の帰還回路
５４と、加算器５０とを備えている。この加算器の正の
入力部は、本積分器に向けて増幅手段５３を経由してく
る信号線と、上記第１の帰還回路５５の出力部とに接続
されており、負の入力部は、帰還回路５５の出力部と接
続されている。
【００２３】帰還回路５５及び増幅器５３は、正規の方
法で上記積分器の帯域幅に影響を与える。本発明に係る
好ましい実施例に於いては、係るループフィルタのスレ
ッショルド値Ｋ又はＫ’を超過した場合、信号４７がＯ
Ｒゲートを経由して積分器の制御ゲートに到来し、その
信号の制御の下で、帰還回路５４により決定される値が
積分器の出力から差し引かれるように構成される。
【００２４】以上、各実施例を図面に沿って示しながら
本発明について説明したが、本発明は、これら各実施例
に限定されるものではなく、本明細書の「特許請求の範
囲」に規定した新規な技術的思想の範囲内で様々に変更
及び変形が可能であることは明らかなことである。例え
ば、ソフトウェアによる制御の下で動作可能な適切に設
計された信号プロセッサを用いて係るループフィルタを
実現することも可能である。
【００２５】尚、本発明の範囲は、本明細書及び図面内
に明確に又は暗に開示された様々な新規な特徴，又はこ
れらの組合せ，あるいはその全てを含むものであり、こ
れらが本明細書の「特許請求の範囲」に記載されたもの
に関するか否か、又は、これらが本発明に於いて着目し
た課題のいずれか又は全てを解決するか否かに係わりな
く包含するものである。したがって、本出願人は、本特
許出願の手続の過程で上記各特徴に対し新しい特許請求
の範囲が案出されたり、本特許出願から分割された更な
る出願が案出される可能性があることをここに付記す
る。
【図面の簡単な説明】
【図１】リード／ラグ原理に基づいて動作するデジタル
位相ロック回路のブロック図である。
【図２】従来のループフィルタの構成を示したブロック
図である。
【図３】従来のループフィルタの構成を示したブロック
図である。
【図４】従来のループフィルタ内で生成される各出力信
号を時間の関数で示したタイムチャートであり、(a) は
積分器の出力信号例、(b) はスレッショルド検出器の出
力信号例である。
【図５】本発明に係るループフィルタ内で生成される各
出力信号を時間の関数で示したタイムチャートであり、
(a) は積分器の出力信号例、(b) はスレッショルド検出
器の出力信号例である。
【図６】本発明に係るループフィルタの一実施例を示し
たブロック図である。
【図７】本発明に係るループフィルタの他の実施例を示
したブロック図である。
【図８】本発明に係るフィルタ内で用いられる積分器の
一構成を示したブロック図である。
【符号の説明】
３９，４７…信号線 ４０…第１の整流器 ４１…第１の積分器 ４２…第２の積分器 ４３…第１のスレッショルド検出器 ４４…第２のスレッショルド検出器 ４５…第２の整流器 ４６…ＯＲゲート ４８…積分器 ４９…スレッショルド検出器 ５０…加算器 ５１…遅延素子 ５２…スイッチ ５３…増幅手段 ５４，５５…帰還回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 所定の帯域幅もつ位相比較器から出力さ
    れ、位相誤差に比例した差信号をフィルタリングするデ
    ジタル位相ロック回路のループフィルタを制御するため
    の方法に於いて、 前記ループフィルタが前記位相比較器からの差信号に基
    づいて非線形的に調整され、前記ループフィルタの帯域
    幅が変わるように調整することを特徴とするデジタル位
    相ロック回路のループフィルタを制御するための方法。
  2. 【請求項２】 前記位相比較器からの差信号が大きい場
    合に前記ループフィルタの帯域幅を減少させることを特
    徴とする請求項１に記載の方法。
  3. 【請求項３】 前記ループフィルタの非線形的な調整に
    より、１つ又はそれ以上の数の積分器内に格納された値
    を変化させることを特徴とする請求項１又は２に記載の
    方法。
  4. 【請求項４】 位相比較器(10)と、ループフィルタと、
    クロック(12)と、ローカル発振器(14)と、分割器(13)と
    を備えるデジタル位相ロック回路のループフィルタを制
    御するための装置において、 前記ループフィルタが、位相差を表わす信号線(39)に結
    合された入力部を備える第１の積分器(41)，前記第１の
    積分器(41)の出力部に機能的に接続されており、出力部
    が上記クロック(12)に接続されている第１のスレッショ
    ルド検出器(43)，及び、絶対値を提供する第１の手段(4
    0)を通して位相差を表す信号線(39)に接続された入力部
    を備える第２の積分器(42)，前記第２の積分器(46)の出
    力部と、ＯＲゲート(46)とに機能的に接続された第２の
    スレッショルド検出器(44)を具備し、前記ＯＲゲートの
    各入力部が、前記第２のスレッショルド検出器の出力
    部，及び絶対値を提供する第２の手段(45)を通して前記
    第１のスレッショルド検出器の出力部に接続される一
    方、前記ＯＲゲートの出力部が、前記積分器(41,42) の
    各入力部の１つに接続されており、前記ＯＲゲートの出
    力部(47)からの信号が、前記積分器(41,42) の内容から
    所定を値を差し引くように作用することを特徴とするデ
    ジタル位相ロック回路のループフィルタ制御装置。
  5. 【請求項５】 位相比較器(10)と、ループフィルタと、
    クロック(12)と、ローカル発振器(14)と、分割器(13)と
    を備えたデジタル位相ロック回路のループフィルタを制
    御するための装置において、 前記ループフィルタが、位相差を表わす信号線(39)に接
    続された入力部を備える積分器(48)，第１の積分器(41)
    の出力部に機能的に接続されており、出力部が前記クロ
    ック(12)に接続されているスレッショルド検出器(49)と
    を具備し、前記スレッショルド検出器(49)の出力部(47)
    が前記積分器(48)の第２の入力部に接続されており、前
    記スレッショルド検出器の出力部(47)からの信号が、前
    記積分器(48)の内容から所定値を差し引くように作用す
    ることを特徴とするデジタル位相ロック回路のループフ
    ィルタ制御装置。
  6. 【請求項６】 前記積分器(41,42,48)が、増幅手段(53)
    と，遅延素子(51)と，入力部が前記遅延素子(51)の出力
    部に接続されている第１の帰還手段(55)と，入力部が前
    記遅延素子の出力部、及び前記積分器の第２の入力部(4
    7)に接続されているスイッチ手段(52)と，入力部が前記
    スイッチ手段(52)の出力部に接続されている第２の帰還
    手段(54)と、加算器(50)とを具備し、前記加算器の正の
    各入力信号が、前記増幅手段(53)を通して前記積分器に
    送られる信号，及び前記第１の帰還手段(55)の出力信号
    であり、前記加算器の負の入力信号が、前記第２の帰還
    手段(54)の出力信号であると共に、前記加算器(50)の出
    力部が前記遅延要素の入力部に接続されており、前記加
    算器(50)内で前記帰還手段(54)によって決定された一定
    値が、前記積分器の第２の入力部に送られる前記信号(4
    7)の制御下で前記積分器の内容から差し引かれるように
    構成したことを特徴とする請求項４又は５に記載の装
    置。
  7. 【請求項７】 前記所定値が一定であることを特徴とす
    る請求項４乃至６のうちのいずれか１項に記載の装置。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI99181C (fi) * 1994-08-16 1997-10-10 Nokia Mobile Phones Ltd Vastaanotin
FI101659B1 (fi) 1996-07-12 1998-07-31 Nokia Mobile Phones Ltd Viiveen estimointimenetelmä ja vastaanotin
FI109735B (fi) 1997-02-28 2002-09-30 Nokia Corp Vastaanottomenetelmä ja vastaanotin
GB2328584B (en) 1997-08-22 2002-05-29 Nokia Mobile Phones Ltd Switching control method and apparatus for wireless telecommunications
FI107365B (fi) 1998-04-27 2001-07-13 Nokia Mobile Phones Ltd Menetelmä ja järjestelmä muuttuvan datankäsittelyn ilmaisemiseksi tiedonsiirtoyhteydessä
GB2337413A (en) 1998-05-15 1999-11-17 Nokia Mobile Phones Ltd alternative Channel Measurement in a Radio Communication system
GB9811382D0 (en) 1998-05-27 1998-07-22 Nokia Mobile Phones Ltd A transmitter
GB9811380D0 (en) 1998-05-27 1998-07-22 Nokia Mobile Phones Ltd A transciever for wireless communication
FI981518A (fi) 1998-07-01 2000-01-02 Nokia Mobile Phones Ltd Tiedonsiirtomenetelmä ja radiojärjestelmä
US7953142B2 (en) * 2001-10-17 2011-05-31 Sirf Technology Variable code-tracking loop with improved signal dynamics, loop noise, and sensitivity
DE10219857B4 (de) * 2002-05-03 2006-01-05 Infineon Technologies Ag PLL-Schaltung und Verfahren zur Eliminierung von Eigenjitter eines von einer Regelungsschaltung empfangenen Signals
US7242740B2 (en) * 2003-04-16 2007-07-10 Zarlink Semiconductor Inc. Digital phase-locked loop with master-slave modes
KR20070087907A (ko) 2006-02-01 2007-08-29 삼성전자주식회사 자동 주파수 제어기의 루프필터 이득 값 조절장치 및 방법
GB0800251D0 (en) 2008-01-08 2008-02-13 Zarlink Semiconductor Inc Phase locked loop with adaptive filter for dco synchronization
US8432197B2 (en) * 2010-08-30 2013-04-30 Maxim Integrated Products, Inc. Nonlinear and concurrent digital control for a highly digital phase-locked loop
TWI465046B (zh) * 2011-04-07 2014-12-11 Etron Technology Inc 延遲鎖相迴路、迴路濾波器及延遲鎖相迴路的鎖相的方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3363194A (en) * 1965-05-24 1968-01-09 Sylvania Electric Prod Phase lock loop with extended capture range
US4077015A (en) * 1976-01-06 1978-02-28 Motorola, Inc. Dual bandwidth loop filter with sweep generator
FR2455406B1 (fr) * 1979-04-27 1987-05-29 Cit Alcatel Procede de compensation des bruits de phase a la reception d'une transmission de donnees
JPS56117429A (en) * 1980-02-20 1981-09-14 Keio Giken Kogyo Kk Phase lock loop
US4313209A (en) * 1980-07-14 1982-01-26 John Fluke Mfg. Co., Inc. Phase-locked loop frequency synthesizer including compensated phase and frequency modulation
JPS58115379A (ja) * 1981-12-29 1983-07-09 Fujitsu Ltd 双曲線航法用位相同期形受信装置
US4482869A (en) * 1982-04-13 1984-11-13 Pioneer Electronic Corporation PLL Detection circuit having dual bandwidth loop filter
US4573026A (en) * 1984-02-29 1986-02-25 Hewlett-Packard Company FM Modulator phase-locked loop with FM calibration
US4797635A (en) * 1987-05-11 1989-01-10 The Boeing Company Tracking loop having nonlinear amplitude filter
JPH01231430A (ja) * 1988-03-10 1989-09-14 Nec Corp Ｐｌｌロック検出回路
JPH02177725A (ja) * 1988-12-28 1990-07-10 Fujitsu Ltd Ｐｌｌシンセサイザ回路
US4904958A (en) * 1989-03-03 1990-02-27 Honeywell Inc. Enhanced phase detector
US5122763A (en) * 1989-08-25 1992-06-16 Anritsu Corporation Frequency snythesizer for implementing generator of highly pure signals and circuit devices, such as vcq, bll and sg, used therein
GB2240906B (en) * 1990-02-08 1994-04-13 Technophone Ltd Radio transceiver
GB2247125B (en) * 1990-08-16 1995-01-11 Technophone Ltd Tunable bandpass filter
JPH04245078A (ja) * 1991-01-31 1992-09-01 Ricoh Co Ltd トラックカウント装置
FI98580C (fi) * 1991-11-14 1997-07-10 Nokia Mobile Phones Ltd Selektiivisyyssuodatus solukkopuhelimessa
JP2985489B2 (ja) * 1992-03-31 1999-11-29 日本電気株式会社 位相同期ループ
US5268655A (en) * 1992-05-27 1993-12-07 Codex Corporation Device and method for automatically adjusting a phase-locked loop

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