JPH07263963A - Ｆｍ，ｆｓ変調回路 - Google Patents
Ｆｍ，ｆｓ変調回路Info
- Publication number
- JPH07263963A JPH07263963A JP6073798A JP7379894A JPH07263963A JP H07263963 A JPH07263963 A JP H07263963A JP 6073798 A JP6073798 A JP 6073798A JP 7379894 A JP7379894 A JP 7379894A JP H07263963 A JPH07263963 A JP H07263963A
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- Japan
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- frequency
- output
- modulation
- circuit
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＦＭ，ＦＳ変調を行う変調回路をＣＰＵやソ
フトウェアを用いずにハードウェアのみで構成する。 【構成】 アナログ電圧信号をディジタル化することに
よって得られたバイナリデータｂをＰＬＬ回路の基準分
周比Ｎの一部として供給し、Ｎ−ｂを分周比として発振
回路の周波数を制御する構成とした。
フトウェアを用いずにハードウェアのみで構成する。 【構成】 アナログ電圧信号をディジタル化することに
よって得られたバイナリデータｂをＰＬＬ回路の基準分
周比Ｎの一部として供給し、Ｎ−ｂを分周比として発振
回路の周波数を制御する構成とした。
Description
【０００１】
【産業上の利用分野】本発明はＦＭ，ＦＳ変調回路、例
えばＷＭＯ規格のファクシミリの送画装置やＡＭ／ＦＭ
コンバータ等に使用するＦＭ，ＦＳ変調回路に関する。
えばＷＭＯ規格のファクシミリの送画装置やＡＭ／ＦＭ
コンバータ等に使用するＦＭ，ＦＳ変調回路に関する。
【０００２】
【従来の技術】例えばＷＭＯ規格のＦＳ変調の場合、１
９００Ｈｚ±４００Ｈｚ、すなわちデータを黒レベルで
ある１５００Ｈｚの周波数の信号と、白レベルである２
３００Ｈｚの周波数の信号とに変調する必要があり、こ
のため従来の装置では、各々の周波数のｎ倍数の周波数
を発振する発振回路を個別に設け、白レベル，黒レベル
のデータに応じて周波数を切り換えた後、１／ｎに分周
して１９００Ｈｚ±４００Ｈｚの周波数を得る方法や、
１５００Ｈｚと２３００Ｈｚの公倍数を基本とする周波
数を発振させ、１５００Ｈｚ及び２３００Ｈｚに分周す
るための回路を別々に設けた上で、白レベル，黒レベル
の周波数切換を行う方法が取られており、そのため、回
路が２系列必要で回路を構成する部品点数も多くなる。
９００Ｈｚ±４００Ｈｚ、すなわちデータを黒レベルで
ある１５００Ｈｚの周波数の信号と、白レベルである２
３００Ｈｚの周波数の信号とに変調する必要があり、こ
のため従来の装置では、各々の周波数のｎ倍数の周波数
を発振する発振回路を個別に設け、白レベル，黒レベル
のデータに応じて周波数を切り換えた後、１／ｎに分周
して１９００Ｈｚ±４００Ｈｚの周波数を得る方法や、
１５００Ｈｚと２３００Ｈｚの公倍数を基本とする周波
数を発振させ、１５００Ｈｚ及び２３００Ｈｚに分周す
るための回路を別々に設けた上で、白レベル，黒レベル
の周波数切換を行う方法が取られており、そのため、回
路が２系列必要で回路を構成する部品点数も多くなる。
【０００３】また、ＷＭＯ規格のＦＭ変調の場合、黒信
号１５００Ｈｚと白信号２３００Ｈｚの間の周波数を５
０Ｈｚステップづつ周波数をずらせて濃度を表現してい
るが、５０Ｈｚステップづつ１６種類の発振回路や１６
系列の回路を持たせることはできず、このような場合に
はＣＰＵ等を用いた位相制御を行うこととしている。こ
のＣＰＵ等による位相制御は、Ａ／Ｄコンバータの出力
レベルを検出し、そのレベルに応じてＤ／Ａコンバータ
に出力する出力時間を制御する方法であり、１サイクル
の位相をｎ分割した時、周波数が変わっても１／ｎ〜ｎ
／ｎ同士の位相が同じレベルでＤ／Ａコンバータに出力
されることを利用し、Ｄ／Ａコンバータに出力される時
間をコントロールすることで周波数を変えてＦＭ変調を
行うこととしている。然しながらこの方式では、Ａ／
Ｄ，Ｄ／ＡコンバータやＣＰＵ及びＣＰＵ周辺装置が必
要となり、装置構成が大がかりとなる他、ソフトウェア
の開発に手間と時間を要する。
号１５００Ｈｚと白信号２３００Ｈｚの間の周波数を５
０Ｈｚステップづつ周波数をずらせて濃度を表現してい
るが、５０Ｈｚステップづつ１６種類の発振回路や１６
系列の回路を持たせることはできず、このような場合に
はＣＰＵ等を用いた位相制御を行うこととしている。こ
のＣＰＵ等による位相制御は、Ａ／Ｄコンバータの出力
レベルを検出し、そのレベルに応じてＤ／Ａコンバータ
に出力する出力時間を制御する方法であり、１サイクル
の位相をｎ分割した時、周波数が変わっても１／ｎ〜ｎ
／ｎ同士の位相が同じレベルでＤ／Ａコンバータに出力
されることを利用し、Ｄ／Ａコンバータに出力される時
間をコントロールすることで周波数を変えてＦＭ変調を
行うこととしている。然しながらこの方式では、Ａ／
Ｄ，Ｄ／ＡコンバータやＣＰＵ及びＣＰＵ周辺装置が必
要となり、装置構成が大がかりとなる他、ソフトウェア
の開発に手間と時間を要する。
【０００４】
【発明が解決しようとする課題】上記のような従来のこ
の種のＦＭ，ＦＳ変調回路は以上のような方法で変調を
行っており、少なくとも２系列のハードウェアを用意し
ておく必要があり、またＦＭ変調においてはソフトウェ
アも必要になり、装置が大がかりでコスト高になる等の
問題点があった。
の種のＦＭ，ＦＳ変調回路は以上のような方法で変調を
行っており、少なくとも２系列のハードウェアを用意し
ておく必要があり、またＦＭ変調においてはソフトウェ
アも必要になり、装置が大がかりでコスト高になる等の
問題点があった。
【０００５】本発明はかかる問題点を解決するためにな
されたものであり、簡単なハードウェアの構成だけで精
度良くこの種の変調が行えるＦＭ，ＳＦ変調回路を提供
することを目的としている。
されたものであり、簡単なハードウェアの構成だけで精
度良くこの種の変調が行えるＦＭ，ＳＦ変調回路を提供
することを目的としている。
【０００６】
【課題を解決するための手段】本発明に係わるＦＭ，Ｆ
Ｓ変調回路は、アナログ電圧信号をディジタル化するこ
とによって得られたバイナリデータｂをＰＬＬ回路の基
準分周比Ｎの一部として供給し、Ｎ−ｂを分周比として
発振回路の周波数を制御する構成としたことを特徴とす
る。
Ｓ変調回路は、アナログ電圧信号をディジタル化するこ
とによって得られたバイナリデータｂをＰＬＬ回路の基
準分周比Ｎの一部として供給し、Ｎ−ｂを分周比として
発振回路の周波数を制御する構成としたことを特徴とす
る。
【０００７】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明の一実施例を示すブロック図であり、
図において、１はＡ／Ｄコンバータ、２はプログラマブ
ルカウンタ（ＰＣ）、３は位相検波回路（ＰＤ）、４は
ローパスフィルタ（ＬＰＦ）、５は電圧制御発振器（Ｖ
ＣＯ）、６は分周回路、７はローパスフィルタ（ＬＰ
Ｆ）、１０はＰＬＬ回路全体を示す。また、（ａ）は入
力アナログ電圧、（ｂ）はＡ／Ｄコンバータの出力、
（ｃ）はＶＣＯの発振周波数、（ｄ）はＰＣの出力でｄ
＝ｃ／（Ｎ−ｂ）である。ここで（Ｎは基準分周比であ
り、この実施例ではＮ＝４６とする）。また（ｅ）はＰ
ＬＬの基準周波数で、この実施例では３２００Ｈｚとす
る。
る。図１は本発明の一実施例を示すブロック図であり、
図において、１はＡ／Ｄコンバータ、２はプログラマブ
ルカウンタ（ＰＣ）、３は位相検波回路（ＰＤ）、４は
ローパスフィルタ（ＬＰＦ）、５は電圧制御発振器（Ｖ
ＣＯ）、６は分周回路、７はローパスフィルタ（ＬＰ
Ｆ）、１０はＰＬＬ回路全体を示す。また、（ａ）は入
力アナログ電圧、（ｂ）はＡ／Ｄコンバータの出力、
（ｃ）はＶＣＯの発振周波数、（ｄ）はＰＣの出力でｄ
＝ｃ／（Ｎ−ｂ）である。ここで（Ｎは基準分周比であ
り、この実施例ではＮ＝４６とする）。また（ｅ）はＰ
ＬＬの基準周波数で、この実施例では３２００Ｈｚとす
る。
【０００８】次に動作について説明する。例えばＷＭＯ
規格のファクシミリの送画装置においての画像データの
濃度階調をアナログ量で検出した出力（ａ）は、Ａ／Ｄ
コンバータ１に入力され、例えば５ビットの０〜１６の
ディジタル値（ｂ）で出力される。すなわち、出力電圧
（ａ）が最大の場合１００００：（１６）、出力がない
場合０００００：（０）、中間の電圧の場合０１００
０：（８）を出力する。次のプログラマブルカウンタ２
では、上述のようにｄ＝ｃ／（Ｎ−ｂ）を出力する。こ
こでＮ＝４６としているので、Ｎ−ｂ＝４６−（０〜１
６）＝４６〜３０となる。
規格のファクシミリの送画装置においての画像データの
濃度階調をアナログ量で検出した出力（ａ）は、Ａ／Ｄ
コンバータ１に入力され、例えば５ビットの０〜１６の
ディジタル値（ｂ）で出力される。すなわち、出力電圧
（ａ）が最大の場合１００００：（１６）、出力がない
場合０００００：（０）、中間の電圧の場合０１００
０：（８）を出力する。次のプログラマブルカウンタ２
では、上述のようにｄ＝ｃ／（Ｎ−ｂ）を出力する。こ
こでＮ＝４６としているので、Ｎ−ｂ＝４６−（０〜１
６）＝４６〜３０となる。
【０００９】そして、このプログラマブルカウンタ２の
出力（ｄ）が、位相検波回路（ＰＤ）３へ入力され、Ｐ
ＬＬの基準周波数ｅと位相検波され、ｄ＝ｅになるよう
に、すなわちｃ／（Ｎ−ｂ）＝ｅとなるようにＶＣＯ５
の制御が行われる。なお、ＬＰＦ４は信号からの高調波
分を除去するために設けられている。すなわち、式ｅ＝
ｃ／（Ｎ−ｂ）におて、ｅ＝３２００であるから、（Ｎ
−ｂ）＝３０のとき、ｃ＝９６，０００ （Ｎ−ｂ）＝３１のとき、ｃ＝９９，２００となり、
（Ｎ−ｂ）＝４６のとき、ｃ＝１４７，２００となる。
出力（ｄ）が、位相検波回路（ＰＤ）３へ入力され、Ｐ
ＬＬの基準周波数ｅと位相検波され、ｄ＝ｅになるよう
に、すなわちｃ／（Ｎ−ｂ）＝ｅとなるようにＶＣＯ５
の制御が行われる。なお、ＬＰＦ４は信号からの高調波
分を除去するために設けられている。すなわち、式ｅ＝
ｃ／（Ｎ−ｂ）におて、ｅ＝３２００であるから、（Ｎ
−ｂ）＝３０のとき、ｃ＝９６，０００ （Ｎ−ｂ）＝３１のとき、ｃ＝９９，２００となり、
（Ｎ−ｂ）＝４６のとき、ｃ＝１４７，２００となる。
【００１０】そして、このＶＣＯ５の出力（ｃ）が分周
回路６（この実施例ではｎ＝６４とする）で分周され、
ＬＰＦ７を通して高調波分を除去することにより、サイ
ン波形の１５００Ｈｚ〜２３００Ｈｚの５０Ｈｚづつ周
波数の異なる変調波を得ることができる。なお、上記実
施例では、ＷＭＯ規格のファクシミリの送画装置に本発
明を実施する例を示したが、この種の変調回路一般に実
施できることは言うまでもなく、ｂ，Ｎ，ｎの各定数は
それぞれ設定できることは言うまでもない。
回路６（この実施例ではｎ＝６４とする）で分周され、
ＬＰＦ７を通して高調波分を除去することにより、サイ
ン波形の１５００Ｈｚ〜２３００Ｈｚの５０Ｈｚづつ周
波数の異なる変調波を得ることができる。なお、上記実
施例では、ＷＭＯ規格のファクシミリの送画装置に本発
明を実施する例を示したが、この種の変調回路一般に実
施できることは言うまでもなく、ｂ，Ｎ，ｎの各定数は
それぞれ設定できることは言うまでもない。
【００１１】
【発明の効果】本発明のＦＭ，ＦＳ変調回路は以上説明
したように、簡単なハードウェアの構成だけで少しづつ
周波数をずらしたＦＭ変調を行うことができ、小型で低
廉な回路が得られ、ソフトウェアや調整上の手間をなく
し、調整上のミスを解消できる等の利点がある。
したように、簡単なハードウェアの構成だけで少しづつ
周波数をずらしたＦＭ変調を行うことができ、小型で低
廉な回路が得られ、ソフトウェアや調整上の手間をなく
し、調整上のミスを解消できる等の利点がある。
【図１】本発明の一実施例を示すブロック図である。
１ Ａ／Ｄコンバータ ２ プログラマブルカウンタ（ＰＣ） ３ 位相検波回路（ＰＤ） ４ ローパスフィルタ（ＬＰＦ） ５ 電圧制御発振器（ＶＣＯ） ６ 分周回路 ７ ローパスフィルタ（ＬＰＦ） １０ ＰＬＬ回路
Claims (3)
- 【請求項１】 アナログ電圧信号をディジタル化するこ
とによって得られたバイナリデータｂをＰＬＬ回路の基
準分周比Ｎの一部として供給し、Ｎ−ｂを分周比として
発振回路の周波数を制御する手段、 を備えたことを特徴とするＦＭ，ＦＳ変調回路。 - 【請求項２】 上記バイナリデータｂを得る手段にＡ／
Ｄコンバータを用い、上記分周比Ｎ−ｂを得る手段にプ
ログラマブルカウンタを用いたことを特徴とする請求項
第１項記載のＦＭ，ＦＳ変調回路。 - 【請求項３】 ＷＭＯ規格によって変調を行う変調回路
に用いたことを特徴とする請求項第１項または第２項記
載のＦＭ，ＦＳ変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6073798A JPH07263963A (ja) | 1994-03-22 | 1994-03-22 | Ｆｍ，ｆｓ変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6073798A JPH07263963A (ja) | 1994-03-22 | 1994-03-22 | Ｆｍ，ｆｓ変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263963A true JPH07263963A (ja) | 1995-10-13 |
Family
ID=13528562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6073798A Pending JPH07263963A (ja) | 1994-03-22 | 1994-03-22 | Ｆｍ，ｆｓ変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263963A (ja) |
-
1994
- 1994-03-22 JP JP6073798A patent/JPH07263963A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20050302 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
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| A977 | Report on retrieval |
Effective date: 20080214 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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| TRDD | Decision of grant or rejection written | ||
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