JPH06164386A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH06164386A JPH06164386A JP4317640A JP31764092A JPH06164386A JP H06164386 A JPH06164386 A JP H06164386A JP 4317640 A JP4317640 A JP 4317640A JP 31764092 A JP31764092 A JP 31764092A JP H06164386 A JPH06164386 A JP H06164386A
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- JP
- Japan
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- frequency
- phase
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- oscillator
- controlled oscillator
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- Pending
Links
- 230000006866 deterioration Effects 0.000 claims abstract description 3
- 230000010355 oscillation Effects 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 230000001186 cumulative effect Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000013139 quantization Methods 0.000 abstract description 2
- 238000001228 spectrum Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 2
- 238000009499 grossing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】数値制御発振器の量子化効果による位相ジッタ
がＰＬＬてい倍器で出力スペクトラム純度を劣化させる
影響を除去する。 【構成】基準クロック周波数源１より供給されるｆｃ
と、設定周波数データとから、数値制御発振器１００で
基準信号をつくる。基準信号はゼロクロスコンパレータ
７によりロジックレベルに変換される過程で、スイッチ
１３により低周波発振源１２よりの出力信号を基準レベ
ルとするために、低周波信号源の周波数成分が重畳さ
れ、位相不感帯を有する周波数位相比較器８が形成さ
れ、ループフィルタ９、電圧制御発振器１０、１／Ｍ分
周器１１を経由して基準信号がてい倍される。位相誤差
がゼロとなり同期が確立すると周波数位相比較器８はロ
ック信号を出し、スイッチ１３を制御してゼロクロスコ
ンパレータ７の基準電圧がゼロに移行する様に動作す
る。
がＰＬＬてい倍器で出力スペクトラム純度を劣化させる
影響を除去する。 【構成】基準クロック周波数源１より供給されるｆｃ
と、設定周波数データとから、数値制御発振器１００で
基準信号をつくる。基準信号はゼロクロスコンパレータ
７によりロジックレベルに変換される過程で、スイッチ
１３により低周波発振源１２よりの出力信号を基準レベ
ルとするために、低周波信号源の周波数成分が重畳さ
れ、位相不感帯を有する周波数位相比較器８が形成さ
れ、ループフィルタ９、電圧制御発振器１０、１／Ｍ分
周器１１を経由して基準信号がてい倍される。位相誤差
がゼロとなり同期が確立すると周波数位相比較器８はロ
ック信号を出し、スイッチ１３を制御してゼロクロスコ
ンパレータ７の基準電圧がゼロに移行する様に動作す
る。
Description
【０００１】
【産業上の利用分野】本発明は周波数シンセサイザに関
し、特に無線通信装置用基準信号源に利用される周波数
シンセサイザに関する。
し、特に無線通信装置用基準信号源に利用される周波数
シンセサイザに関する。
【０００２】
【従来の技術】従来の周波数シンセサイザは図２に示す
ように、数値制御発振器１００とＰＬＬてい倍器１０１
で構成される。数値制御発振器１００は入力される周波
数設定値Ｘを、基準クロック周波数ｆｃのタイミングで
バイナリ加算器２によりＮビット累積加算し、時事刻々
の累積加算データをＲＯＭ４により位相情報として正弦
波振幅データに変換する。これをＤ／Ａ変換したのちロ
ーパスフィルタ６を通過させ、希望の周波数成分を得る
ことが出来る。この数値制御発振器１００の発振周波数
を基準信号として、ＰＬＬてい倍器１０１は周波数位相
比較器８、ループフィルタ９、電圧制御発振器１０、１
／Ｍ分周器で構成されるＰＬＬループを用いてＰＬＬて
い倍を行い、所要の周波数を得る周波数シンセサイザを
示している。
ように、数値制御発振器１００とＰＬＬてい倍器１０１
で構成される。数値制御発振器１００は入力される周波
数設定値Ｘを、基準クロック周波数ｆｃのタイミングで
バイナリ加算器２によりＮビット累積加算し、時事刻々
の累積加算データをＲＯＭ４により位相情報として正弦
波振幅データに変換する。これをＤ／Ａ変換したのちロ
ーパスフィルタ６を通過させ、希望の周波数成分を得る
ことが出来る。この数値制御発振器１００の発振周波数
を基準信号として、ＰＬＬてい倍器１０１は周波数位相
比較器８、ループフィルタ９、電圧制御発振器１０、１
／Ｍ分周器で構成されるＰＬＬループを用いてＰＬＬて
い倍を行い、所要の周波数を得る周波数シンセサイザを
示している。
【０００３】本周波数シンセサイザの発振周波数ｆは次
式の関係にある。
式の関係にある。
【０００４】ｆ＝Ｍ×ｆｃ（Ｘ／２N ） 数値制御発振器の発振周波数はＮビットのバイナリ加算
器２を用いる場合には、ｆｃ×Ｘ／２N の関係にあり、
分解能を上げるには加算器ビット数Ｎを増加させる。一
方発振周波数を高めるには、ｆｃを高める必要があり、
回路構成上の制約により上限がある。ＰＬＬてい倍器は
基準信号をＭてい倍する為に用いられるもので、数値制
御発振器と組み合わせることにより、所要の周波数帯で
高分解能を得ることができる。
器２を用いる場合には、ｆｃ×Ｘ／２N の関係にあり、
分解能を上げるには加算器ビット数Ｎを増加させる。一
方発振周波数を高めるには、ｆｃを高める必要があり、
回路構成上の制約により上限がある。ＰＬＬてい倍器は
基準信号をＭてい倍する為に用いられるもので、数値制
御発振器と組み合わせることにより、所要の周波数帯で
高分解能を得ることができる。
【０００５】
【発明が解決しようとする課題】この従来の周波数シン
セサイザはＰＬＬてい倍器が基準信号をＭてい倍すると
いう過程において、周波数シンセサイザの出力周波数の
純度もまた基準信号のＭ倍に劣化するという欠点を有す
る。このために基準信号である数値制御発振器の出力周
波数純度を極力改善する工夫が取られるが、位相情報よ
り正弦波振幅に変換するＲＯＭのビット数、Ｄ／Ａ変換
ビット数、Ｄ／Ａ変換速度などの制限により、有限な位
相ジャンプが存在し、これによる位相ジッタが基準信号
の純度を悪くしている。図４は、Ｄ／Ａ変換の量子化効
果による位相ジッタを示しており、図３のような周波数
位相比較特性を有するＰＬＬてい倍器では、この位相雑
音を除去出来ない。また、Ｄ／Ａ変換器の後にローパス
フィルタを設け、これの平滑化により基準信号の位相ジ
ッタを減少させようとする方法では、広範囲な周波数設
定を不可能としてしまう欠点がある。
セサイザはＰＬＬてい倍器が基準信号をＭてい倍すると
いう過程において、周波数シンセサイザの出力周波数の
純度もまた基準信号のＭ倍に劣化するという欠点を有す
る。このために基準信号である数値制御発振器の出力周
波数純度を極力改善する工夫が取られるが、位相情報よ
り正弦波振幅に変換するＲＯＭのビット数、Ｄ／Ａ変換
ビット数、Ｄ／Ａ変換速度などの制限により、有限な位
相ジャンプが存在し、これによる位相ジッタが基準信号
の純度を悪くしている。図４は、Ｄ／Ａ変換の量子化効
果による位相ジッタを示しており、図３のような周波数
位相比較特性を有するＰＬＬてい倍器では、この位相雑
音を除去出来ない。また、Ｄ／Ａ変換器の後にローパス
フィルタを設け、これの平滑化により基準信号の位相ジ
ッタを減少させようとする方法では、広範囲な周波数設
定を不可能としてしまう欠点がある。
【０００６】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、入力される周波数設定値を、基準クロック周波
数のタイミングで順次累積加算される累積加算データを
位相情報として正弦波振幅データに変換し、これをＤ／
Ａ変換したのちローパスフィルタを通過させ、希望の周
波数成分を得る数値制御発振器と、この数値制御発振器
の基準周波数純度のよい場合にゼロ位相で接地電位を出
力するゼックロスコンパレータと、このコンパレータ出
力の発振周波数を基準信号として、周波数位相比較器、
ループフィルタ、電圧制御発振器、分周器で構成される
ＰＬＬループを用いてＰＬＬてい倍を行い、所要の周波
数を得る周波数シンセサイザにおいて、前記数値制御発
振器のＤ／Ａ変換器のビット数の不備による出力周波数
純度の劣化を防ぐために位相比較データに位相不感帯を
有する周波数位相比較手段を有する。
イザは、入力される周波数設定値を、基準クロック周波
数のタイミングで順次累積加算される累積加算データを
位相情報として正弦波振幅データに変換し、これをＤ／
Ａ変換したのちローパスフィルタを通過させ、希望の周
波数成分を得る数値制御発振器と、この数値制御発振器
の基準周波数純度のよい場合にゼロ位相で接地電位を出
力するゼックロスコンパレータと、このコンパレータ出
力の発振周波数を基準信号として、周波数位相比較器、
ループフィルタ、電圧制御発振器、分周器で構成される
ＰＬＬループを用いてＰＬＬてい倍を行い、所要の周波
数を得る周波数シンセサイザにおいて、前記数値制御発
振器のＤ／Ａ変換器のビット数の不備による出力周波数
純度の劣化を防ぐために位相比較データに位相不感帯を
有する周波数位相比較手段を有する。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例であり、図６はその動作
を示す説明図である。図１において、発振周波数設定値
Ｘは、基準クロック周波数源１より供給されるｆｃのタ
イミングにより、Ｎビットバイナリ加算器２及びＮビッ
トＤタイプフリップフロップ３で累積加算される。累積
加算データは、これを位相値とする正弦波振幅変換用Ｒ
ＯＭ４にて、正弦波パターンに変換され、Ｄ／Ａコンバ
ータ５によりアナログ電圧化された後、高次高調波を除
去するローパスフィルタ６を通して基準信号となる。基
準信号は、ゼロクロスコンパレータ７によりロジックレ
ベルに変換される。ここで本発明の実施例では低周波発
振器１２、スイッチ１３を設けて、ゼロクロスコンパレ
ータ７に接続している。初期同期時にはスイッチ１３に
より低周波発振源１２よりの出力信号がゼロクロスコン
パレータ７の基準レベルに供給されているために、低周
波信号源の周波数成分が重畳されて、周波数位相比較器
８に出力される。周波数位相比較器８は、これと、１／
Ｍ分周器１１を介して電圧制御発振器１０の発振周波数
とが、図５に示したような位相不感帯をもつ関係で比較
され、誤差電圧をループフィルタ９に供給され誤差をゼ
ロとするように動作する。位相誤差がゼロとなり同期が
確立すると、周波数位相比較器８はロック信号を出し、
スイッチ１３を制御してゼロクロスコンパレータ７の基
準電圧がゼロに移行するように動作する。なお図６は初
期同期で低周波信号でゼロクロスコンパレータ７の基準
電圧Ｂとした場合と、正常時の基準電圧Ａとした場合で
ある。この基準電圧制御により、ゼロクロスの動作点を
制御してジッタを消去する。
る。図１は、本発明の一実施例であり、図６はその動作
を示す説明図である。図１において、発振周波数設定値
Ｘは、基準クロック周波数源１より供給されるｆｃのタ
イミングにより、Ｎビットバイナリ加算器２及びＮビッ
トＤタイプフリップフロップ３で累積加算される。累積
加算データは、これを位相値とする正弦波振幅変換用Ｒ
ＯＭ４にて、正弦波パターンに変換され、Ｄ／Ａコンバ
ータ５によりアナログ電圧化された後、高次高調波を除
去するローパスフィルタ６を通して基準信号となる。基
準信号は、ゼロクロスコンパレータ７によりロジックレ
ベルに変換される。ここで本発明の実施例では低周波発
振器１２、スイッチ１３を設けて、ゼロクロスコンパレ
ータ７に接続している。初期同期時にはスイッチ１３に
より低周波発振源１２よりの出力信号がゼロクロスコン
パレータ７の基準レベルに供給されているために、低周
波信号源の周波数成分が重畳されて、周波数位相比較器
８に出力される。周波数位相比較器８は、これと、１／
Ｍ分周器１１を介して電圧制御発振器１０の発振周波数
とが、図５に示したような位相不感帯をもつ関係で比較
され、誤差電圧をループフィルタ９に供給され誤差をゼ
ロとするように動作する。位相誤差がゼロとなり同期が
確立すると、周波数位相比較器８はロック信号を出し、
スイッチ１３を制御してゼロクロスコンパレータ７の基
準電圧がゼロに移行するように動作する。なお図６は初
期同期で低周波信号でゼロクロスコンパレータ７の基準
電圧Ｂとした場合と、正常時の基準電圧Ａとした場合で
ある。この基準電圧制御により、ゼロクロスの動作点を
制御してジッタを消去する。
【０００８】
【発明の効果】以上説明したように本発明は、低周波発
振器とスイッチとを設け、ゼロクスコンパレータを制御
しているので、周波数純度を必要とし、かつ、設定分解
能の大きな周波数シンセサイザを構成することが出来る
効果がある。
振器とスイッチとを設け、ゼロクスコンパレータを制御
しているので、周波数純度を必要とし、かつ、設定分解
能の大きな周波数シンセサイザを構成することが出来る
効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例のブロック図である。
【図３】従来の位相誤差検出特性の説明図である。
【図４】従来の特性説明図である。
【図５】本実施例の位相誤差検出特性の説明図である。
【図６】本実施例のゼロクロスコンパレータの基準電源
に低周波信号を供給する場合の特性説明図である。
に低周波信号を供給する場合の特性説明図である。
１ 基準クロック周波数源 ２ Ｎビットバイナリ加算器 ３ ＮビットＤタイプフリップフロップ ４ 位相／正弦波振幅変換用ＲＯＭ ５ Ｄ／Ａ変換器 ６ ローパスフィルタ ７ ゼロクロスコンパレータ ８ 周波数位相比較器 ９ ループフィルタ １０ 電圧制御発振器 １１ １／Ｍ分周器 １２ 低周波信号源 １３ スイッチ １００ 数値制御発振器 １０１ ＰＬＬてい倍器
Claims (2)
- 【請求項１】 入力される周波数設定値を、基準クロッ
ク周波数のタイミングで順次累積加算される累積加算デ
ータを位相情報として正弦波振幅データに変換し、これ
をＤ／Ａ変換したのちローパスフィルタを通過させ、希
望の周波数成分を得る数値制御発振器と、この数値制御
発振器の基準周波数純度のよい場合にゼロ位相で接地電
位を出力するゼックロスコンパレータと、このコンパレ
ータ出力の発振周波数を基準信号として、周波数位相比
較器、ループフィルタ、電圧制御発振器、分周器で構成
されるＰＬＬループを用いてＰＬＬてい倍を行い、所要
の周波数を得る周波数シンセサイザにおいて、前記数値
制御発振器のＤ／Ａ変換器のビット数の不備による出力
周波数純度の劣化を防ぐために位相比較データに位相不
感帯を有する周波数位相比較手段を有することを特徴と
する周波数シンセサイザ。 - 【請求項２】 前記周波数位相比較手段が、低周波発振
器とスイッチと、外部からの制御電圧によりゼロクロス
の点を移動するゼロクロスコンパレータとを備え位相捕
そく時には前記低周波発振器の出力をコンパレータの基
準信号とすることによりバイアス周波数を与えることを
特徴とする請求項１記載の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317640A JPH06164386A (ja) | 1992-11-27 | 1992-11-27 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317640A JPH06164386A (ja) | 1992-11-27 | 1992-11-27 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164386A true JPH06164386A (ja) | 1994-06-10 |
Family
ID=18090409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4317640A Pending JPH06164386A (ja) | 1992-11-27 | 1992-11-27 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164386A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770355A1 (fr) * | 1997-10-24 | 1999-04-30 | Mitel Corp | Recuperation du rythme avec un minimum de gigue |
| KR100422394B1 (ko) * | 2001-12-22 | 2004-03-11 | 한국전자통신연구원 | 짝수차항 고조파 주파수 체배기를 이용한 광대역 직접디지털 주파수 합성기 |
-
1992
- 1992-11-27 JP JP4317640A patent/JPH06164386A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770355A1 (fr) * | 1997-10-24 | 1999-04-30 | Mitel Corp | Recuperation du rythme avec un minimum de gigue |
| KR100422394B1 (ko) * | 2001-12-22 | 2004-03-11 | 한국전자통신연구원 | 짝수차항 고조파 주파수 체배기를 이용한 광대역 직접디지털 주파수 합성기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990721 |