JPH07263547A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07263547A JPH07263547A JP4946694A JP4946694A JPH07263547A JP H07263547 A JPH07263547 A JP H07263547A JP 4946694 A JP4946694 A JP 4946694A JP 4946694 A JP4946694 A JP 4946694A JP H07263547 A JPH07263547 A JP H07263547A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 多層配線構造等におけるＡｌ配線の信頼性を
向上させる半導体装置の製造方法を提供することにあ
る。 【構成】 半導体基板上にＳＯＧ膜を形成し、そのＳＯ
Ｇ膜の上層及び下層に層間絶縁膜として、バイアスＥＣ
Ｒプラズマ−ＣＶＤ法による酸化膜を２００ｎｍ以上の
厚さで形成する。これにより、ＳＯＧ膜から上層側へ向
かうＳＯＧ膜中の水分をブロックすることができる。ま
た、半導体基板上にＢＰＳＧ膜を形成し、このＢＰＳＧ
膜上に層間絶縁膜として、バイアスＥＣＲプラズマ−Ｃ
ＶＤ法による酸化膜を２００ｎｍ以上の厚さで形成す
る。これにより、ＢＰＳＧ膜から上層側へ向かうＢＰＳ
Ｇ膜中の水分をブロックすることができる。
向上させる半導体装置の製造方法を提供することにあ
る。 【構成】 半導体基板上にＳＯＧ膜を形成し、そのＳＯ
Ｇ膜の上層及び下層に層間絶縁膜として、バイアスＥＣ
Ｒプラズマ−ＣＶＤ法による酸化膜を２００ｎｍ以上の
厚さで形成する。これにより、ＳＯＧ膜から上層側へ向
かうＳＯＧ膜中の水分をブロックすることができる。ま
た、半導体基板上にＢＰＳＧ膜を形成し、このＢＰＳＧ
膜上に層間絶縁膜として、バイアスＥＣＲプラズマ−Ｃ
ＶＤ法による酸化膜を２００ｎｍ以上の厚さで形成す
る。これにより、ＢＰＳＧ膜から上層側へ向かうＢＰＳ
Ｇ膜中の水分をブロックすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線構造等の半導
体装置の製造方法に関し、特に配線層の信頼性を向上さ
せた半導体装置の製造方法に関する。
体装置の製造方法に関し、特に配線層の信頼性を向上さ
せた半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置は、高信頼性を保ちな
がらも、より高集積度なものが求められてきており、そ
の中で配線を多層化して集積度を向上させる多層配線技
術が注目されている。高集積化の観点からその配線は微
細化されながらも、より高い信頼性が求められており、
高信頼性の多層配線構造の形成方法が要求されている。
がらも、より高集積度なものが求められてきており、そ
の中で配線を多層化して集積度を向上させる多層配線技
術が注目されている。高集積化の観点からその配線は微
細化されながらも、より高い信頼性が求められており、
高信頼性の多層配線構造の形成方法が要求されている。
【０００３】従来、この種の半導体装置としては、例え
ば図９に示すようなものがあった。この半導体装置は、
容量結合型プラズマＣＶＤ法による酸化膜（以下、Ｐ−
ＳｉＯ膜という）とＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓ
ｓ）膜とを用いて平坦化したＡｌ多層配線構造を有する
ものである。その製造方法は、まず、ＬＯＣＯＳ（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）法
により形成されたシリコン基板１０１上のフィールド酸
化膜１０２の表面上に、ＣＶＤによる酸化膜１０３とＢ
ＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）膜１０４を成膜する。次いで、ＢＰＳ
Ｇ膜１０４の表面上にＡｌ（アルミニウム）配線層１０
５を所定のパターンで形成し、その状態のウェーハ全面
に容量結合型プラズマＣＶＤ法によりＰ−ＳｉＯ膜１０
６を成膜する。
ば図９に示すようなものがあった。この半導体装置は、
容量結合型プラズマＣＶＤ法による酸化膜（以下、Ｐ−
ＳｉＯ膜という）とＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓ
ｓ）膜とを用いて平坦化したＡｌ多層配線構造を有する
ものである。その製造方法は、まず、ＬＯＣＯＳ（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）法
により形成されたシリコン基板１０１上のフィールド酸
化膜１０２の表面上に、ＣＶＤによる酸化膜１０３とＢ
ＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）膜１０４を成膜する。次いで、ＢＰＳ
Ｇ膜１０４の表面上にＡｌ（アルミニウム）配線層１０
５を所定のパターンで形成し、その状態のウェーハ全面
に容量結合型プラズマＣＶＤ法によりＰ−ＳｉＯ膜１０
６を成膜する。
【０００４】ここで、容量結合型プラズマＣＶＤ法は、
一対の電極に高周波電圧を印加して電極間に生ずる電界
により電子を加速し、これによって生成されるプラズマ
に反応ガスをさらすことにより活性化させ、低温で膜形
成を行うものである。その後、Ｐ−ＳｉＯ膜１０６の上
にＳＯＧ膜１０７を成膜してＰ−ＳｉＯ膜１０６が露出
する程度に平坦化する。ＳＯＧ膜１０７は、ケイ素化合
物を有機溶剤に溶解した溶液を塗布、焼成することによ
って形成される。
一対の電極に高周波電圧を印加して電極間に生ずる電界
により電子を加速し、これによって生成されるプラズマ
に反応ガスをさらすことにより活性化させ、低温で膜形
成を行うものである。その後、Ｐ−ＳｉＯ膜１０６の上
にＳＯＧ膜１０７を成膜してＰ−ＳｉＯ膜１０６が露出
する程度に平坦化する。ＳＯＧ膜１０７は、ケイ素化合
物を有機溶剤に溶解した溶液を塗布、焼成することによ
って形成される。
【０００５】さらに、この状態のウェーハ表面上にＰ−
ＳｉＯ膜１０８を再び成膜し、そして、Ｐ−ＳｉＯ膜１
０８上に、パターン化されたＡｌ配線層１０９、常圧Ｃ
ＶＤによるＰＳＧ膜１１０、プラズマ励起ＣＶＤによる
窒化膜（以下、Ｐ−ＳｉＮ膜という）１１１を順次形成
する。
ＳｉＯ膜１０８を再び成膜し、そして、Ｐ−ＳｉＯ膜１
０８上に、パターン化されたＡｌ配線層１０９、常圧Ｃ
ＶＤによるＰＳＧ膜１１０、プラズマ励起ＣＶＤによる
窒化膜（以下、Ｐ−ＳｉＮ膜という）１１１を順次形成
する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法では、Ａｌ配線層１０５，１
０９間の絶縁膜として、Ｐ−ＳｉＯ膜１０６／ＳＯＧ膜
１０７／Ｐ−ＳｉＯ膜１０８の構造がとられているが、
そのうち、ＳＯＧ膜１０７は、前述したようにケイ素化
合物を有機溶剤に溶解した溶液を使用するために、焼成
した後も水分を含んでいる。そのため、これらのＰ−Ｓ
ｉＯ膜１０６、ＳＯＧ膜１０７、Ｐ−ＳｉＯ膜１０８が
形成された後の熱処理（４００℃程度）時にＳＯＧ膜１
０７中から放出される水分により、Ａｌ配線層１０５，
１０９にコロージョン（腐食）が発生し、Ａｌ配線の信
頼性が低下するという問題があった。
来の半導体装置の製造方法では、Ａｌ配線層１０５，１
０９間の絶縁膜として、Ｐ−ＳｉＯ膜１０６／ＳＯＧ膜
１０７／Ｐ−ＳｉＯ膜１０８の構造がとられているが、
そのうち、ＳＯＧ膜１０７は、前述したようにケイ素化
合物を有機溶剤に溶解した溶液を使用するために、焼成
した後も水分を含んでいる。そのため、これらのＰ−Ｓ
ｉＯ膜１０６、ＳＯＧ膜１０７、Ｐ−ＳｉＯ膜１０８が
形成された後の熱処理（４００℃程度）時にＳＯＧ膜１
０７中から放出される水分により、Ａｌ配線層１０５，
１０９にコロージョン（腐食）が発生し、Ａｌ配線の信
頼性が低下するという問題があった。
【０００７】さらに、Ｐ−ＳｉＯ膜１０６，１０８を形
成する際の温度が３５０℃程度のため、Ａｌ配線１０５
にヒロックが発生し、Ａｌ配線層１０５，１０９間がシ
ョートする恐れもあった。本発明の目的は、多層配線構
造等におけるＡｌ配線の信頼性を向上させる半導体装置
の製造方法を提供することにある。
成する際の温度が３５０℃程度のため、Ａｌ配線１０５
にヒロックが発生し、Ａｌ配線層１０５，１０９間がシ
ョートする恐れもあった。本発明の目的は、多層配線構
造等におけるＡｌ配線の信頼性を向上させる半導体装置
の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、半導体基板
上にＳＯＧ膜を形成する工程と、前記ＳＯＧ膜の上層
に、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成する工程とを有することを
特徴とする半導体装置の製造方法により達成される。
上にＳＯＧ膜を形成する工程と、前記ＳＯＧ膜の上層
に、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成する工程とを有することを
特徴とする半導体装置の製造方法により達成される。
【０００９】上記半導体装置の製造方法において、前記
ＳＯＧ膜の下層に、バイアスＥＣＲプラズマ−ＣＶＤ法
による酸化膜を２００ｎｍ以上の厚さで形成する工程を
更に有することを特徴とする半導体装置の製造方法によ
り達成される。上記目的は、半導体基板上にＰＳＧ膜を
形成する工程と、前記ＰＳＧ膜の上層にバイアスＥＣＲ
プラズマ−ＣＶＤ法による酸化膜を２００ｎｍ以上の厚
さで形成する工程とを有することを特徴とする半導体装
置の製造方法により達成される。
ＳＯＧ膜の下層に、バイアスＥＣＲプラズマ−ＣＶＤ法
による酸化膜を２００ｎｍ以上の厚さで形成する工程を
更に有することを特徴とする半導体装置の製造方法によ
り達成される。上記目的は、半導体基板上にＰＳＧ膜を
形成する工程と、前記ＰＳＧ膜の上層にバイアスＥＣＲ
プラズマ−ＣＶＤ法による酸化膜を２００ｎｍ以上の厚
さで形成する工程とを有することを特徴とする半導体装
置の製造方法により達成される。
【００１０】上記半導体装置の製造方法において、前記
ＰＳＧ膜の下層に層間絶縁膜として、バイアスＥＣＲプ
ラズマ−ＣＶＤ法による酸化膜を２００ｎｍ以上の厚さ
で形成する工程を更に有することを特徴とする半導体装
置の製造方法により達成される。上記目的は、半導体基
板上にＢＰＳＧ膜を形成する工程と、前記ＢＰＳＧ膜の
上層に、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化
膜を２００ｎｍ以上の厚さで形成する工程とを有するこ
とを特徴とする半導体装置の製造方法により達成され
る。
ＰＳＧ膜の下層に層間絶縁膜として、バイアスＥＣＲプ
ラズマ−ＣＶＤ法による酸化膜を２００ｎｍ以上の厚さ
で形成する工程を更に有することを特徴とする半導体装
置の製造方法により達成される。上記目的は、半導体基
板上にＢＰＳＧ膜を形成する工程と、前記ＢＰＳＧ膜の
上層に、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化
膜を２００ｎｍ以上の厚さで形成する工程とを有するこ
とを特徴とする半導体装置の製造方法により達成され
る。
【００１１】上記半導体装置の製造方法において、前記
ＢＰＳＧ膜の下層に、バイアスＥＣＲプラズマ−ＣＶＤ
法による酸化膜を２００ｎｍ以上の厚さで形成する工程
とを有することを特徴とする半導体装置の製造方法によ
り達成される。
ＢＰＳＧ膜の下層に、バイアスＥＣＲプラズマ−ＣＶＤ
法による酸化膜を２００ｎｍ以上の厚さで形成する工程
とを有することを特徴とする半導体装置の製造方法によ
り達成される。
【００１２】
【作用】本発明による半導体装置の製造方法によれば、
半導体基板上にＳＯＧ膜を形成し、そのＳＯＧ膜上に、
バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を２０
０ｎｍ以上の厚さで形成したので、ＳＯＧ膜から上層側
へ向かうＳＯＧ膜中の水分をブロックすることができ
る。
半導体基板上にＳＯＧ膜を形成し、そのＳＯＧ膜上に、
バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を２０
０ｎｍ以上の厚さで形成したので、ＳＯＧ膜から上層側
へ向かうＳＯＧ膜中の水分をブロックすることができ
る。
【００１３】また、半導体基板上にＳＯＧ膜を形成し、
そのＳＯＧ膜の上層及び下層に、バイアスＥＣＲプラズ
マ−ＣＶＤ法による酸化膜を２００ｎｍ以上の厚さで更
に形成したので、ＳＯＧ膜から上層側及び下層側へ向か
うＳＯＧ膜中の水分をブロックすることができる。ま
た、半導体基板上にＰＳＧ膜を形成し、このＰＳＧ膜上
に、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成したので、ＰＳＧ膜から上
層側へ向かうＳＯＧ膜中の水分をブロックすることがで
きる。
そのＳＯＧ膜の上層及び下層に、バイアスＥＣＲプラズ
マ−ＣＶＤ法による酸化膜を２００ｎｍ以上の厚さで更
に形成したので、ＳＯＧ膜から上層側及び下層側へ向か
うＳＯＧ膜中の水分をブロックすることができる。ま
た、半導体基板上にＰＳＧ膜を形成し、このＰＳＧ膜上
に、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成したので、ＰＳＧ膜から上
層側へ向かうＳＯＧ膜中の水分をブロックすることがで
きる。
【００１４】また、半導体基板上にＰＳＧ膜を形成し、
このＰＳＧ膜の上層及び下層に、バイアスＥＣＲプラズ
マ−ＣＶＤ法による酸化膜を２００ｎｍ以上の厚さで形
成したので、ＰＳＧ膜から上層側及び下層側へ向かうＰ
ＳＧ膜中の水分をブロックすることができる。また、半
導体基板上にＢＰＳＧ膜を形成し、このＢＰＳＧ膜上
に、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成したので、ＢＰＳＧ膜から
上層側へ向かうＢＳＯＧ膜中の水分をブロックすること
ができる。
このＰＳＧ膜の上層及び下層に、バイアスＥＣＲプラズ
マ−ＣＶＤ法による酸化膜を２００ｎｍ以上の厚さで形
成したので、ＰＳＧ膜から上層側及び下層側へ向かうＰ
ＳＧ膜中の水分をブロックすることができる。また、半
導体基板上にＢＰＳＧ膜を形成し、このＢＰＳＧ膜上
に、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成したので、ＢＰＳＧ膜から
上層側へ向かうＢＳＯＧ膜中の水分をブロックすること
ができる。
【００１５】また、半導体基板上にＢＰＳＧ膜を形成
し、このＢＰＳＧ膜の上層及び下層に層間絶縁膜とし
て、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成したので、ＢＰＳＧ膜から
上層側及び下層側へ向かうＢＰＳＧ膜中の水分をブロッ
クすることができる。
し、このＢＰＳＧ膜の上層及び下層に層間絶縁膜とし
て、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成したので、ＢＰＳＧ膜から
上層側及び下層側へ向かうＢＰＳＧ膜中の水分をブロッ
クすることができる。
【００１６】
【実施例】本発明の第１の実施例による半導体装置の製
造方法を図１〜図４を用いて説明する。なお、図１〜図
３は本実施例による半導体装置の製造方法を示す工程
図、及び図４はバイアスＥＣＲプラズマ−ＣＶＤ装置の
構造を示す断面図である。本実施例の半導体装置は、バ
イアスＥＣＲプラズマ（Ｅｌｅｃｔｒｏｎ ｃｙｃｌｏ
ｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）−ＣＶＤ法による酸化
膜（以下、ＥＣＲ−ＳｉＯという）とＳＯＧ膜とを用い
て平坦化したＡｌ多層配線構造を有するものである。
造方法を図１〜図４を用いて説明する。なお、図１〜図
３は本実施例による半導体装置の製造方法を示す工程
図、及び図４はバイアスＥＣＲプラズマ−ＣＶＤ装置の
構造を示す断面図である。本実施例の半導体装置は、バ
イアスＥＣＲプラズマ（Ｅｌｅｃｔｒｏｎ ｃｙｃｌｏ
ｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）−ＣＶＤ法による酸化
膜（以下、ＥＣＲ−ＳｉＯという）とＳＯＧ膜とを用い
て平坦化したＡｌ多層配線構造を有するものである。
【００１７】その製造方法は、図１（ａ）に示すよう
に、まず、シリコン基板１表面上の素子分離領域にフィ
ールド酸化膜２をＬＯＣＯＳ法により形成し、さらに図
示しない素子形成領域において、ゲート酸化膜を介して
ゲート電極を形成すると共にソース／ドレインを形成し
た後、その状態のウェーハ全面にＣＶＤによる酸化膜３
とＢＰＳＧ膜４とを順次成膜する。
に、まず、シリコン基板１表面上の素子分離領域にフィ
ールド酸化膜２をＬＯＣＯＳ法により形成し、さらに図
示しない素子形成領域において、ゲート酸化膜を介して
ゲート電極を形成すると共にソース／ドレインを形成し
た後、その状態のウェーハ全面にＣＶＤによる酸化膜３
とＢＰＳＧ膜４とを順次成膜する。
【００１８】次いで、ＢＰＳＧ膜４の全表面上にＡｌを
蒸着して、リソグラフィ技術を用いてＡｌ配線層５（膜
厚５００ｎｍ）をパターン形成し（図１（ｂ））、さら
にその状態のウェーハ全面にＥＣＲ−ＳｉＯ膜６を２０
０ｎｍ以上の厚さで形成する（図２（ｃ））。ここで、
バイアスＥＣＲプラズマ−ＣＶＤ法は、マイクロ波と磁
場の相互作用による電子サイクロトロン共鳴を利用して
プラズマを発生させるプラズマＣＶＤの一種であり、水
分のブロック効果が優れ、また１５０℃程度の低温で高
速成膜が可能であるといった特徴を有している。
蒸着して、リソグラフィ技術を用いてＡｌ配線層５（膜
厚５００ｎｍ）をパターン形成し（図１（ｂ））、さら
にその状態のウェーハ全面にＥＣＲ−ＳｉＯ膜６を２０
０ｎｍ以上の厚さで形成する（図２（ｃ））。ここで、
バイアスＥＣＲプラズマ−ＣＶＤ法は、マイクロ波と磁
場の相互作用による電子サイクロトロン共鳴を利用して
プラズマを発生させるプラズマＣＶＤの一種であり、水
分のブロック効果が優れ、また１５０℃程度の低温で高
速成膜が可能であるといった特徴を有している。
【００１９】ＥＣＲ−ＳｉＯ膜６は、図４に示すバイア
スＥＣＲプラズマ−ＣＶＤ装置により次のようにして形
成される。図４において、周波数２．４５ＧＨｚのマイ
クロ波（例えば３００Ｗ）は、矩形導波管２１から合成
石英窓２２を通して真空のプラズマ生成室２３に導かれ
る。プラズマ生成室２３の周囲には磁気コイル２４（例
えば１８０Ａ）が配置され、この磁気コイル２４によっ
てＥＣＲ条件（電子サイクロトロン共鳴）を満たす磁界
が形成されると共に、プラズマ生成室２３から成長室２
５へプラズマを引き出すための発散磁界が形成される。
スＥＣＲプラズマ−ＣＶＤ装置により次のようにして形
成される。図４において、周波数２．４５ＧＨｚのマイ
クロ波（例えば３００Ｗ）は、矩形導波管２１から合成
石英窓２２を通して真空のプラズマ生成室２３に導かれ
る。プラズマ生成室２３の周囲には磁気コイル２４（例
えば１８０Ａ）が配置され、この磁気コイル２４によっ
てＥＣＲ条件（電子サイクロトロン共鳴）を満たす磁界
が形成されると共に、プラズマ生成室２３から成長室２
５へプラズマを引き出すための発散磁界が形成される。
【００２０】本実施例のＥＣＲ−ＳｉＯ膜６を形成する
ウェーハ１は、プラズマ生成室２３の出口２６から所定
の距離を置いて成長室２５内に設けられたウエハ保持具
２７にプラズマ流と直交するように搭載されている。Ｅ
ＣＲ−ＳｉＯ膜６の成膜では、プラズマ生成室２３へガ
ス導入管２８を通してＯ2 （酸素）ガス（例えば３６ｃ
ｃ／ｍｉｎ）とＮ2 （窒素）ガス（例えば３．６ｃｃ／
ｍｉｎ）が導入される。さらに、反応ガス導入管２９を
通して反応ガスとしてのＳｉＨ4 （モノシラン）が、例
えば３０ｃｃ／ｍｉｎでプラズマ生成室２３の出口２６
付近の成長室２５へ導入される。その結果、ＳｉＨ
4 は、発散磁界により引き出されたＯ2 プラズマ流によ
り分解されてウエーハ１上へ堆積される。
ウェーハ１は、プラズマ生成室２３の出口２６から所定
の距離を置いて成長室２５内に設けられたウエハ保持具
２７にプラズマ流と直交するように搭載されている。Ｅ
ＣＲ−ＳｉＯ膜６の成膜では、プラズマ生成室２３へガ
ス導入管２８を通してＯ2 （酸素）ガス（例えば３６ｃ
ｃ／ｍｉｎ）とＮ2 （窒素）ガス（例えば３．６ｃｃ／
ｍｉｎ）が導入される。さらに、反応ガス導入管２９を
通して反応ガスとしてのＳｉＨ4 （モノシラン）が、例
えば３０ｃｃ／ｍｉｎでプラズマ生成室２３の出口２６
付近の成長室２５へ導入される。その結果、ＳｉＨ
4 は、発散磁界により引き出されたＯ2 プラズマ流によ
り分解されてウエーハ１上へ堆積される。
【００２１】なお、ウェーハ保持具２７には、ＲＦ電源
（１３ＭＨｚ）３０より電力９００Ｗの正電圧が印加さ
れ、また、排気口３１より成長室２５内のガスを排気す
ると同時に減圧している。このようにして、Ａｌ配線層
５（１層目）の形成されたウェーハ表面にＥＣＲ−Ｓｉ
Ｏ膜６を２００ｎｍ以上の厚さで成長させた後に、ウェ
ーハ全面にＳＯＧ膜７（膜厚５００ｎｍ）を成膜し、そ
のＳＯＧ膜７をＡｌ配線層５上のＥＣＲ−ＳｉＯ膜６の
表面が露出する程度にエッチングして平坦化する（図２
の（ｄ））。
（１３ＭＨｚ）３０より電力９００Ｗの正電圧が印加さ
れ、また、排気口３１より成長室２５内のガスを排気す
ると同時に減圧している。このようにして、Ａｌ配線層
５（１層目）の形成されたウェーハ表面にＥＣＲ−Ｓｉ
Ｏ膜６を２００ｎｍ以上の厚さで成長させた後に、ウェ
ーハ全面にＳＯＧ膜７（膜厚５００ｎｍ）を成膜し、そ
のＳＯＧ膜７をＡｌ配線層５上のＥＣＲ−ＳｉＯ膜６の
表面が露出する程度にエッチングして平坦化する（図２
の（ｄ））。
【００２２】このＳＯＧ膜７の成膜は、まず、ケイ素化
合物にＰ（リン），Ｂ（ボロン），Ａｓ（ヒ素）等の添
加剤を加え、これを有機溶剤に溶解してＳＯＧ溶液を作
製する。そして、このＳＯＧ溶液をスピンナーを用いて
回転塗布した後、熱処理を施し、溶剤の蒸発及び脱水重
合反応を進行させ、ＳＯＧ膜７として無機質のＳｉＯ 2
膜を形成する。
合物にＰ（リン），Ｂ（ボロン），Ａｓ（ヒ素）等の添
加剤を加え、これを有機溶剤に溶解してＳＯＧ溶液を作
製する。そして、このＳＯＧ溶液をスピンナーを用いて
回転塗布した後、熱処理を施し、溶剤の蒸発及び脱水重
合反応を進行させ、ＳＯＧ膜７として無機質のＳｉＯ 2
膜を形成する。
【００２３】その後、ＳＯＧ膜７によって平坦化された
ウェーハ全面に、前述したと同様の成膜条件でＥＣＲ−
ＳｉＯ膜８を２００ｎｍ以上の厚さで成膜する（図３
（ｅ））。さらに、このＥＣＲ−ＳｉＯ膜８表面上全面
にＡｌを蒸着し、リソグラフィ技術によって前記Ａｌ配
線層５と直交する方向にＡｌ配線層９（２層目）をパタ
ーン形成した後、Ａｌ配線層９が形成されたウェーハ上
に常圧ＣＶＤ法によるＰＳＧ膜１０と、容量結合型プラ
ズマＣＶＤ法による窒化膜（以下、Ｐ−ＳｉＮ膜とい
う）１１とを順次成膜する（図３（ｆ））。
ウェーハ全面に、前述したと同様の成膜条件でＥＣＲ−
ＳｉＯ膜８を２００ｎｍ以上の厚さで成膜する（図３
（ｅ））。さらに、このＥＣＲ−ＳｉＯ膜８表面上全面
にＡｌを蒸着し、リソグラフィ技術によって前記Ａｌ配
線層５と直交する方向にＡｌ配線層９（２層目）をパタ
ーン形成した後、Ａｌ配線層９が形成されたウェーハ上
に常圧ＣＶＤ法によるＰＳＧ膜１０と、容量結合型プラ
ズマＣＶＤ法による窒化膜（以下、Ｐ−ＳｉＮ膜とい
う）１１とを順次成膜する（図３（ｆ））。
【００２４】このように本実施例によれば、Ｐ−ＳｉＯ
膜に比べて水分ブロック効果が大きいＥＣＲ−ＳｉＯ膜
６，８を、それぞれＳＯＧ膜７の下層及び上層に層間絶
縁膜として２００ｎｍ以上の厚さで形成するようにした
ので、ＳＯＧ膜７から上層側及び下層側へ向かうＳＯＧ
膜７中の水分（Ｈ2 Ｏ）を完全にブロックすることがで
きる。
膜に比べて水分ブロック効果が大きいＥＣＲ−ＳｉＯ膜
６，８を、それぞれＳＯＧ膜７の下層及び上層に層間絶
縁膜として２００ｎｍ以上の厚さで形成するようにした
ので、ＳＯＧ膜７から上層側及び下層側へ向かうＳＯＧ
膜７中の水分（Ｈ2 Ｏ）を完全にブロックすることがで
きる。
【００２５】この点について図５及び図６のグラフを用
いて具体的に説明する。図５は、温度に対するＰ−Ｓｉ
Ｏ膜又はＥＣＲ−ＳｉＯ膜の水分放出量の特性を示すＴ
ＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅ
ｃｔｏｓｃｏｐｙ）実験データのグラフである。このＴ
ＤＳ実験データを収集するためには、シリコン基板上に
ＳＯＧ膜（４００ｎｍ）を形成し、アニール（４５０
℃）後のＳＯＧ膜上にＰ−ＳｉＯ膜（１５０ｎｍ）又は
ＥＣＲ−ＳｉＯ膜（１５０ｎｍ）を形成して、それぞれ
Ｐ−ＳｉＯ試料及びＥＣＲ−ＳｉＯ試料を作製する。そ
して、これらの試料を真空容器内に設置し、加熱して試
料から出てくる水分の放出量を質量分析計を使用して分
析する。
いて具体的に説明する。図５は、温度に対するＰ−Ｓｉ
Ｏ膜又はＥＣＲ−ＳｉＯ膜の水分放出量の特性を示すＴ
ＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅ
ｃｔｏｓｃｏｐｙ）実験データのグラフである。このＴ
ＤＳ実験データを収集するためには、シリコン基板上に
ＳＯＧ膜（４００ｎｍ）を形成し、アニール（４５０
℃）後のＳＯＧ膜上にＰ−ＳｉＯ膜（１５０ｎｍ）又は
ＥＣＲ−ＳｉＯ膜（１５０ｎｍ）を形成して、それぞれ
Ｐ−ＳｉＯ試料及びＥＣＲ−ＳｉＯ試料を作製する。そ
して、これらの試料を真空容器内に設置し、加熱して試
料から出てくる水分の放出量を質量分析計を使用して分
析する。
【００２６】この図５から明らかなように、ＥＣＲ−Ｓ
ｉＯ試料の方がＰ−ＳｉＯ試料よりも４００℃以下での
水分をブロックする効果が大きい。また、図６は、ＥＣ
Ｒ−ＳｉＯ膜の膜厚に対する水分放出量の特性を示すＴ
ＤＳ実験データのグラフである。このＴＤＳ実験データ
を収集するためには、ＥＣＲ−ＳｉＯ試料におけるＥＣ
Ｒ−ＳｉＯ膜の膜厚を例えば５０ｎｍ、１００ｎｍ、１
５０ｎｍ、２００ｎｍ、３００ｎｍと変化させて形成
し、この各ＥＣＲ−ＳｉＯ試料を順次、真空容器内に設
置し、加熱して試料から出てくる水分の放出量を質量分
析計を使用して分析する。
ｉＯ試料の方がＰ−ＳｉＯ試料よりも４００℃以下での
水分をブロックする効果が大きい。また、図６は、ＥＣ
Ｒ−ＳｉＯ膜の膜厚に対する水分放出量の特性を示すＴ
ＤＳ実験データのグラフである。このＴＤＳ実験データ
を収集するためには、ＥＣＲ−ＳｉＯ試料におけるＥＣ
Ｒ−ＳｉＯ膜の膜厚を例えば５０ｎｍ、１００ｎｍ、１
５０ｎｍ、２００ｎｍ、３００ｎｍと変化させて形成
し、この各ＥＣＲ−ＳｉＯ試料を順次、真空容器内に設
置し、加熱して試料から出てくる水分の放出量を質量分
析計を使用して分析する。
【００２７】この図６から明らかなように、ＥＣＲ−Ｓ
ｉＯ膜の膜厚が２００ｎｍ以上になると、ＳＯＧ膜から
の水分が完全にブロックされるようになる。従って、本
実施例では、ＥＣＲ−ＳｉＯ膜６，８により、ＳＯＧ膜
７からの水分を完全にブロックすることができるので、
Ａｌ配線層５，９へのコロージョン等の悪影響を回避す
ることができる。さらに、ＥＣＲ−ＳｉＯ膜６，８は、
１５０℃程度の低温で成膜することができるので、Ａｌ
配線層５でのヒロック発生を防止することが可能とな
る。これにより、多層配線構造におけるＡｌ配線の信頼
性が向上する。
ｉＯ膜の膜厚が２００ｎｍ以上になると、ＳＯＧ膜から
の水分が完全にブロックされるようになる。従って、本
実施例では、ＥＣＲ−ＳｉＯ膜６，８により、ＳＯＧ膜
７からの水分を完全にブロックすることができるので、
Ａｌ配線層５，９へのコロージョン等の悪影響を回避す
ることができる。さらに、ＥＣＲ−ＳｉＯ膜６，８は、
１５０℃程度の低温で成膜することができるので、Ａｌ
配線層５でのヒロック発生を防止することが可能とな
る。これにより、多層配線構造におけるＡｌ配線の信頼
性が向上する。
【００２８】本発明の第２の実施例による半導体装置の
製造方法を図７及び図８を用いて説明する。なお、上記
第１の実施例と共通する要素には同一の符号を付して、
説明を簡略化する。本実施例の半導体装置は、ＢＰＳＧ
膜上にＥＣＲ−ＳｉＯ膜を用いたＡｌ多層配線構造を有
するものである。その製造方法において上記実施例と特
に異なる点は、シリコン基板１表面上のフィールド酸化
膜２上にＣＶＤ酸化膜３及びＢＰＳＧ膜４を成膜した後
に（図７（ａ））、そのＢＰＳＧ膜４表面上にＥＣＲ−
ＳｉＯ膜４ａを上記第１の実施例と同様の成膜条件下で
２００ｎｍ以上の厚さに形成した（図７（ｂ））点であ
る。
製造方法を図７及び図８を用いて説明する。なお、上記
第１の実施例と共通する要素には同一の符号を付して、
説明を簡略化する。本実施例の半導体装置は、ＢＰＳＧ
膜上にＥＣＲ−ＳｉＯ膜を用いたＡｌ多層配線構造を有
するものである。その製造方法において上記実施例と特
に異なる点は、シリコン基板１表面上のフィールド酸化
膜２上にＣＶＤ酸化膜３及びＢＰＳＧ膜４を成膜した後
に（図７（ａ））、そのＢＰＳＧ膜４表面上にＥＣＲ−
ＳｉＯ膜４ａを上記第１の実施例と同様の成膜条件下で
２００ｎｍ以上の厚さに形成した（図７（ｂ））点であ
る。
【００２９】さらに、ＥＣＲ−ＳｉＯ膜４ａ上にＡｌ配
線層５をパターン形成した後、上記実施例のＥＣＲ−Ｓ
ｉＯ膜６に代えてＰ−ＳｉＯ膜６ａを形成し、ＳＯＧ膜
７により平坦化した後、その表面上にＥＣＲ−ＳｉＯ膜
８に代えてＰ−ＳｉＯ膜８ａを成膜する（図８
（ｃ））。そして、Ｐ−ＳｉＯ膜８ａ上に上記実施例と
同様にして、Ａｌ配線層９、ＰＳＧ膜１０及びＰ−Ｓｉ
Ｎ膜１１を順次形成する（図８（ｄ））。
線層５をパターン形成した後、上記実施例のＥＣＲ−Ｓ
ｉＯ膜６に代えてＰ−ＳｉＯ膜６ａを形成し、ＳＯＧ膜
７により平坦化した後、その表面上にＥＣＲ−ＳｉＯ膜
８に代えてＰ−ＳｉＯ膜８ａを成膜する（図８
（ｃ））。そして、Ｐ−ＳｉＯ膜８ａ上に上記実施例と
同様にして、Ａｌ配線層９、ＰＳＧ膜１０及びＰ−Ｓｉ
Ｎ膜１１を順次形成する（図８（ｄ））。
【００３０】本実施例では、ＢＰＳＧ膜４上にＥＣＲ−
ＳｉＯ膜４ａを設けたことにより、ＢＰＳＧ膜４中の水
分が上層のＡｌ配線層５，９へ脱ガスするのをブロック
することができる。さらに上記実施例同様にＡｌ配線層
５のヒロックも防止することができる。本発明の上記実
施例に限らず種々の変形が可能である。
ＳｉＯ膜４ａを設けたことにより、ＢＰＳＧ膜４中の水
分が上層のＡｌ配線層５，９へ脱ガスするのをブロック
することができる。さらに上記実施例同様にＡｌ配線層
５のヒロックも防止することができる。本発明の上記実
施例に限らず種々の変形が可能である。
【００３１】例えば、上記第１の実施例では、ＳＯＧ膜
の上層及び下層に層間絶縁膜として、ＥＣＲ−ＳｉＯ膜
を２００ｎｍ以上の厚さで形成したが、ＳＯＧ膜の上層
のみにＥＣＲ−ＳｉＯ膜を２００ｎｍ以上の厚さで形成
してもよい。また、ＳＯＧ膜の代わりにＰＳＧ膜を用い
た場合に、ＰＳＧ膜の上層及び下層に層間絶縁膜とし
て、ＥＣＲ−ＳｉＯ膜を２００ｎｍ以上の厚さで形成し
てもよいし、ＰＳＧ膜の上層のみにＥＣＲ−ＳｉＯ膜を
２００ｎｍ以上の厚さで形成してもよい。
の上層及び下層に層間絶縁膜として、ＥＣＲ−ＳｉＯ膜
を２００ｎｍ以上の厚さで形成したが、ＳＯＧ膜の上層
のみにＥＣＲ−ＳｉＯ膜を２００ｎｍ以上の厚さで形成
してもよい。また、ＳＯＧ膜の代わりにＰＳＧ膜を用い
た場合に、ＰＳＧ膜の上層及び下層に層間絶縁膜とし
て、ＥＣＲ−ＳｉＯ膜を２００ｎｍ以上の厚さで形成し
てもよいし、ＰＳＧ膜の上層のみにＥＣＲ−ＳｉＯ膜を
２００ｎｍ以上の厚さで形成してもよい。
【００３２】また、上記第２の実施例では、ＢＰＳＧ膜
上に層間絶縁膜として、ＥＣＲ−ＳｉＯ膜を形成した
が、ＢＰＳＧ膜の上層及び下層にＥＣＲ−ＳｉＯ膜を２
００ｎｍ以上の厚さで形成してもよい。
上に層間絶縁膜として、ＥＣＲ−ＳｉＯ膜を形成した
が、ＢＰＳＧ膜の上層及び下層にＥＣＲ−ＳｉＯ膜を２
００ｎｍ以上の厚さで形成してもよい。
【００３３】
【発明の効果】以上の通り、本発明によれば、半導体基
板上にＳＯＧ膜を形成し、そのＳＯＧ膜上に、バイアス
ＥＣＲプラズマ−ＣＶＤ法による酸化膜を２００ｎｍ以
上の厚さで形成したので、ＳＯＧ膜から上層側へ向かう
ＳＯＧ膜中の水分をブロックすることができる。
板上にＳＯＧ膜を形成し、そのＳＯＧ膜上に、バイアス
ＥＣＲプラズマ−ＣＶＤ法による酸化膜を２００ｎｍ以
上の厚さで形成したので、ＳＯＧ膜から上層側へ向かう
ＳＯＧ膜中の水分をブロックすることができる。
【００３４】また、半導体基板上にＳＯＧ膜を形成し、
そのＳＯＧ膜の上層及び下層に、バイアスＥＣＲプラズ
マ−ＣＶＤ法による酸化膜を２００ｎｍ以上の厚さで更
に形成したので、ＳＯＧ膜から上層側及び下層側へ向か
うＳＯＧ膜中の水分をブロックすることができる。ま
た、半導体基板上にＰＳＧ膜を形成し、このＰＳＧ膜上
に、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成したので、ＰＳＧ膜から上
層側へ向かうＳＯＧ膜中の水分をブロックすることがで
きる。
そのＳＯＧ膜の上層及び下層に、バイアスＥＣＲプラズ
マ−ＣＶＤ法による酸化膜を２００ｎｍ以上の厚さで更
に形成したので、ＳＯＧ膜から上層側及び下層側へ向か
うＳＯＧ膜中の水分をブロックすることができる。ま
た、半導体基板上にＰＳＧ膜を形成し、このＰＳＧ膜上
に、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成したので、ＰＳＧ膜から上
層側へ向かうＳＯＧ膜中の水分をブロックすることがで
きる。
【００３５】また、半導体基板上にＰＳＧ膜を形成し、
このＰＳＧ膜の上層及び下層に、バイアスＥＣＲプラズ
マ−ＣＶＤ法による酸化膜を２００ｎｍ以上の厚さで形
成したので、ＰＳＧ膜から上層側及び下層側へ向かうＰ
ＳＧ膜中の水分をブロックすることができる。また、半
導体基板上にＢＰＳＧ膜を形成し、このＢＰＳＧ膜上
に、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成したので、ＢＰＳＧ膜から
上層側へ向かうＢＰＳＧ膜中の水分をブロックすること
ができる。
このＰＳＧ膜の上層及び下層に、バイアスＥＣＲプラズ
マ−ＣＶＤ法による酸化膜を２００ｎｍ以上の厚さで形
成したので、ＰＳＧ膜から上層側及び下層側へ向かうＰ
ＳＧ膜中の水分をブロックすることができる。また、半
導体基板上にＢＰＳＧ膜を形成し、このＢＰＳＧ膜上
に、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成したので、ＢＰＳＧ膜から
上層側へ向かうＢＰＳＧ膜中の水分をブロックすること
ができる。
【００３６】また、半導体基板上にＢＰＳＧ膜を形成
し、このＢＰＳＧ膜の上層及び下層に層間絶縁膜とし
て、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成したので、ＢＰＳＧ膜から
上層側及び下層側へ向かうＢＰＳＧ膜中の水分をブロッ
クすることができる。
し、このＢＰＳＧ膜の上層及び下層に層間絶縁膜とし
て、バイアスＥＣＲプラズマ−ＣＶＤ法による酸化膜を
２００ｎｍ以上の厚さで形成したので、ＢＰＳＧ膜から
上層側及び下層側へ向かうＢＰＳＧ膜中の水分をブロッ
クすることができる。
【図１】本発明の第１の実施例による半導体装置の製造
方法を示す工程図（その１）である。
方法を示す工程図（その１）である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を示す工程図（その２）である。
方法を示す工程図（その２）である。
【図３】本発明の第１の実施例による半導体装置の製造
方法を示す工程図（その３）である。
方法を示す工程図（その３）である。
【図４】バイアスＥＣＲプラズマ−ＣＶＤ装置の構造を
示す断面図である。
示す断面図である。
【図５】温度に対するＰ−ＳｉＯ膜又はＥＣＲ−ＳｉＯ
膜の水分放出量の特性を示すＴＤＳ実験データのグラフ
である。
膜の水分放出量の特性を示すＴＤＳ実験データのグラフ
である。
【図６】ＥＣＲ−ＳｉＯ膜の膜厚に対する水分放出量の
特性を示すＴＤＳ実験データのグラフである。
特性を示すＴＤＳ実験データのグラフである。
【図７】本発明の第２の実施例による半導体装置の製造
方法を示す工程図（その１）である。
方法を示す工程図（その１）である。
【図８】本発明の第２の実施例による半導体装置の製造
方法を示す工程図（その２）である。
方法を示す工程図（その２）である。
【図９】従来の半導体装置の断面図である。
１…シリコン基板 ２…フィールド酸化膜 ３…酸化膜 ４…ＢＰＳＧ膜 ４ａ…ＥＣＲ−ＳｉＯ膜 ５…Ａｌ配線層 ６…ＥＣＲ−ＳｉＯ膜 ６ａ…Ｐ−ＳｉＯ膜 ７…ＳＯＧ膜 ８…ＥＣＲ−ＳｉＯ膜 ８ａ…Ｐ−ＳｉＯ膜 ９…Ａｌ配線層 １０…ＰＳＧ膜 １１…Ｐ−ＳｉＮ膜 ２１…矩形導波管 ２２…合成石英窓 ２３…プラズマ生成室 ２４…磁気コイル ２５…成長室 ２６…プラズマ生成室２３の出口 ２７…ウエハ保持具 ２８…ガス導入管 ２９…反応ガス導入管 ３０…ＲＦ電源 ３１…排気口
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥田 章二 愛知県春日井高蔵寺町２丁目1844番２ 富 士通ヴィエルエスアイ株式会社内 (72)発明者 綿谷 宏文 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 大平 請一郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (6)
- 【請求項１】 半導体基板上にＳＯＧ膜を形成する工程
と、 前記ＳＯＧ膜の上層に、バイアスＥＣＲプラズマ−ＣＶ
Ｄ法による酸化膜を２００ｎｍ以上の厚さで形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記ＳＯＧ膜の下層に、バイアスＥＣＲプラズマ−ＣＶ
Ｄ法による酸化膜を２００ｎｍ以上の厚さで形成する工
程を更に有することを特徴とする半導体装置の製造方
法。 - 【請求項３】 半導体基板上にＰＳＧ膜を形成する工程
と、 前記ＰＳＧ膜の上層に、バイアスＥＣＲプラズマ−ＣＶ
Ｄ法による酸化膜を２００ｎｍ以上の厚さで形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記ＰＳＧ膜の下層に、バイアスＥＣＲプラズマ−ＣＶ
Ｄ法による酸化膜を２００ｎｍ以上の厚さで形成する工
程を更に有することを特徴とする半導体装置の製造方
法。 - 【請求項５】 半導体基板上にＢＰＳＧ膜を形成する工
程と、 前記ＢＰＳＧ膜の上層に、バイアスＥＣＲプラズマ−Ｃ
ＶＤ法による酸化膜を２００ｎｍ以上の厚さで形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記ＢＰＳＧ膜の下層に、バイアスＥＣＲプラズマ−Ｃ
ＶＤ法による酸化膜を２００ｎｍ以上の厚さで形成する
工程を更に有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4946694A JPH07263547A (ja) | 1994-03-18 | 1994-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4946694A JPH07263547A (ja) | 1994-03-18 | 1994-03-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263547A true JPH07263547A (ja) | 1995-10-13 |
Family
ID=12831922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4946694A Withdrawn JPH07263547A (ja) | 1994-03-18 | 1994-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263547A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6187662B1 (en) | 1998-01-19 | 2001-02-13 | Nec Corporation | Semiconductor device with low permittivity interlayer insulating film and method of manufacturing the same |
| US9299772B2 (en) | 2014-06-05 | 2016-03-29 | Renesas Electronics Corporation | Semiconductor device |
| US9437734B2 (en) | 2010-08-11 | 2016-09-06 | Lapis Semiconductor Co., Ltd. | Semiconductor device with protective films and manufacturing method thereof |
-
1994
- 1994-03-18 JP JP4946694A patent/JPH07263547A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6187662B1 (en) | 1998-01-19 | 2001-02-13 | Nec Corporation | Semiconductor device with low permittivity interlayer insulating film and method of manufacturing the same |
| US9437734B2 (en) | 2010-08-11 | 2016-09-06 | Lapis Semiconductor Co., Ltd. | Semiconductor device with protective films and manufacturing method thereof |
| US9299772B2 (en) | 2014-06-05 | 2016-03-29 | Renesas Electronics Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |