JPH07249598A - 張り合わせ半導体ウェーハの製造方法および張り合わせ用半導体ウェーハ - Google Patents
張り合わせ半導体ウェーハの製造方法および張り合わせ用半導体ウェーハInfo
- Publication number
- JPH07249598A JPH07249598A JP6907794A JP6907794A JPH07249598A JP H07249598 A JPH07249598 A JP H07249598A JP 6907794 A JP6907794 A JP 6907794A JP 6907794 A JP6907794 A JP 6907794A JP H07249598 A JPH07249598 A JP H07249598A
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- Japan
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- semiconductor wafer
- bonding
- value
- surface roughness
- bonded
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Abstract
(57)【要約】
【目的】 張り合わせ半導体ウェーハの製造において、
不良品の発生率を低減する。 【構成】 張り合わせ用の半導体ウェーハの表面粗さを
Ｒａ値で１ｎｍ以下とする。または、Ｐｅｅｋ−Ｖａｌ
ｅｙ値で３０ｎｍ以下とする。ＡＦＭ測定によりこの値
を決定する。この半導体ウェーハをその表面同士を重ね
合わせることにより張り合わせ、その後、所定の熱処理
を行う。ボイド発生率はこの表面粗さ値を境界として激
減した。適用対象である半導体ウェーハは、その表面に
ポリシリコン膜、酸化膜を被着してもよく、表面から不
純物を拡散し、または、イオン注入してもよい。さら
に、ポリシリコン膜は高温処理で被着しても、ＣＶＤ膜
でも、ＣＶＤ膜をオーバ研磨してもよい。
不良品の発生率を低減する。 【構成】 張り合わせ用の半導体ウェーハの表面粗さを
Ｒａ値で１ｎｍ以下とする。または、Ｐｅｅｋ−Ｖａｌ
ｅｙ値で３０ｎｍ以下とする。ＡＦＭ測定によりこの値
を決定する。この半導体ウェーハをその表面同士を重ね
合わせることにより張り合わせ、その後、所定の熱処理
を行う。ボイド発生率はこの表面粗さ値を境界として激
減した。適用対象である半導体ウェーハは、その表面に
ポリシリコン膜、酸化膜を被着してもよく、表面から不
純物を拡散し、または、イオン注入してもよい。さら
に、ポリシリコン膜は高温処理で被着しても、ＣＶＤ膜
でも、ＣＶＤ膜をオーバ研磨してもよい。
Description
【０００１】
【産業上の利用分野】本発明は張り合わせ半導体ウェー
ハの製造方法およびその張り合わせに用いて好適な張り
合わせ用半導体ウェーハ、詳しくはその張り合わせ用シ
リコンウェーハの表面の粗さの管理に関する。
ハの製造方法およびその張り合わせに用いて好適な張り
合わせ用半導体ウェーハ、詳しくはその張り合わせ用シ
リコンウェーハの表面の粗さの管理に関する。
【０００２】
【従来の技術】従来、シリコンウェーハの張り合わせ
は、その重ね合わせ面であるウェーハ表面を鏡面に研磨
して重ね合わせ、その後に熱処理（以下、接合熱処理）
を施すものであった。
は、その重ね合わせ面であるウェーハ表面を鏡面に研磨
して重ね合わせ、その後に熱処理（以下、接合熱処理）
を施すものであった。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな張り合わせ方法によれば、張り合わせ不良が高率で
発生していた。接合熱処理後の張り合わせウェーハの接
合面でのボイド発生を検査した場合、そのボイド発生率
が高かったのである。
うな張り合わせ方法によれば、張り合わせ不良が高率で
発生していた。接合熱処理後の張り合わせウェーハの接
合面でのボイド発生を検査した場合、そのボイド発生率
が高かったのである。
【０００４】そこで、本願発明者は、この原因を研究の
結果、以下の知見を得た。すなわち、張り合わせ不良
は、張り合わせ用ウェーハの張り合わせ面の表面粗さに
大きく依存する。ウェーハ表面が平坦である程、張り合
わせを良好に行うことができる。ところが、従来の場合
のウェーハ表面の表面粗さの管理には問題があり、必ず
しも高平坦度を有するウェーハ同士を張り合わせてはい
なかったのである。従来は光学的な測定装置（例えばＷ
ＹＫＯ，ＴＯＰＯ−３Ｄ）によって各ウェーハの表面粗
さを測定、管理していた。この測定装置によれば、張り
合わせに使用したウェーハの表面粗さはＲａ値で０．２
〜０．３ｎｍ程度であった。ところが、現実には、この
ような値を示すウェーハにあっても張り合わせ不良が多
発していた。
結果、以下の知見を得た。すなわち、張り合わせ不良
は、張り合わせ用ウェーハの張り合わせ面の表面粗さに
大きく依存する。ウェーハ表面が平坦である程、張り合
わせを良好に行うことができる。ところが、従来の場合
のウェーハ表面の表面粗さの管理には問題があり、必ず
しも高平坦度を有するウェーハ同士を張り合わせてはい
なかったのである。従来は光学的な測定装置（例えばＷ
ＹＫＯ，ＴＯＰＯ−３Ｄ）によって各ウェーハの表面粗
さを測定、管理していた。この測定装置によれば、張り
合わせに使用したウェーハの表面粗さはＲａ値で０．２
〜０．３ｎｍ程度であった。ところが、現実には、この
ような値を示すウェーハにあっても張り合わせ不良が多
発していた。
【０００５】この点に着目して、本願発明者は、ウェー
ハの表面粗さをＡＦＭ（原子間力顕微鏡）により測定し
た結果、ＡＦＭ測定値はＷＹＫＯ測定値と異なることを
知見した。図３は各種研磨条件によるこれらの測定値の
相違を示している。そして、張り合わせ不良が生じるウ
ェーハは、図３に示す研磨４のウェーハであって、ＡＦ
Ｍ測定によれば表面粗さがＲａ値で１．０ｎｍを超えて
いる。
ハの表面粗さをＡＦＭ（原子間力顕微鏡）により測定し
た結果、ＡＦＭ測定値はＷＹＫＯ測定値と異なることを
知見した。図３は各種研磨条件によるこれらの測定値の
相違を示している。そして、張り合わせ不良が生じるウ
ェーハは、図３に示す研磨４のウェーハであって、ＡＦ
Ｍ測定によれば表面粗さがＲａ値で１．０ｎｍを超えて
いる。
【０００６】そこで、本発明は、高率で張り合わせを行
うことができる張り合わせ半導体ウェーハの製造方法を
得ることを、その目的としている。また、本発明は、そ
の張り合わせに用いて好適な半導体ウェーハを提供する
ことを、その目的としている。
うことができる張り合わせ半導体ウェーハの製造方法を
得ることを、その目的としている。また、本発明は、そ
の張り合わせに用いて好適な半導体ウェーハを提供する
ことを、その目的としている。
【０００７】
【課題を解決するための手段】請求項１に記載した発明
は、半導体ウェーハの表面を鏡面研磨し、この研磨面同
士を重ね合わせた後、熱処理を行うことにより張り合わ
せ半導体ウェーハを製造する張り合わせ半導体ウェーハ
の製造方法にあって、上記半導体ウェーハの表面粗さを
ＡＦＭ測定によるＲａ値で１ｎｍ以下とした張り合わせ
半導体ウェーハの製造方法である。
は、半導体ウェーハの表面を鏡面研磨し、この研磨面同
士を重ね合わせた後、熱処理を行うことにより張り合わ
せ半導体ウェーハを製造する張り合わせ半導体ウェーハ
の製造方法にあって、上記半導体ウェーハの表面粗さを
ＡＦＭ測定によるＲａ値で１ｎｍ以下とした張り合わせ
半導体ウェーハの製造方法である。
【０００８】請求項２に記載の発明は、半導体ウェーハ
の表面を鏡面研磨し、この研磨面同士を重ね合わせた
後、熱処理を行うことにより張り合わせ半導体ウェーハ
を製造する張り合わせ半導体ウェーハの製造方法にあっ
て、上記半導体ウェーハの表面粗さをＡＦＭ測定による
Ｐ−Ｖ（Ｐｅｅｋ ｔｏ Ｖａｌｌｅｙ）値で３０ｎｍ
以下とした張り合わせ半導体ウェーハの製造方法であ
る。
の表面を鏡面研磨し、この研磨面同士を重ね合わせた
後、熱処理を行うことにより張り合わせ半導体ウェーハ
を製造する張り合わせ半導体ウェーハの製造方法にあっ
て、上記半導体ウェーハの表面粗さをＡＦＭ測定による
Ｐ−Ｖ（Ｐｅｅｋ ｔｏ Ｖａｌｌｅｙ）値で３０ｎｍ
以下とした張り合わせ半導体ウェーハの製造方法であ
る。
【０００９】請求項３に記載した発明は、張り合わせ用
半導体ウェーハであって、その重ね合わせ面の表面粗さ
はＡＦＭ測定によるＲａ値で１ｎｍ以下である張り合わ
せ用半導体ウェーハである。
半導体ウェーハであって、その重ね合わせ面の表面粗さ
はＡＦＭ測定によるＲａ値で１ｎｍ以下である張り合わ
せ用半導体ウェーハである。
【００１０】請求項４に記載の発明は、張り合わせ用半
導体ウェーハであって、その重ね合わせ面の表面粗さは
ＡＦＭ測定によるＰ−Ｖ値で３０ｎｍ以下である張り合
わせ用半導体ウェーハである。
導体ウェーハであって、その重ね合わせ面の表面粗さは
ＡＦＭ測定によるＰ−Ｖ値で３０ｎｍ以下である張り合
わせ用半導体ウェーハである。
【００１１】請求項５に記載の発明は、上記張り合わせ
用半導体ウェーハの重ね合わせ面はポリシリコン膜で形
成した請求項３または請求項４のいずれかに記載した張
り合わせ用半導体ウェーハである。
用半導体ウェーハの重ね合わせ面はポリシリコン膜で形
成した請求項３または請求項４のいずれかに記載した張
り合わせ用半導体ウェーハである。
【００１２】請求項６に記載の発明は、上記張り合わせ
用半導体ウェーハの重ね合わせ面は酸化膜で形成した請
求項３または請求項４のいずれかに記載した張り合わせ
用半導体ウェーハである。
用半導体ウェーハの重ね合わせ面は酸化膜で形成した請
求項３または請求項４のいずれかに記載した張り合わせ
用半導体ウェーハである。
【００１３】請求項７に記載の発明は、上記張り合わせ
用半導体ウェーハの重ね合わせ面は不純物が導入された
請求項３または請求項４のいずれかに記載した張り合わ
せ用半導体ウェーハである。
用半導体ウェーハの重ね合わせ面は不純物が導入された
請求項３または請求項４のいずれかに記載した張り合わ
せ用半導体ウェーハである。
【００１４】
【作用】このような張り合わせ半導体ウェーハの製造方
法によれば、接合熱処理後の張り合わせ半導体ウェーハ
のボイド発生率が低く、良好な張り合わせ半導体ウェー
ハを高率で製造することができる。また、このように高
度に研磨された表面粗さを有する半導体ウェーハを用い
て張り合わせを行うと、その後の検査においてもボイド
発生率の低い良好な張り合わせ半導体ウェーハを得るこ
とができる。さらに、このように表面粗さを管理した半
導体ウェーハとしては、その表面にポリシリコン膜を被
着した半導体ウェーハ、酸化膜を被着したもの、表面か
ら不純物を拡散またはイオン注入したものについても適
用することができる。すなわち、ポリシリコン膜の表面
を所定の表面粗さに研磨することにより、良好な張り合
わせ半導体ウェーハを得ることができる。
法によれば、接合熱処理後の張り合わせ半導体ウェーハ
のボイド発生率が低く、良好な張り合わせ半導体ウェー
ハを高率で製造することができる。また、このように高
度に研磨された表面粗さを有する半導体ウェーハを用い
て張り合わせを行うと、その後の検査においてもボイド
発生率の低い良好な張り合わせ半導体ウェーハを得るこ
とができる。さらに、このように表面粗さを管理した半
導体ウェーハとしては、その表面にポリシリコン膜を被
着した半導体ウェーハ、酸化膜を被着したもの、表面か
ら不純物を拡散またはイオン注入したものについても適
用することができる。すなわち、ポリシリコン膜の表面
を所定の表面粗さに研磨することにより、良好な張り合
わせ半導体ウェーハを得ることができる。
【００１５】
【実施例】本発明の実施例を図面を参照して説明する。
図１および図２は実施例に係る表面粗さとボイド発生率
との関係を示すグラフである。横軸はＡＦＭ測定による
ウェーハの表面粗さ（Ｒａ値）、（Ｐ−Ｖ値）を示して
いる。縦軸は接合熱処理後の張り合わせウェーハの接合
界面に生じるボイドの発生率を示している。ボイドの発
生はＩＲ透過による観測で行っている。張り合わせ用の
ウェーハとしてはＰ（１００）、６インチＣＺウェーハ
を用いる。このウェーハは４軸研磨機等により所定表面
粗さにまで研磨し、ＳＣ１液での洗浄処理後、室温で所
定条件の下に張り合わせたものとする。また、接合熱処
理も通常条件（１１００℃，２時間）で行ったものであ
る。これらのグラフからわかるように、表面粗さをＲａ
値で１ｎｍ以下に、Ｐ−Ｖ値で３０ｎｍ以下にすると、
接合界面でのボイド発生率は低減される。なお、ＡＦＭ
測定は公知の装置を用いて行っている。また、適用対象
である半導体ウェーハとしては、その表面にポリシリコ
ン膜、または、酸化膜が被着されたものでもよく、表面
から不純物が拡散されまたはイオン注入されたウェーハ
であってもよい。さらに、ポリシリコン膜としては高温
処理で被着されたものであっても、ＣＶＤ膜でも、ＣＶ
Ｄ膜をオーバ研磨したものであってもよい。
図１および図２は実施例に係る表面粗さとボイド発生率
との関係を示すグラフである。横軸はＡＦＭ測定による
ウェーハの表面粗さ（Ｒａ値）、（Ｐ−Ｖ値）を示して
いる。縦軸は接合熱処理後の張り合わせウェーハの接合
界面に生じるボイドの発生率を示している。ボイドの発
生はＩＲ透過による観測で行っている。張り合わせ用の
ウェーハとしてはＰ（１００）、６インチＣＺウェーハ
を用いる。このウェーハは４軸研磨機等により所定表面
粗さにまで研磨し、ＳＣ１液での洗浄処理後、室温で所
定条件の下に張り合わせたものとする。また、接合熱処
理も通常条件（１１００℃，２時間）で行ったものであ
る。これらのグラフからわかるように、表面粗さをＲａ
値で１ｎｍ以下に、Ｐ−Ｖ値で３０ｎｍ以下にすると、
接合界面でのボイド発生率は低減される。なお、ＡＦＭ
測定は公知の装置を用いて行っている。また、適用対象
である半導体ウェーハとしては、その表面にポリシリコ
ン膜、または、酸化膜が被着されたものでもよく、表面
から不純物が拡散されまたはイオン注入されたウェーハ
であってもよい。さらに、ポリシリコン膜としては高温
処理で被着されたものであっても、ＣＶＤ膜でも、ＣＶ
Ｄ膜をオーバ研磨したものであってもよい。
【００１６】
【発明の効果】本発明方法によれば、良好な張り合わせ
半導体ウェーハを高率で得ることができる。また、本発
明に係る半導体ウェーハを用いることにより、張り合わ
せ半導体ウェーハの製造に際しての良品率を高めること
ができる。
半導体ウェーハを高率で得ることができる。また、本発
明に係る半導体ウェーハを用いることにより、張り合わ
せ半導体ウェーハの製造に際しての良品率を高めること
ができる。
【図１】本発明の一実施例に係る半導体ウェーハの表面
粗さ（Ｒａ値）とボイド発生率との関係を示すグラフで
ある。
粗さ（Ｒａ値）とボイド発生率との関係を示すグラフで
ある。
【図２】本発明の一実施例に係る半導体ウェーハの表面
粗さ（Ｐ−Ｖ値）とボイド発生率との関係を示すグラフ
である。
粗さ（Ｐ−Ｖ値）とボイド発生率との関係を示すグラフ
である。
【図３】従来の半導体ウェーハの加工条件によるＡＦＭ
測定、光学的測定による各表面粗さの関係を示すグラフ
である。
測定、光学的測定による各表面粗さの関係を示すグラフ
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大井 浩之 東京都千代田区岩本町３丁目８番16号 三 菱マテリアルシリコン株式会社内 (72)発明者 原田 均 東京都千代田区岩本町３丁目８番16号 三 菱マテリアルシリコン株式会社内 (72)発明者 菅原 誠 東京都千代田区岩本町３丁目８番16号 三 菱マテリアルシリコン株式会社内 (72)発明者 岡田 千鶴子 東京都千代田区岩本町３丁目８番16号 三 菱マテリアルシリコン株式会社内
Claims (7)
- 【請求項１】 半導体ウェーハの表面を鏡面研磨し、こ
の研磨面同士を重ね合わせた後、熱処理を行うことによ
り張り合わせ半導体ウェーハを製造する張り合わせ半導
体ウェーハの製造方法にあって、 上記半導体ウェーハの表面粗さをＡＦＭ（原子間力顕微
鏡）測定によるＲａ値で１ｎｍ以下としたことを特徴と
する張り合わせ半導体ウェーハの製造方法。 - 【請求項２】 半導体ウェーハの表面を鏡面研磨し、こ
の研磨面同士を重ね合わせた後、熱処理を行うことによ
り張り合わせ半導体ウェーハを製造する張り合わせ半導
体ウェーハの製造方法にあって、 上記半導体ウェーハの表面粗さをＡＦＭ測定によるＰ−
Ｖ値で３０ｎｍ以下としたことを特徴とする張り合わせ
半導体ウェーハの製造方法。 - 【請求項３】 張り合わせ用半導体ウェーハであって、
その重ね合わせ面の表面粗さはＡＦＭ測定によるＲａ値
で１ｎｍ以下であることを特徴とする張り合わせ用半導
体ウェーハ。 - 【請求項４】 張り合わせ用半導体ウェーハであって、
その重ね合わせ面の表面粗さはＡＦＭ測定によるＰ−Ｖ
値で３０ｎｍ以下であることを特徴とする張り合わせ用
半導体ウェーハ。 - 【請求項５】 上記張り合わせ用半導体ウェーハの重ね
合わせ面はポリシリコン膜で形成した請求項３または請
求項４のいずれかに記載した張り合わせ用半導体ウェー
ハ。 - 【請求項６】 上記張り合わせ用半導体ウェーハの重ね
合わせ面は酸化膜で形成した請求項３または請求項４の
いずれかに記載した張り合わせ用半導体ウェーハ。 - 【請求項７】 上記張り合わせ用半導体ウェーハの重ね
合わせ面は不純物が導入された請求項３または請求項４
のいずれかに記載した張り合わせ用半導体ウェーハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6907794A JPH07249598A (ja) | 1994-03-14 | 1994-03-14 | 張り合わせ半導体ウェーハの製造方法および張り合わせ用半導体ウェーハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6907794A JPH07249598A (ja) | 1994-03-14 | 1994-03-14 | 張り合わせ半導体ウェーハの製造方法および張り合わせ用半導体ウェーハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249598A true JPH07249598A (ja) | 1995-09-26 |
Family
ID=13392167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6907794A Pending JPH07249598A (ja) | 1994-03-14 | 1994-03-14 | 張り合わせ半導体ウェーハの製造方法および張り合わせ用半導体ウェーハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249598A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100275719B1 (ko) * | 1996-07-24 | 2001-01-15 | 윤종용 | 반도체장치의제조공정평가방법 |
-
1994
- 1994-03-14 JP JP6907794A patent/JPH07249598A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100275719B1 (ko) * | 1996-07-24 | 2001-01-15 | 윤종용 | 반도체장치의제조공정평가방법 |
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