JPH07248960A

JPH07248960A - メモリの高速アクセス方式

Info

Publication number: JPH07248960A
Application number: JP3941594A
Authority: JP
Inventors: Yukio Shibata; 幸雄柴田
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1994-03-10
Filing date: 1994-03-10
Publication date: 1995-09-26

Abstract

(57)【要約】（修正有）【目的】プロセッサの処理速度に比べアクセスタイム
が低速なメモリを使用したデータ処理装置において、よ
り高速にメモリにアクセスできるようにする。【構成】プロセッサ１０とメモリ３０との間には、ア
クセス管理部２０が設けられている。アドレス比較手段
２１はＣＰＵ要求アドレスとメモリアクセスアドレスと
を比較する。比較の結果、一致している場合には一定の
遅延時間後にデータラッチ信号を出力し、不一致の場合
には不一致信号を出力する。そして、プロセッサ１０の
処理速度とメモリ３０のアクセスタイムとの差に応じた
ウェイト時間と遅延時間とが経過した後にデータラッチ
信号を出力する。アドレス発生手段２２は、メモリアク
セスアドレスを格納しており、データラッチ信号を受け
取るとメモリアクセスアドレスをカウントアップし、不
一致信号を受け取るとメモリアクセスアドレスをＣＰＵ
要求アドレスに変更する。ウェイト発生手段２５は、一
定時間だけプロセッサ１０の処理を停止させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプロセッサのメモリの高
速アクセス方式に関し、特にプロセッサの処理速度に比
べアクセスタイムが低速なメモリを使用したデータ処理
装置におけるメモリの高速アクセス方式に関する。

【０００２】

【従来の技術】データ処理装置には、各種コンピュー
タ、数値制御装置、及びプログラマブルコントローラ等
がある。これらのデータ処理装置には、システムプログ
ラムを格納する読み取り専用メモリ（ＲＯＭ）や、デー
タの一時的な格納場所としてもちいられるランダムアク
セスメモリ（ＲＡＭ）が使用される。これらのメモリに
格納された命令をプロセッサが実行することにより、デ
ータ処理装置は様々な作業を行うことができる。

【０００３】ＲＯＭにはフラッシュメモリ、ＥＰＲＯ
Ｍ，ＥＥＰＲＯＭ，及びマスクロムがあり、ＲＡＭには
スタティックラム（ＳＲＡＭ）やダイナミックラム（Ｄ
ＲＡＭ）がある。

【０００４】プロセッサはこれらのメモリのアドレスを
指定し、そのメモリからデータを取り出すことができ
る。図７は従来のメモリアクセス方式によりアクセスし
た場合のタイムチャートである。図は読み取り時を示
す。クロック信号ＣＬＫは、パルス信号の立ち上がりか
ら次のパルス信号の立ち上がりまでを１周期とする。１
周期は８３ｎｓとする。そして、時間を１周期単位にＴ
41，Ｔ42，Ｔ43，Ｔ44とする。図において、信号名の上
に線の引かれた信号は、ローレベル時に信号の出力がオ
ンである。（以後、全ての図において同じ。）ＣＰＵ要求アドレスＡＤＤ４はプロセッサがメモリにア
クセスする際の、必要なデータのアドレスを示す信号で
ある。

【０００５】アドレスストローブ信号ＡＳ（ローレベル
時に信号オン）は、信号がオンのときにプロセッサから
のアドレスが確定したことを示す。メモリのアウトプッ
トイネーブル（ＯＥ）用信号ＲＤ（ローレベル時に信号
オン）は、リード命令であることを示す。

【０００６】メモリ出力データＤＡＴ４はメモリから出
力されているデータである。横線の入った部分はハイイ
ンピーダンスであり、データが出力されていない状態を
示す。斜線部分は無効データであり、出力されているデ
ータがまだ確定していない状態であることを示す。空白
の部分は有効データであり、出力されているデータが確
定していることを示す。

【０００７】まず、周期Ｔ41においてＣＬＫの立ち上が
り時刻ｔ40でＣＰＵ要求アドレスが出力され、時刻ｔ41
でＣＰＵ要求アドレスが確定し、ＡＳとＲＤの信号が出
力されるものとする。そして、時刻ｔ42でメモリ出力デ
ータはハイインピーダンスの状態から無効データに変わ
るものとする。

【０００８】時刻ｔ43でメモリ出力データが有効にな
る。そして、ＣＬＫの立ち下がり時刻ｔ44でメモリ出力
データはプロセッサに取り込まれるものとする。時刻ｔ
45でＡＳとＲＤの信号がオフになり、メモリ出力データ
はハイインピーダンスの状態になる。

【０００９】以上の周期Ｔ41，Ｔ42でメモリからデータ
が１語（整列化された語）分プロセッサに取り込まれ
る。この１語が何ビットであるかはプロセッサの仕様に
よって異なるが、通常は４ビット、８ビット、１６ビッ
ト、３２ビットまたは６４ビットである。以後周期Ｔ4
3，Ｔ44では、それぞれ周期Ｔ41，Ｔ42と同じ動作を繰
り返す。

【００１０】このようにして、プロセッサからのアクセ
ス要求があるかぎりＴ41，Ｔ42と同じ動作が繰り返し実
行される。

【００１１】

【発明が解決しようとする課題】しかし、ＲＡＭは７０
ｎｓ以下のアクセスタイムであるが、ＥＰＲＯＭ等のＲ
ＯＭは１部を除いて１００ｎｓ〜１５０ｎｓのアクセス
タイムである。そのため、ＲＡＭに対しては上記のよう
な高速のアクセスが可能であるが、ＲＯＭに対しては高
速のアクセスが出来ないと言う問題点がある。

【００１２】図７の例では、時刻ｔ41でアドレスアトロ
ーブ信号ＡＳが出力され、時刻ｔ43でデータが確定し時
刻ｔ４４で読み込んでいる。よって、クロック１．５周
期分以下の時間でデータを１語取り込んでいるが、これ
は、十分高速なメモリに対してのみ可能である。

【００１３】データを取り込む際には、データ転送の遅
延時間やデータのセットアップにも時間が必要である。
そのため、プロセッサのクロックが１２ＭHZ１周期（約
８３ｎｓ）の場合に、クロック１．５周期分以下の時間
でデータを一語取り込むには、アクセスタイム約８０ｎ
ｓ以下の高速なメモリを使う必要がある。しかし、ＲＯ
Ｍのアクセスタイムは上記のように低速であるため、デ
ータを１語取り込むまでに、クロック３周期分以上の時
間が必要である。取り込むべきデータを確定するまでの
間、プロセッサは何も実行せずに待っている。

【００１４】なお、アクセスタイムが高速なフラッシュ
メモリもあるが、このメモリは非常に高価である。ま
た、ＲＯＭのデータを一度ＲＡＭに移動し、プロセッサ
はＲＡＭからデータを読み込む方法もある。しかし、こ
の方法ではＲＯＭの容量と同じ容量のＲＡＭを、余分に
用意しなければならない。そのため、データ処理装置全
体として高価になってしまう。

【００１５】このようにプロセッサがＲＯＭにアクセス
するたびに、プロセッサの待ち時間が発生してしまう。
これでは、プロセッサの性能を十分に引き出すことが出
来ない。しかも、プロセッサの処理速度の高速化が進む
に従い、この待ち時間の問題は大きくなってきている。

【００１６】本発明はこのような点に鑑みてなされたも
のであり、特にプロセッサにデータが取り込まれる度
に、後続のデータに予めアクセスできるメモリの高速ア
クセス方式を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明では上記課題を解
決するために、プロセッサの処理速度に比べアクセスタ
イムが低速なメモリを使用したデータ処理装置における
メモリの高速アクセス方式において、前記プロセッサが
次のデータを要求する際に出力するＣＰＵ要求アドレス
が入力されると、前記ＣＰＵ要求アドレスと、前記メモ
リにアクセスする際のアクセス位置を示すメモリアクセ
スアドレスとを比較し、一致している場合には一定の遅
延時間後にデータラッチ信号を出力し、不一致の場合に
は不一致信号を出力するとともに、前記プロセッサの処
理速度と前記メモリのアクセスタイムとの差に応じたウ
ェイト時間、あるいはそれ以上の時間が経過した後にデ
ータラッチ信号を出力するアドレス比較手段と、前記メ
モリアクセスアドレスを格納しており、前記データラッ
チ信号を受け取ると前記メモリアクセスアドレスをカウ
ントアップし、前記不一致信号を受け取ると前記メモリ
アクセスアドレスを前記ＣＰＵ要求アドレスに変更する
アドレス発生手段と、前記メモリにアクセスをするため
の信号を制御し、前記メモリアクセスアドレスがカウン
トアップされるか、もしくは変更されたときに、前記メ
モリアクセスアドレスにアクセスを開始するアクセス制
御手段と、前記データラッチ信号を受け取ると、前記プ
ロセッサと前記メモリ間における転送データをラッチす
るデータラッチ手段と、前記不一致信号を受け取ると前
記ウェイト時間だけ前記プロセッサの処理を停止させる
ウェイト発生手段と、を有することを特徴とするメモリ
の高速アクセス方式を提供する。

【００１８】

【作用】アドレス比較手段は、プロセッサが次のデータ
を要求する際に出力するＣＰＵ要求アドレスが入力され
ると、ＣＰＵ要求アドレスと、メモリにアクセスする際
のアクセス位置を示すメモリアクセスアドレスとを比較
し、一致している場合には一定の遅延時間後にデータラ
ッチ信号を出力する。逆に、不一致の場合には不一致信
号を出力するとともに、プロセッサの処理速度とメモリ
のアクセスタイムとの差に応じたウェイト時間と遅延時
間とが経過した後にデータラッチ信号を出力する。

【００１９】アドレス発生手段は、メモリアクセスアド
レスを格納しており、データラッチ信号を受け取るとメ
モリアクセスアドレスをカウントアップする。また、ア
ドレス発生手段は、不一致信号を受け取るとメモリアク
セスアドレスをＣＰＵ要求アドレスに変更し、両方のア
ドレスが一致するようにする。

【００２０】アクセス制御手段は、メモリにアクセスを
するための信号を制御し、メモリアクセスアドレスがカ
ウントアップされるか、もしくは変更されたときに、メ
モリアクセスアドレスにアクセスする。

【００２１】データラッチ手段は、データラッチ信号を
受け取ると、プロセッサとメモリ間における転送データ
をラッチする。ウェイト発生手段は、不一致信号を受け
取るとウェイト時間だけプロセッサの処理を停止させ
る。

【００２２】これによって、データ確定までの時間が確
保できるので、プロセッサが必要とするデータをデータ
ラッチ手段にラッチすることができる。そして、プロセ
ッサはデータラッチ手段にラッチされているデータを実
行することができる。

【００２３】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の概略構成を示す図である。本発明
は大別して、プロセッサ１０と、アクセス管理部２０
と、メモリ３０とで構成されている。

【００２４】プロセッサ１０はデータの演算を行うとと
もに、アクセス管理部との間で、データの転送、各種制
御用信号の入出力を行っている。転送されるデータとし
ては、プロセッサが次のデータを要求する際に出力する
ＣＰＵ要求アドレスＡＤＤ１と、プロセッサが処理する
べきデータであるＣＰＵ側データＤＡＴ１とがある。Ｃ
ＰＵ要求アドレスＡＤＤ１は、アクセス管理部２０内の
アドレス比較手段２１とアドレス発生手段２２とに入力
される。ＣＰＵ側データＤＡＴ１は、アクセス管理部２
０内のデータラッチ手段２４との間で入出力するための
データである。

【００２５】プロセッサ１０が出力する制御用信号とし
ては、プロセッサ１０からのアドレスが確定したことを
示すアドレストローブ信号ＡＳと、メモリ３０からデー
タを取り出すことを示すメモリ読み出し信号ＲＤと、メ
モリ３０へデータを書き込むことを示すメモリ書き込み
信号ＷＲとがある。プロセッサ１０に入力される信号
は、プロセッサ１０に対する一時停止命令であるウェイ
ト信号ＷＡＩＴがある。プロセッサ１０にウェイト信号
ＷＡＩＴが入力されている間は、プロセッサ１０はデー
タの処理を停止する。上記の制御用信号は、出力がロー
レベルのときに信号はオン状態であるとする。

【００２６】アドレスストローブ信号ＡＳはアクセス管
理部２０内のアドレス比較手段２１に入力される。メモ
リ読み出し信号ＲＤとメモリ書き込み信号ＷＲとは、ア
クセス管理部２０内のアクセス制御手段２３に入力され
るとともに、データラッチ手段２４にも入力される。

【００２７】アクセス管理部２０において、アドレス比
較手段２１はアドレスストローブ信号ＡＳが入力される
と、ＣＰＵ要求アドレスＡＤＤ１がメモリ３０のアドレ
スであるか否かを判断する。メモリ３０のアドレスであ
れば、アドレス比較手段２１はアクセス制御手段２３に
対し、メモリ３０に対するアクセスを可能にするように
制御信号ＡＳ１を出力する。

【００２８】そして、アドレス比較手段２１は、ＣＰＵ
要求アドレスＡＤＤ１と、メモリ３０にアクセスする際
のアクセス位置を示すメモリアクセスアドレスＡＤＤ２
とを比較する。その比較の結果、一致している場合には
データラッチ信号ＬＡＴを一定の遅延時間後に出力す
る。この遅延時間は、転送されるべきデータが確定する
までの必要な時間である。不一致の場合には不一致信号
ＵＣＯＩＮを出力するとともに、プロセッサ１０の処理
速度とメモリ３０のアクセスタイムとの差に応じたウェ
イト時間、あるいはそれ以上の時間経過後にデータラッ
チ信号ＬＡＴを出力する。このときのデータラッチ信号
ＬＡＴを出力するタイミングは、転送されるべきデータ
がいつ確定するかによって決まり、ウェイト時間のあい
だに転送されるべきデータが確定する場合には、ウェイ
ト時間経過後すぐにデータラッチ信号ＬＡＴを出力す
る。データラッチ信号ＬＡＴは、アドレス発生手段２２
とデータラッチ手段２４とアクセス制御手段２３に対し
出力される。不一致信号ＵＣＯＩＮは、アドレス発生手
段２２、ウェイト発生手段２５、及びアクセス制御手段
２３に対し出力される。

【００２９】アドレス発生手段２２はメモリアクセスア
ドレスＡＤＤ２を格納しており、アドレス比較手段２１
とメモリ３０とにメモリアクセスアドレスＡＤＤ２を出
力する。そして、アドレス比較手段２１からデータラッ
チ信号ＬＡＴを受け取るとメモリアクセスアドレスＡＤ
Ｄ２をカウントアップする。

【００３０】また、アドレス発生手段２２は不一致信号
を受け取ると、メモリアクセスアドレスＡＤＤ２をＣＰ
Ｕ要求アドレスＡＤＤ１に変更する。アクセス制御手段
２３は、アドレス比較手段２１から出力された制御信号
ＡＳ１により、メモリ３０に対するアクセスであること
を認識する。そして、メモリ読み出し信号ＲＤ、また
は、メモリ書き込み信号ＷＲ等のアクセス制御信号ＡＣ
Ｓをメモリ３０に出力することにより、メモリ３０に対
するアクセスを制御する。さらに、アクセス制御手段２
３は、メモリアクセスアドレスＡＤＤ２がカウントアッ
プされるか、または、変更されたときに、その新たなメ
モリアクセスアドレスＡＤＤ２に対しアクセスをする。
不一致信号ＵＣＯＩＮとラッチ信号ＬＡＴを受け取るこ
とにより、メモリアクセスアドレスＡＤＤ２がカウント
アップされるのか、または変更されるのかが認識でき
る。

【００３１】データラッチ手段２４は、データラッチ信
号を受け取ったときに、プロセッサ１０からメモリ読み
出し信号ＲＤが出力されている場合には、メモリ側デー
タＤＡＴ２をラッチする。ラッチされたメモリ側データ
ＤＡＴ２は、プロセッサ１０に取り込まれる。

【００３２】また、データラッチ信号を受け取ったとき
に、プロセッサ１０からメモリ書き込み信号ＷＲが出力
されている場合には、ＣＰＵ側データＤＡＴ１をラッチ
する。ラッチされたＣＰＵ側データＤＡＴ１は、メモリ
３０に書き込まれる。

【００３３】ウェイト発生手段２５は、不一致信号を受
け取るとウェイト時間だけ、プロセッサ１０に対しウェ
イト信号ＷＡＩＴを出力し、プロセッサ１０の処理を一
時的に停止させる。

【００３４】メモリ３０は、プロセッサ１０が実行する
べき命令又はデータを格納している。その命令又はデー
タは、メモリアクセスアドレスＡＤＤ２で指定され、ア
クセス制御信号ＡＣＳによって制御される。メモリ側デ
ータＤＡＴ２は、データラッチ手段２４との間で入出力
されるデータである。

【００３５】図２は本発明の高速のメモリアクセス方式
によるメモリ側データＤＡＴ２の読み取り時の処理手順
を示すフローチャートである。このフローチャートを図
１の構成図と対比して説明する。〔Ｓ１〕プロセッサ１０はＣＰＵ要求アドレスＡＤＤ１
を出力する。〔Ｓ２〕アドレス比較手段２１は、ＣＰＵ要求アドレス
ＡＤＤ１とメモリアクセスアドレスＡＤＤ２とを比較
し、一致した場合にはステップＳ６に進み、不一致の場
合にはステップＳ３に進む。〔Ｓ３〕アドレス発生手段２２は、メモリアクセスアド
レスＡＤＤ２をＣＰＵ要求アドレスＡＤＤ１に変更し、
メモリアクセスアドレスＡＤＤ２とＣＰＵ要求アドレス
ＡＤＤ１とを一致させる。〔Ｓ４〕アクセス制御手段２３は、メモリアクセスアド
レスＡＤＤ２にアクセスを開始する。〔Ｓ５〕ウェイト信号発生手段２５は、メモリ側データ
ＤＡＴ２を取り出すのに必要なウェイト時間だけウェイ
ト信号を出力する。〔Ｓ６〕一定の遅延時間後にメモリ側データＤＡＴ２が
有効化する。〔Ｓ７〕データラッチ手段２５はメモリ側データＤＡＴ
２をラッチする。〔Ｓ８〕アドレス発生手段２２は、メモリアクセスアド
レスＡＤＤ２をカウントアップする。〔Ｓ９〕アクセス制御手段２３は、メモリアクセスアド
レスＡＤＤ２にアクセスを開始させる。〔Ｓ１０〕プロセッサ１０はラッチされたデータを取り
込み、演算を実行する。演算実行後ステップＳ１に進
む。

【００３６】図３は本発明を実施するためのプログラマ
ブルコントローラ（ＰＣ）のハードウェアの構成図であ
る。ここでは、数値制御装置（ＣＮＣ）に結合されたプ
ログラマブルマシンコントローラ（ＰＭＣ）を例にして
説明する。汎用プロセッサ４０はＥＰＲＯＭ４１に格納
されたシステムプログラムに従って、ＰＭＣ全体を制御
する。ワークＲＡＭ４２は汎用プロセッサ４０のシステ
ムプログラムの実行の上でのワーク領域として使用され
る。

【００３７】プロセッサ１０はメモリ３０に格納された
シーケンスプログラムを実行する。このプロセッサ１０
とメモリ３０との間には、アクセス管理部２０が設けら
れている。このアクセス管理部２０によって、メモリ３
０へのアクセスが高速に行われるように管理される。ワ
ークＲＡＭ４３はプロセッサ１０がシーケンスプログラ
ムを実行するときのワーク領域として使用される。ま
た、外部装置（又は機械）の入出力信号等の保管場所と
して使用される。

【００３８】入出力インターフェイス４４は入出力信号
のインターフェイスであり、制御対称である外部装置と
のデータの入出力を行う。これらの要素はバス４６で結
合されている。

【００３９】図４はアドレス比較手段２１及びアドレス
発生手段２２の回路構成を示す回路図である。入力され
る信号は、ＣＰＵ要求アドレスＡＤＤ１とアドレススト
ローブ信号ＡＳとクロック信号ＣＬＫである。ＣＰＵ要
求アドレスＡＤＤ１は、アドレス比較手段２１内のアド
レスデコーダ２１０と、比較器２１１と、アドレス発生
手段２２内の第１のカウンタとに入力される。アドレス
ストローブ信号ＡＳはＯＲ回路２１５に入力される。ク
ロック信号ＣＬＫはアドレス比較手段２１内の第２のカ
ウンタ２１２に入力される。

【００４０】アドレス比較手段２１において、アドレス
デコーダ２１０の出力はＯＲ回路２１５に接続される。
ＯＲ回路２１５の出力は比較器２１１とＯＲ回路２１６
に入力される。比較器２１１には更にメモリアクセスア
ドレスＡＤＤ２が入力され、出力はＯＲ回路２１６に接
続される。ＯＲ回路２１６の出力は第２のカウンタ２１
２に接続されるとともに、不一致信号ＵＣＯＩＮとなり
アドレス発生手段２２内の第１のカウンタに接続され
る。ＯＲ回路２１５の出力はアクセス制御手段２３（図
１に示す）に入力するためのアドレスストローブ信号Ａ
Ｓ１になる。

【００４１】第２のカウンタ２１２の出力はＡＮＤ回路
２１９に入力される。ＣＬＫもＡＮＤ回路２１９に入力
される。ＡＮＤ回路２１９の出力はデータラッチ信号Ｌ
ＡＴとなり、第１のカウンタ２２０とＮＯＴ回路２１７
を介して第２のカウンタ２１２に接続されるとともに、
データラッチ手段２４とアクセス制御手段２３（図１に
示す）に対し出力される。

【００４２】アドレス比較手段２１内の、第２のカウン
タ２１２、ＮＯＴ回路２１７、及びＡＮＤ回路２１９に
よってデータラッチ信号制御回路２６を構成している。
アドレス発生手段２２内の第１のカウンタ２２０には、
ＣＰＵ要求アドレスＡＤＤ１と不一致信号とデータラッ
チ信号ＬＡＴとが入力される。そして、出力はメモリア
クセスアドレスＡＤＤ２になりアドレス比較手段２１内
の比較器に入力されるとともに、メモリ３０（図１に示
す）に入力される。

【００４３】上記の構成において、アドレスデコーダ２
１０はＣＰＵ要求アドレスＡＤＤ１を解読し、メモリ３
０（図１に示す）に対するアクセスである場合には、出
力信号をローレベルにする。ＯＲ回路２１５は、ＡＳか
らローレベルの信号が入力され、かつアドレスデコーダ
２１０からローレベルの信号が入力されると、出力をロ
ーレベルにする。ＡＮＤ回路２１５の出力がローレベル
になると、アドレスストローブ信号ＡＳ１のローレベル
が出力され、メモリ３０（図１に示す）に対するアクセ
スであることを、アクセス制御手段（図１に示す）に知
らせる。

【００４４】比較器２１１は、ＯＲ回路２１５からロー
レベルの信号が入力されると、ＣＰＵ要求アドレスＡＤ
Ｄ１とメモリアクセスアドレスＡＤＤ２とを比較する。
比較の結果、不一致の場合には出力信号をローレベルに
する。一致の場合及び無比較の場合はハイレベルであ
る。ＯＲ回路２１６は、ＯＲ回路２１５の出力がローレ
ベルであり、かつ比較器２１１の出力がローレベルであ
るときに、出力信号をローレベルにする。これで不一致
信号ＵＣＯＩＮが出力される。

【００４５】第２のカウンタ２１２は、不一致信号が出
力されていないときには、クロック信号ＣＬＫをカウン
トした値を出力する。不一致信号が出力されているとき
は、カウント値がリセットされる。データラッチ信号Ｌ
ＡＴが出力されたときは、カウント値があらかじめ決め
られている値にされる。ＡＮＤ回路２１９は、第２のカ
ウンタ２１２の出力とＣＬＫの信号との出力がともにハ
イレベルのときに出力信号をハイレベルにする。この信
号がデータラッチ信号ＬＡＴになる。第２のカウンタの
出力が２カウントでハイレベルの場合は、クロック信号
が２パルス出力されると、データラッチ信号ＬＡＴが１
パルス出力される。

【００４６】アドレス発生手段２２において、第１のカ
ウンタ２２０はメモリアクセスアドレスＡＤＤ２を格納
しており、そのアドレスを出力する。第１のカウンタ２
２０にデータラッチ信号ＬＡＴが入力されると、メモリ
アクセスアドレスＡＤＤ２をカウントアップする。ま
た、第１のカウンタ２２０に不一致信号が入力される
と、メモリアクセスアドレスＡＤＤ２をＣＰＵ要求アド
レスＡＤＤ１に変更し、格納する。

【００４７】図５は本発明によりアクセスしたときの第
１の例を示すタイムチャートである。図はデータの読み
取り時であり、プロセッサ１０（図１に示す）がウェイ
ト機能を備えている場合である。クロック信号ＣＬＫ
は、パルス信号の立ち上がりから次のパルス信号の立ち
上がりまでを１周期とする。１周期は８３ｎｓとする。
そして、時間を１周期単位にＴ11〜Ｔ18とする。

【００４８】ＣＰＵ要求アドレスＡＤＤ１は、プロセッ
サ１０（図１に示す）がメモリ３０（図１に示す）にア
クセスする際の、必要なデータのアドレスを示す信号で
ある。

【００４９】メモリアクセスアドレスＡＤＤ２は、メモ
リ３０（図１に示す）に対しデータを要求するためのア
ドレスである。アドレスストローブ信号ＡＳ（ローレベ
ル時に信号オン）は、この信号がオンのときにプロセッ
サからのアドレスが確定していることを示す。

【００５０】ウェイト信号ＷＡＩＴ（ローレベル時に信
号オン）は、プロセッサ１０（図１に示す）の処理を停
止させる信号である。メモリ側データＤＡＴ２はメモリ
３０（図１に示す）から出力されているデータであり、
斜線部分は無効データであり、出力されているデータが
まだ確定していない状態であることを示す。空白の部分
は有効データであり、出力されているデータが確定して
いることを示す。

【００５１】ラッチデータＤＡＴ３は、データラッチ手
段２４（図１に示す）にラッチされているデータであ
る。まず、周期Ｔ11において、ＣＬＫの立ち上がり時刻
ｔ0 において、ＡＤＤ１として、ＣＰＵより「ｎ」が出
力される。

【００５２】時刻ｔ1 でＡＳが出力される。同時に、Ａ
ＤＤ１とＡＤＤ２とが比較される。比較の結果一致して
いないと仮定すると、ＡＤＤ２の内容はＡＤＤ１と同じ
「ｎ」にされる。そして、このアドレス「ｎ」にアクセ
スが開始される。同時に、ＷＡＩＴが出力される。

【００５３】周期Ｔ12の時刻ｔ2 でＷＡＩＴの出力が停
止する。この例では、ＣＬＫ１パルス分、プロセッサ１
０（図１に示す）を停止させていたことになる。時刻ｔ
3 でＤＡＴ２であるアドレス「ｎ」のデータが有効にな
るものとする。

【００５４】周期Ｔ13の立ち上がり時刻ｔ4 でアドレス
「ｎ」のデータがラッチされる。とともにＡＤＤ２がカ
ウントアップされ、「ｎ」から「ｎ＋１」になる。そし
て、このアドレス「ｎ＋１」にアクセスが開始される。
周期Ｔ13の立ち下がり時刻ｔ6 でＤＡＴ３がプロセッサ
１０（図１に示す）に取り込まれ、実行される。時刻ｔ
7 でＡＳの出力が止まる。（ハイレベルとなる）周期Ｔ14の立ち上がり時刻ｔ8 で、次のＡＤＤ１「ｎ＋
１」が出力される。時刻ｔ9 でＡＳが出力される。同時
に、ＡＤＤ１とＡＤＤ２とが比較される。比較の結果一
致しているため、ＷＡＩＴは出力されない。時刻ｔ10で
アドレス「ｎ＋１」のＤＡＴ２データが有効になる。

【００５５】周期Ｔ15の立ち上がり時刻ｔ11でアドレス
「ｎ＋１」のデータがラッチされるとともにＡＤＤ２は
カウントアップされ「ｎ＋２」になる。そして、このア
ドレス「ｎ＋２」にアクセスが開始される。周期Ｔ15の
立ち下がり時刻ｔ13でアドレス「ｎ＋１」のＤＡＴ３の
データがプロセッサ１０にとりこまれ実行される。

【００５６】周期Ｔ16の立ち上がり時刻ｔ14で、次のＡ
ＤＤ１「ｐ」が出力される。時刻ｔ15でＡＳが出力され
る。同時に、ＡＤＤ１とＡＤＤ２とが比較される。比較
の結果一致していないため、ＡＤＤ２がＡＤＤ１と同じ
「ｐ」にされる。このとき、アクセスするアドレスが
「ｐ」に切り換えられ、新たにアクセスを開始する。同
時に、ウェイト信号ＷＡＩＴが出力される。

【００５７】周期Ｔ17での信号の動きは、周期Ｔ12と同
じである。また、周期Ｔ18での信号の動きは、周期Ｔ13
と同じである。時刻ｔ1 から時刻ｔ2 までの時間がウェ
イト時間である。

【００５８】このように、ＣＰＵ要求アドレスＡＤＤ１
とメモリアクセスアドレスＡＤＤ２とが比較の結果が不
一致の場合には、ウェイト信号を出力することによりプ
ロセッサ１０（図１に示す）を停止させることができ
る。

【００５９】プロセッサ１０（図１に示す）にウェイト
機能がない場合には、ウェイト発生手段２５（図１に示
す）にクロック停止機能を設け、不一致信号を受け取る
とクロック停止信号を出力し、クロック信号を任意のパ
ルス分停止させることにより、プロセッサ１０（図１に
示す）を停止させることができる。

【００６０】図６は本発明によりアクセスしたときの第
２の例を示すタイムチャートである。図はデータの読み
取り時であり、プロセッサ１０（図１に示す）がウェイ
ト機能を備えていない場合である。

【００６１】クロック信号ＣＬＫは、パルス信号の立ち
上がりから次のパルス信号の立ち上がりまでを１周期と
する。そして、時間を１周期単位にＴ21〜Ｔ23とする。
周期Ｔ21の時間は１６６ｎｓであり、周期Ｔ22、Ｔ23の
時間は８３ｎｓである。

【００６２】ＣＰＵ要求アドレスＡＤＤ１はプロセッサ
１０（図１に示す）がメモリ３０（図１に示す）にアク
セスする際の、必要なデータのアドレスを示す信号であ
る。メモリアクセスアドレスＡＤＤ２は、メモリ３０
（図１に示す）に対しデータを要求するためのアドレス
である。

【００６３】アドレスストローブ信号ＡＳ（ローレベル
時に信号オン）は、この信号がオンのときにプロセッサ
がアドレスを出力していることを示す。クロック停止信
号ＷＡＩＴ１（ローレベル時に信号オン）は、クロック
信号を停止させる信号である。

【００６４】メモリ側データＤＡＴ２はメモリ３０（図
１に示す）から出力されているデータであり、斜線部分
は無効データであり、出力されているデータがまだ確定
していない状態であることを示す。空白の部分は有効デ
ータであり、出力されているデータが確定していること
を示す。

【００６５】ラッチデータＤＡＴ３は、データラッチ手
段２４（図１に示す）にラッチされているデータであ
る。まず、周期Ｔ21において、ＣＬＫの立ち上がり時刻
ｔ20において、ＡＤＤ１として、ＣＰＵより「ｎ」が出
力される。

【００６６】時刻ｔ21でＡＳが出力される。同時に、Ａ
ＤＤ１とＡＤＤ２とが比較される。比較の結果一致して
いないと仮定すると、ＡＤＤ２の内容はＡＤＤ１と同じ
「ｎ」にされる。そして、アドレス「ｎ」にアクセスを
開始する。同時に、ＷＡＩＴ１が出力される。

【００６７】時刻ｔ22でＷＡＩＴ１の出力が停止する。
この例では、ＣＬＫを１パルス分停止させていたことに
なる。時刻ｔ23でＤＡＴ２であるアドレス「ｎ」のデー
タが有効になるものとする。

【００６８】周期Ｔ22の立ち上がり時刻ｔ24でアドレス
「ｎ」のデータがラッチされる。時刻ｔ25でＡＤＤ２が
カウントアップされ、「ｎ」から「ｎ＋１」になる。そ
して、アドレス「ｎ＋１」にアクセスを開始する。周期
Ｔ22の立ち下がり時刻ｔ26でＤＡＴ３がプロセッサ１０
（図１に示す）に取り込まれ、実行される。時刻ｔ27で
ＡＳの出力が止まる。（ハイレベルとなる。）周期Ｔ23の立ち上がり時刻ｔ28で、次のＡＤＤ１「ｎ＋
１」が出力される。時刻ｔ29でＡＳが出力される。同時
に、ＡＤＤ１とＡＤＤ２とが比較される。比較の結果一
致しているため、ＷＡＩＴ１は出力されない。時刻ｔ30
でアドレス「ｎ＋１」のデータが有効になる。

【００６９】ＣＰＵ要求アドレスＡＤＤ１とメモリアク
セスアドレスＡＤＤ２とが一致している場合の動作は、
図５における、周期Ｔ14、Ｔ15の動作と同じである。こ
のように、ＣＰＵ要求アドレスＡＤＤ１とメモリアクセ
スアドレスＡＤＤ２とが比較の結果が不一致の場合に
は、クロック信号ＣＬＫを任意のパルス分停止させるこ
とによりプロセッサ１０（図１に示す）を停止させるこ
とができる。

【００７０】以上の説明のように、本発明は各種ＲＯＭ
等（フラシュメモリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、マス
クＲＯＭ）のアクセスタイムの遅いメモリに格納された
シーケンスプログラムのような、ジャンプ命令の少ない
プログラムに対しアクセスを行う場合に特に効果があ
る。従来はアクセスタイムの遅いメモリにおいて、ＣＰ
Ｕ要求アドレスＡＤＤ１が出されてから、データが実行
されるまでは、クロック３周期分の時間が必要だった
が、本発明の実施によりクロック２周期分の時間で可能
になった。これによって、高価な高速のＲＯＭを使わず
に、または、余分なＲＡＭを増設せずに、ＲＡＭに対す
るアクセスタイムと同等のアクセスタイムで、ＲＯＭに
対してアクセスすることができる。

【００７１】上記の説明では、メモリからのデータの読
み取り時のアドレスの制御について説明したが、メモリ
への書き込み時のアドレスの制御にも、同様に実施する
ことができる。その場合、データラッチ手段２４（図１
に示す）は、プロセッサ１０から出力されるデータをラ
ッチする。そのラッチされたデータをメモリに書き込む
ことによって実現される。

【００７２】データの書き込み時における本発明の実施
は、ＤＭＡ（ダイレクト・メモリ・アクセス）のように
データの読み出しアドレスが連続する場合に特に効果が
ある。

【００７３】上記の説明では，プロセッサはプログラマ
ブルコントローラに内蔵され、メモリに格納されたシー
ケンスプログラムを実行するプロセッサであるとした
が、プログラマブルコントローラに内蔵される汎用プロ
セッサに適用することもできる。

【００７４】また、データ処理装置はプログラマブルコ
ントローラであるとしたが、数値制御装置、ロボット制
御装置にも適用できる。

【００７５】

【発明の効果】以上説明したように本発明では、プロセ
ッサとメモリとの間にアドレス管理部を設け、プロセッ
サが取り込んだデータのアドレスの次のアドレスを、メ
モリアクセスアドレスとしてアドレス発生手段に格納
し、そのメモリアクセスアドレスを予めアクセスしてお
き、アドレス比較手段でＣＰＵ要求アドレスとメモリア
クセスアドレスとを比較し、一致すれば予めアクセスし
ているアドレスのデータを転送し、一致しなければ新た
にアクセスしなおすようにしたため、プロセッサの処理
速度に比べアクセスタイムが低速なメモリでも、プロセ
ッサは高速にアクセスすることができる。

【図面の簡単な説明】

【図１】本発明の概略構成を示す図である。

【図２】本発明の高速のメモリアクセス方式によるメモ
リ側データの読み取り時の処理手順を示すフローチャー
トである。

【図３】本発明を実施するためのプログラマブルコント
ローラのハードウェアの構成図である。

【図４】アドレス比較手段及びアドレス発生手段の回路
構成を示す回路図である。

【図５】本発明によりアクセスしたときの第１の例を示
すタイムチャートである。

【図６】本発明によりアクセスしたときの第２の例を示
すタイムチャートである。

【図７】従来のメモリアクセス方式によりアクセスした
場合のタイムチャートである。

【符号の説明】

１０プロセッサ２０アクセス管理部２１アドレス比較手段２２アドレス発生手段２３アクセス制御手段２４データラッチ手段２５ウェイト発生手段３０メモリ

Claims

【特許請求の範囲】

【請求項１】プロセッサの処理速度に比べアクセスタ
イムが低速なメモリを使用したデータ処理装置における
メモリの高速アクセス方式において、前記プロセッサが次のデータを要求する際に出力するＣ
ＰＵ要求アドレスが入力されると、前記ＣＰＵ要求アド
レスと、前記メモリにアクセスする際のアクセス位置を
示すメモリアクセスアドレスとを比較し、一致している
場合には一定の遅延時間後にデータラッチ信号を出力
し、不一致の場合には不一致信号を出力するとともに、
前記プロセッサの処理速度と前記メモリのアクセスタイ
ムとの差に応じたウェイト時間と、あるいはそれ以上の
時間が経過した後にデータラッチ信号を出力するアドレ
ス比較手段と、前記メモリアクセスアドレスを格納しており、前記デー
タラッチ信号を受け取ると前記メモリアクセスアドレス
をカウントアップし、前記不一致信号を受け取ると前記
メモリアクセスアドレスを前記ＣＰＵ要求アドレスに変
更するアドレス発生手段と、前記メモリにアクセスをするための信号を制御し、前記
メモリアクセスアドレスがカウントアップされるか、も
しくは変更されたときに、前記メモリアクセスアドレス
にアクセスを開始するアクセス制御手段と、前記データラッチ信号を受け取ると、前記プロセッサと
前記メモリ間における転送データをラッチするデータラ
ッチ手段と、前記不一致信号を受け取ると前記ウェイト時間だけ前記
プロセッサの処理を停止させるウェイト発生手段と、を有することを特徴とするメモリの高速アクセス方式。
【請求項２】前記アドレス比較手段は、クロック信号
の１パルスおきにデータラッチ信号を出力し、前記不一
致信号が出力されると、前記ウェイト時間だけ前記デー
タラッチ信号の出力を停止するデータラッチ信号制御回
路を有することを特徴とする請求項１記載のメモリの高
速アクセス方式。
【請求項３】前記ウェイト発生手段は、前記プロセッ
サがウェイト機能を有する場合には、前記プロセッサに
対しウェイト信号を出力することにより前記プロセッサ
の処理を停止させることを特徴とする請求項１記載のメ
モリの高速アクセス方式。
【請求項４】前記ウェイト発生手段は、前記プロセッ
サの処理を停止させる際には、前記クロック信号の１パ
ルス分だけ停止させることを特徴とする請求項３記載の
メモリの高速アクセス方式。
【請求項５】前記ウェイト発生手段は、前記プロセッ
サがウェイト機能を持たない場合には、前記プロセッサ
に入力される前記クロック信号を止めることにより前記
プロセッサの処理を停止させることを特徴とする請求項
１記載のメモリの高速アクセス方式。
【請求項６】前記ウェイト発生手段は、前記プロセッ
サの処理を停止させる際には、前記クロック信号の１パ
ルス分だけ停止させることを特徴とする請求項５記載の
メモリの高速アクセス方式。
【請求項７】前記データ処理装置は、数値制御装置で
あることを特徴とする請求項１記載のメモリの高速アク
セス方式。
【請求項８】前記データ処理装置は、プログラマブル
コントローラであることを特徴とする請求項１記載のメ
モリの高速アクセス方式。
【請求項９】前記メモリは、読み取り専用メモリであ
ることを特徴とする請求項１記載のメモリの高速アクセ
ス方式。