JPH0722865A - 集積回路増幅器 - Google Patents
集積回路増幅器Info
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- JPH0722865A JPH0722865A JP6029099A JP2909994A JPH0722865A JP H0722865 A JPH0722865 A JP H0722865A JP 6029099 A JP6029099 A JP 6029099A JP 2909994 A JP2909994 A JP 2909994A JP H0722865 A JPH0722865 A JP H0722865A
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- emitter
- pnp
- collector
- npn
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3071—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with asymmetrical driving of the end stage
- H03F3/3072—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with asymmetrical driving of the end stage using Darlington transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01825—Coupling arrangements, impedance matching circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 Ｆtを増加させ十分な電流操作容量が得られ
る集積回路増幅器を得る。 【構成】 相補型対称のエミッタフォロワ型出力段を有
するＢ級増幅器において、ＮＰＮトランジスタ（Ｑ5）
がＰＮＰ出力トランジスタ（Ｑ4）と効果的に並列に接
続され、ＰＮＰトランジスタ（Ｑ4）のエミッタ−コレ
クタ通路に流れる電流に依存する電流が流れるように構
成され、ＰＮＰトランジスタ（Ｑ4）の比較的劣勢な特
性の補償を行う。
る集積回路増幅器を得る。 【構成】 相補型対称のエミッタフォロワ型出力段を有
するＢ級増幅器において、ＮＰＮトランジスタ（Ｑ5）
がＰＮＰ出力トランジスタ（Ｑ4）と効果的に並列に接
続され、ＰＮＰトランジスタ（Ｑ4）のエミッタ−コレ
クタ通路に流れる電流に依存する電流が流れるように構
成され、ＰＮＰトランジスタ（Ｑ4）の比較的劣勢な特
性の補償を行う。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路増幅器に関
し、特に高速バイポーラシリコンプロセスにおいて製造
されるプリスケーラに適用可能な電力有効出力駆動回路
に関する。本発明は、エミッタ結合論理回路型出力駆動
装置を構成する他の型の回路にも適用が可能である。
し、特に高速バイポーラシリコンプロセスにおいて製造
されるプリスケーラに適用可能な電力有効出力駆動回路
に関する。本発明は、エミッタ結合論理回路型出力駆動
装置を構成する他の型の回路にも適用が可能である。
【０００２】
【従来の技術】従来、プリスケーラは通常、標準ECLタ
イプの出力駆動装置を有している。これは、電流源また
は外部抵抗により供給された定常状態のプルダウン電流
でバイアスされた、エミッタ・フォロワ・トランジスタに
より構成される。これはＡ級型出力駆動段において生じ
る。
イプの出力駆動装置を有している。これは、電流源また
は外部抵抗により供給された定常状態のプルダウン電流
でバイアスされた、エミッタ・フォロワ・トランジスタに
より構成される。これはＡ級型出力駆動段において生じ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、多くの
高速バイポーラプロセスは良好なＮＰＮトランジスタを
サポートするが、横方向の相対的に劣るＰＮＰトランジ
スタを有する。横方向の平面におけるこれらのＰＮＰト
ランジスタは、結果的にＦtの減少および不十分な電流
操作容量を生じる問題を伴う。
高速バイポーラプロセスは良好なＮＰＮトランジスタを
サポートするが、横方向の相対的に劣るＰＮＰトランジ
スタを有する。横方向の平面におけるこれらのＰＮＰト
ランジスタは、結果的にＦtの減少および不十分な電流
操作容量を生じる問題を伴う。
【０００４】本発明の出力ドライバは、Ｂ級出力駆動段
を用い、ＰＮＰのアクティブプルダウン回路を補足的に
利用する。これは高エネルギー効率の出力駆動回路をも
たらす。
を用い、ＰＮＰのアクティブプルダウン回路を補足的に
利用する。これは高エネルギー効率の出力駆動回路をも
たらす。
【０００５】この回路は低電圧（２．７Ｖ）プリスカラ
に適用が可能であり、バッテリの経済性の目的を要求さ
れる時、電力の低下を成し得る付加的優位を有してい
る。
に適用が可能であり、バッテリの経済性の目的を要求さ
れる時、電力の低下を成し得る付加的優位を有してい
る。
【０００６】本発明は、Ｆtを増加させ十分なハンドリ
ング電流性能が得られる集積回路増幅器を提供すること
を目的とする。
ング電流性能が得られる集積回路増幅器を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明の集積回路増幅器
は、出力端子、正および負電源ラインの各々、および各
々のベース電極への入力信号の供給手段との間に接続さ
れた各々のエミッタ−コレクタ通路を有するＮＰＮ接合
トランジスタおよびＰＮＰ接合トランジスタと、前記Ｐ
ＮＰ接合トランジスタのエミッタ−コレクタ通路と自身
のコレクタ−エミッタ通路が並列に効果的に接続され、
前記ＰＮＰ接合トランジスタのエミッタ−コレクタ通路
を流れる電流に依存する電流が流れるように配列されて
いる他のＮＰＮ接合トランジスタとを有していることを
特徴としている。
は、出力端子、正および負電源ラインの各々、および各
々のベース電極への入力信号の供給手段との間に接続さ
れた各々のエミッタ−コレクタ通路を有するＮＰＮ接合
トランジスタおよびＰＮＰ接合トランジスタと、前記Ｐ
ＮＰ接合トランジスタのエミッタ−コレクタ通路と自身
のコレクタ−エミッタ通路が並列に効果的に接続され、
前記ＰＮＰ接合トランジスタのエミッタ−コレクタ通路
を流れる電流に依存する電流が流れるように配列されて
いる他のＮＰＮ接合トランジスタとを有していることを
特徴としている。
【０００８】また、他のＮＰＮ接合トランジスタのベー
ス−エミッタ通路は、ＰＮＰ接合トランジスタのコレク
タ負荷抵抗と並列に接続するとよい。
ス−エミッタ通路は、ＰＮＰ接合トランジスタのコレク
タ負荷抵抗と並列に接続するとよい。
【０００９】
【作用】本発明の集積回路増幅器によれば、一のＮＰＮ
接合トランジスタおよびＰＮＰ接合トランジスタの各々
のエミッタ−コレクタ通路と、出力端子、正および負電
源ラインの各々、および各々のベース電極への入力信号
の供給手段との間が接続され、他のＮＰＮ接合トランジ
スタの自身のコレクタ−エミッタ通路と一のＰＮＰ接合
トランジスタのエミッタ−コレクタ通路とが並列に効果
的に接続されるため、他のＮＰＮ接合トランジスタには
一のＰＮＰ接合トランジスタのエミッタ−コレクタ通路
を流れる電流に依存する電流が流れるように回路の配列
が構成される。
接合トランジスタおよびＰＮＰ接合トランジスタの各々
のエミッタ−コレクタ通路と、出力端子、正および負電
源ラインの各々、および各々のベース電極への入力信号
の供給手段との間が接続され、他のＮＰＮ接合トランジ
スタの自身のコレクタ−エミッタ通路と一のＰＮＰ接合
トランジスタのエミッタ−コレクタ通路とが並列に効果
的に接続されるため、他のＮＰＮ接合トランジスタには
一のＰＮＰ接合トランジスタのエミッタ−コレクタ通路
を流れる電流に依存する電流が流れるように回路の配列
が構成される。
【００１０】
【実施例】次に添付図面を参照して本発明による集積回
路増幅器の実施例を詳細に説明する。図１から図３は３
つの異なったブロック化された実施例を示している。
路増幅器の実施例を詳細に説明する。図１から図３は３
つの異なったブロック化された実施例を示している。
【００１１】基礎回路理論を図１を参照して説明する。
この回路からトランジスタＱ3およびＱ4、Ｑ5が低イン
ピーダンスのエミッタフォロワの出力駆動装置を構成し
ていることが分かる。これらのトランジスタは整合トラ
ンジスタＱ1およびＱ2により低い零入力電流にバイアス
されており、トランジスタＱ1およびＱ2のＶbe電圧はト
ランジスタＱ6および抵抗Ｒ1により供給される電流源に
依存する。参照電圧であるＶrefは、定電流源のための
バイアスを供給するためにチップ上において生成され
る。
この回路からトランジスタＱ3およびＱ4、Ｑ5が低イン
ピーダンスのエミッタフォロワの出力駆動装置を構成し
ていることが分かる。これらのトランジスタは整合トラ
ンジスタＱ1およびＱ2により低い零入力電流にバイアス
されており、トランジスタＱ1およびＱ2のＶbe電圧はト
ランジスタＱ6および抵抗Ｒ1により供給される電流源に
依存する。参照電圧であるＶrefは、定電流源のための
バイアスを供給するためにチップ上において生成され
る。
【００１２】トランジスタＱ4の零入力電流は抵抗Ｒ４
とトランジスタＱ5のＶbe電圧により決定される。この
電流はＰＮＰトランジスタの最適動作状態を得るために
比較的小さくされるため、それは低Ｖbe電圧と組み合わ
せられる。これはバイアス調整装置内においてトランジ
スタＱ1の効果的なエミッタサイズを増加することによ
り補償が可能であり、それ故にＶbe電圧が減少される。
とトランジスタＱ5のＶbe電圧により決定される。この
電流はＰＮＰトランジスタの最適動作状態を得るために
比較的小さくされるため、それは低Ｖbe電圧と組み合わ
せられる。これはバイアス調整装置内においてトランジ
スタＱ1の効果的なエミッタサイズを増加することによ
り補償が可能であり、それ故にＶbe電圧が減少される。
【００１３】非静止型動作において、回路は（単位利
得）バッファ増幅器として作動し、出力信号により入力
駆動信号以下のＶbe電圧を追尾する。
得）バッファ増幅器として作動し、出力信号により入力
駆動信号以下のＶbe電圧を追尾する。
【００１４】抵抗Ｒ2およびＲ3は２つの目的に役立つ。
第１は、不適当な整合状態によりＶbe電圧の変動が引き
起こされることによる、出力駆動トランジスタの電流増
加およびチップの温度上昇の軽減である。第２の目的
は、容量性負荷駆動時のダンピング供給である。
第１は、不適当な整合状態によりＶbe電圧の変動が引き
起こされることによる、出力駆動トランジスタの電流増
加およびチップの温度上昇の軽減である。第２の目的
は、容量性負荷駆動時のダンピング供給である。
【００１５】図２は基礎回路がどのように差動入力段か
ら駆動されるかを示している。トランジスタＱ9、Ｑ10
および抵抗Ｒ9、Ｒ7、Ｒ8とで構成される電流源装置は
最大出力電圧振幅を得る方法を示しており、これは低電
圧の応用に特に有益である。この装置は、トランジスタ
Ｑ10のコレクタの供給駆動信号と内部参照電圧（Ｖre
f）との間の絶縁を増大する。
ら駆動されるかを示している。トランジスタＱ9、Ｑ10
および抵抗Ｒ9、Ｒ7、Ｒ8とで構成される電流源装置は
最大出力電圧振幅を得る方法を示しており、これは低電
圧の応用に特に有益である。この装置は、トランジスタ
Ｑ10のコレクタの供給駆動信号と内部参照電圧（Ｖre
f）との間の絶縁を増大する。
【００１６】図３はトランジスタＱ6のバイアス電流設
定の代用回路装置を示している。この場合において負荷
電流源はトランジスタＱ11および抵抗Ｒ5により供給さ
れる。
定の代用回路装置を示している。この場合において負荷
電流源はトランジスタＱ11および抵抗Ｒ5により供給さ
れる。
【００１７】
【発明の効果】本発明の集積回路増幅器は、他のＮＰＮ
接合トランジスタの自身のコレクタ−エミッタ通路と一
のＰＮＰ接合トランジスタのエミッタ−コレクタ通路と
が並列に効果的に接続されるため、他のＮＰＮ接合トラ
ンジスタには一のＰＮＰ接合トランジスタのエミッタ−
コレクタ通路を流れる電流に依存する電流が流れるよう
に回路の配列が構成される。
接合トランジスタの自身のコレクタ−エミッタ通路と一
のＰＮＰ接合トランジスタのエミッタ−コレクタ通路と
が並列に効果的に接続されるため、他のＮＰＮ接合トラ
ンジスタには一のＰＮＰ接合トランジスタのエミッタ−
コレクタ通路を流れる電流に依存する電流が流れるよう
に回路の配列が構成される。
【００１８】この回路構成によりＰＮＰトランジスタの
劣勢な特性をＮＰＮトランジスタが補償し、Ｆtを増加
させ十分なハンドリング電流性能の得られる集積回路増
幅器を構成することが可能となる。
劣勢な特性をＮＰＮトランジスタが補償し、Ｆtを増加
させ十分なハンドリング電流性能の得られる集積回路増
幅器を構成することが可能となる。
【図１】本発明の集積回路増幅器の実施例であり、基本
構成を説明するための回路図である。
構成を説明するための回路図である。
【図２】本発明の集積回路増幅器の実施例であり、差動
入力段により駆動される基礎回路の構成例を示した図で
ある。
入力段により駆動される基礎回路の構成例を示した図で
ある。
【図３】本発明の集積回路増幅器の実施例であり、トラ
ンジスタＱ6のバイアス電流設定の代用回路配列例を示
した図である。
ンジスタＱ6のバイアス電流設定の代用回路配列例を示
した図である。
Ｑ1、Ｑ2、Ｑ3、Ｑ4、Ｑ5、Ｑ6 トランジスタ Ｒ1、Ｒ2、Ｒ3、Ｒ4 抵抗
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図２】
【図１】
【図３】
Claims (5)
- 【請求項１】 出力端子、正および負電源ラインの各
々、および各々のベース電極への入力信号の供給手段と
の間に接続された各々のエミッタ−コレクタ通路を有す
るＮＰＮ接合トランジスタおよびＰＮＰ接合トランジス
タと、 前記ＰＮＰ接合トランジスタのエミッタ−コレクタ通路
と自身のコレクタ−エミッタ通路が並列に効果的に接続
され、前記ＰＮＰ接合トランジスタのエミッタ−コレク
タ通路を流れる電流に依存する電流が流れるように配列
されている他のＮＰＮ接合トランジスタとを有している
ことを特徴とする集積回路増幅器。 - 【請求項２】 前記他のＮＰＮ接合トランジスタのベー
ス−エミッタ通路が前記ＰＮＰ接合トランジスタのコレ
クタ負荷抵抗と並列に接続されていることを特徴とする
請求項１記載の集積回路増幅器。 - 【請求項３】 増幅器の出力端子、正および負電源ライ
ンの各々との間に接続された各々のエミッタ−コレクタ
通路を有する第１のＮＰＮ接合トランジスタおよび第１
のＰＮＰ接合トランジスタと、 前記第１のＰＮＰトランジスタのエミッタ−コレクタ通
路と自身のコレクタ−エミッタ通路が並列に効果的に接
続され、前記第１のＰＮＰトランジスタのエミッタ−コ
レクタ通路を流れる電流に依存する電流が流れるように
配列されている第２のＮＰＮ接合トランジスタを有し、 前記第１のＮＰＮトランジスタと前記第１のＰＮＰトラ
ンジスタのベース電極に入力信号を印加する手段は、 それぞれ前記正および負電源ラインの間に実質的な定電
流源と直列に接続されているコレクタ−エミッタ通路お
よびエミッタ−コレクタ通路を有する第３のＮＰＮ結合
トランジスタと第２のＰＮＰ結合トランジスタを有し、 前記入力信号は、前記第１および第３のＮＰＮトランジ
スタのベース電極と、 それと共に接続されている前記第２のＰＮＰトランジス
タと、および前記第１のＰＮＰトランジスタのベース電
極とに共通して印加されることを特徴とする集積回路増
幅器。 - 【請求項４】 前記第２のＮＰＮトランジスタの前記ベ
ース−エミッタ通路が、前記第１のＰＮＰトランジスタ
のコレクタ負荷手段と並列に接続されていることを特徴
とする請求項３記載の集積回路増幅器。 - 【請求項５】 前記第１のＮＰＮトランジスタのエミッ
タ電極と前記出力端子間、および前記第１のＰＮＰトラ
ンジスタのエミッタ電極と前記出力端子間とのそれぞれ
に電流制限抵抗が接続されていることを特徴とする請求
項３または４記載の集積回路増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9303137.5 | 1993-02-17 | ||
| GB939303137A GB9303137D0 (en) | 1993-02-17 | 1993-02-17 | Integrated circuit amplifiers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722865A true JPH0722865A (ja) | 1995-01-24 |
Family
ID=10730554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6029099A Pending JPH0722865A (ja) | 1993-02-17 | 1994-02-01 | 集積回路増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0613248A1 (ja) |
| JP (1) | JPH0722865A (ja) |
| KR (1) | KR940020691A (ja) |
| GB (2) | GB9303137D0 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6908326B2 (en) | 2003-08-08 | 2005-06-21 | J. S. T. Mfg. Co., Ltd. | Floating connector |
| KR100722255B1 (ko) * | 2005-08-19 | 2007-05-31 | 전광수 | 농축여과장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2823921B1 (fr) * | 2001-04-20 | 2003-10-31 | St Microelectronics Sa | Etage de transconductance et dispositif de communication par voie hertzienne equipe d'un tel etage |
| KR100468360B1 (ko) * | 2002-07-25 | 2005-01-27 | 인티그런트 테크놀로지즈(주) | 수신 장치의 선형성 개선을 위한 하모닉 회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4553044A (en) * | 1983-05-11 | 1985-11-12 | National Semiconductor Corporation | Integrated circuit output driver stage |
| US5120998A (en) * | 1991-03-04 | 1992-06-09 | Motorola, Inc. | Source terminated transmission line driver |
-
1993
- 1993-02-17 GB GB939303137A patent/GB9303137D0/en active Pending
-
1994
- 1994-01-12 GB GB9400491A patent/GB2275383A/en not_active Withdrawn
- 1994-01-17 EP EP94300320A patent/EP0613248A1/en not_active Withdrawn
- 1994-02-01 JP JP6029099A patent/JPH0722865A/ja active Pending
- 1994-02-16 KR KR1019940002741A patent/KR940020691A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6908326B2 (en) | 2003-08-08 | 2005-06-21 | J. S. T. Mfg. Co., Ltd. | Floating connector |
| KR100722255B1 (ko) * | 2005-08-19 | 2007-05-31 | 전광수 | 농축여과장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0613248A1 (en) | 1994-08-31 |
| GB9303137D0 (en) | 1993-03-31 |
| GB9400491D0 (en) | 1994-03-09 |
| KR940020691A (ko) | 1994-09-16 |
| GB2275383A (en) | 1994-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| A02 | Decision of refusal |
Effective date: 20080805 Free format text: JAPANESE INTERMEDIATE CODE: A02 |