KR100468360B1 - 수신 장치의 선형성 개선을 위한 하모닉 회로 - Google Patents

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KR100468360B1 KR10-2002-0043959A KR20020043959A KR100468360B1 KR 100468360 B1 KR100468360 B1 KR 100468360B1 KR 20020043959 A KR20020043959 A KR 20020043959A KR 100468360 B1 KR100468360 B1 KR 100468360B1
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Abstract

본 발명은 수신 장치의 선형성을 개선하기 위한 하모닉 회로에 관한 것으로서, 본 발명에 따른 하모닉 회로는 NPN 트랜지스터의 콜렉터에 접속되는 제1 단자 및 NPN 트랜지스터의 에미터에 접속되는 제2 단자를 구비하고, NPN 트랜지스터의 콜렉터에 나타나는 신호로부터 상호 변조 잡음을 제거한다. 하모닉 회로는 PNP 트랜지스터, 제1 및 제2 저항을 포함한다. PNP 트랜지스터는 주 신호에는 영향을 미치지 않으면서, 고조파 성분들을 발생시키며, PNP 트랜지스터에 의하여 발생된 고조파 성분들은 NPN 트랜지스터에 의하여 발생된 고조파 성분들이 갖는 부하와는 다른 부호의 부하를 가짐으로써, NPN 트랜지스터에 의하여 발생된 고조파 성분들을 상쇄시킨다. 또한 하모닉 회로는 위상 시프터를 더 포함함으로써, 비선형 소자에서 발생하는 위상 왜곡을 보상할 수 있고, PNP 트랜지스터를 복수의 달링톤 접속으로 구현함으로써, 상호 변조 잡음을 보다 세밀하게 제거할 수 있다.

Description

수신 장치의 선형성 개선을 위한 하모닉 회로{Harmonic Circuit For Improving Linearity of a Receiver}
본 발명은 통신 시스템에 관한 것으로서, 더욱 상세하게는 하모닉 회로를 이용하여 상호 변조 잡음을 제거함으로써, 수신 장치의 선형성을 개선시킬 수 있는회로에 관한 것이다.
통신 시스템에서 상호 변조 잡음(inter-modulation noise)은 수신 장치의 선형성을 저해시키는 원인 중의 하나로서 알려져 있다. 상호 변조 잡음은 수신단에서 신호의 수신 감도를 저하시킨다.
상호 변조 잡음은 두 개 이상의 주파수 신호가 동시에 처리될 때, 출력단에서 입력 신호의 고조파(harmonic) 성분의 합과 차로 조합된 주파수 성분이 나오는 현상을 말한다. 상호 변조 잡음은 믹서나 증폭기와 같은 비선형 소자에서 주로 발생한다. 상호 변조 잡음의 주파수대는 주로 주 신호의 주파수와 근접해 있기 때문에, 밴드 패스 필터(Band Pass Filter)로의 제거가 곤란한 특징을 갖는다. 상호 변조 잡음이 클수록 신호 수신 장치의 선형성이 저해되어 수신 감도가 현격히 저하되며, 특히 CDMA (Code Division Multiple Access: 코드 분할 다중 접속)와 같은 광대역 디지털 변조 방식에서 더욱 문제가 된다.
상기와 같은 문제점을 해결하기 위하여 대한민국 특허 제10-0222404호에서는 무선 주파수 수신 장치의 저잡음 증폭기, 중간 주파수 증폭기 등에 인가되는 전압 또는 전류를 증가시켜 수신 장치의 선형성을 개선할 수 있는 방안을 제시하고 있다.
도 1은 대한민국 특허 제10-0222404호에 개시된 수신 장치를 도시한 블록도이다.
도 1에 도시된 바와 같이, 종래의 수신 장치는 제어부(111), 제1 감쇄기(112), 저잡음 증폭기(113), RF 대역 필터(114), 믹서(116), 발진기(115),제2 감쇄기(131), 중간 주파수 증폭기(117), 중간 주파수 대역 필터(118), 복조기(119), 및 신호 처리부(120)로 구성된다.
이하, 도 1을 참조하여 대한민국 특허 제10-0222404호에 개시된 종래의 수신 장치의 동작을 설명한다.
제1 감쇄기(112)는 안테나를 통해 수신되는 RF 신호를 감쇄 제어 신호 ATC2에 따라 감쇄한다. 저잡음 증폭기(113)는 감쇄기(112)에서 출력되는 RF 신호를 증폭시키며, RF 대역 필터(114)는 수신 대역의 RF 신호를 여파 출력한다. 믹서(116)는 RF 신호와 발진기(115)에서 출력되는 신호를 혼합하여 중간 주파수 신호를 발생시킨다. 중간 주파수 증폭기(117)는 믹서(116)에서 출력되는 신호를 증폭한다. 중간 주파수 대역 필터(118)는 수신된 RF신호의 주파수를 다운 컨버젼(down conversion)하며, 복조기(119)는 입력되는 신호를 복조(quadrature demodulate)하여 I 및 Q 신호로 출력한다. 신호 처리부(120)는 복조기(119)에서 출력되는 I 및 Q 신호를 입력하여 기저대역의 디지털 데이터 및 음성 신호를 발생하며, 수신 신호의 전계 강도 (RSSI: Signal Strength Indicator) 및 신호대 간섭비(E/lo)를 검출하여 출력한다. 제어부(111)는 신호처리부(120)에서 출력하는 RSSI 및 E/lo를 입력하며, 이 신호를 분석하여 상호 변조 잡음을 제거하기 위한 감쇄 제어 신호 ATT 및 제1 및 제2 제어 신호 CLT1, CLT2를 발생한다.
즉 대한민국 특허 제10-0222404호에서 개시된 수신 장치는 상호 변조 잡음에 의하여 수신 장치의 선형성이 저하되면, 제어부(111)에서 제어 신호를 발생하여 저잡음 증폭기(113), 중간 주파수 증폭기(117), 제1 및 제2 감쇄기(113, 131) 에 인가되는 전압 또는 전류를 증가시켜 선형성을 개선하고, 수신 장치의 수신 감도를 개선시킨다. 그러나, 상기의 수신 장치는 선형성을 개선시키기 위하여 별도의 제어 회로를 구비하여야 하고, 이로 인하여 수신 장치의 구성이 복잡해진다는 단점이 있었다.
본 발명의 목적은 상호 변조 잡음을 제거하여 무선 주파수 수신 장치의 선형성을 개선시킬 수 있는 하모닉 회로를 제공하는 것이다.
본 발명의 다른 목적은 수신 장치에 별도의 제어 회로를 구비하지 않고, 하모닉 회로를 이용하여 소자 자체에서 선형성을 개선시킬 수 있는 증폭기를 제공하는 것이다.
본 발명의 또 다른 목적은 수신 장치에 별도의 제어 회로를 구비하지 않고, 하모닉 회로를 이용하여 소자 자체에서 선형성을 개선시킬 수 있는 믹서 회로를 제공하는 것이다.
도 1은 종래의 수신 장치를 도시한 블록도.
도 2는 특정 신호가 NPN 및 PNP 트랜지스터에 각각 인가되었을 때, 주 신호 및 각 고조파 성분에 영향을 미치는 저항 성분을 등가적으로 도시한 회로도.
도 2는 특정 신호가 NPN 및 PNP 트랜지스터에 각각 인가되었을 때, 주 신호 및 각 고조파 성분에 영향을 미치는 저항 성분 및 리액턴스 성분을 등가적으로 도시한 회로도.
도 4a는 NPN 트랜지스터에 접속된 본 발명의 일실시예에 따른 하모닉 회로를 도시한 회로도.
도 4b는 NPN 트랜지스터에 접속된 본 발명의 다른 실시예에 따른 하모닉 회로를 도시한 회로도.
도 5a는 NPN 트랜지스터에 접속된 본 발명의 또 다른 실시예에 따른 하모닉 회로를 도시한 회로도.
도 5b는 NPN 트랜지스터에 접속된 본 발명의 또 다른 실시예에 따른 하모닉 회로를 도시한 회로도.
도 6은 종래의 증폭기를 도시한 회로도.
도 7은 본 발명의 일실시예에 따른 하모닉 회로를 증폭기에 적용한 실시예를 도시한 회로도.
도 8은 본 발명의 일실시예에 따른 하모닉 회로를 증폭기에 적용한 다른 실시예를 도시한 회로도.
도 9는 본 발명의 일실시예에 따른 하모닉 회로를 증폭기에 적용한 또 다른 실시예를 도시한 회로도.
도 10은 종래의 믹서를 도시한 회로도.
도 11은 본 발명의 일실시예에 따른 하모닉 회로를 믹서에 적용한 실시예를 도시한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
4100: 하모닉 회로 BN41: NPN 트랜지스터
BP41: PNP 트랜지스터 7100: 증폭부
7300: 하모닉 소스 회로 7500: 하모닉 부하 회로
10100: 증폭부 10300: 혼합부
11500: 하모닉 회로
상기와 같은 목적을 달성하기 위하여 본 발명은, 베이스, 에미터, 및 콜렉터를 구비하는 NPN 트랜지스터의 콜렉터에 나타나는 신호로부터 상호 변조 잡음을 상쇄하기 위한 하모닉 회로에 있어서, NPN 트랜지스터의 콜렉터에 접속되는 제1 단자, NPN 트랜지스터의 에미터에 접속되는 제2 단자, 베이스, 에미터, 및 콜렉터를 구비하되, 베이스는 상기 제2 단자에 접속되는 PNP 트랜지스터, 제1 단자 및 PNP 트랜지스터의 에미터 사이에 접속되는 제1 저항, 및 PNP 트랜지스터의 콜렉터 및접지 사이에 접속되는 제2 저항을 포함한다. 본 발명의 일실시예에 따른 하모닉 회로에 있어서, PNP 트랜지스터는 달링톤(Darlington) 방식으로 접속된 복수의 PNP 트랜지스터로 구성되며, PNP 트랜지스터의 베이스 및 제2 단자 사이에 접속된 위상 시프터를 더 포함할 수 있다.
본 발명의 일실시예에 따른 하모닉 회로를 증폭기에 적용한 실시예로서, 증폭기는 입력단 및 출력단을 구비하고, 입력단에 인가된 신호를 증폭하여 출력단으로 출력하는 증폭부, 증폭부의 입력단에 접속되는 제1 단자, 및 제2 단자를 구비하고, 제1 단자에 인가되는 신호를 전치 왜곡시켜 제2 단자로 출력하는 하모닉 소스 회로, 및 증폭부의 출력단에 접속되는 제1 단자, 및 제2 단자를 구비하고, 제1 단자에 인가되는 신호의 고조파 성분을 제거하여 제2 단자로 출력하는 하모닉 부하 회로를 포함한다. 본 발명의 일실시예에 따른 증폭기에 있어서, 증폭부는 인덕터, 제1 및 제2 NPN 트랜지스터 및 제1 및 제2 저항을 포함하며, 제1 NPN 트랜지스터의 콜렉터는 인덕터의 한쪽 단자에 접속되고, 베이스는 입력단을 형성하며, 에미터는 제2 NPN 트랜지스터의 베이스 및 제1 저항의 한쪽 단자와 접속되며, 제2 NPN 트랜지스터의 콜렉터는 인덕터의 한쪽 단자와 접속되어 출력단을 형성하고, 에미터는 제2 저항의 한쪽 단자와 접속되며, 인덕터의 다른 쪽 단자는 전압 소오스에 접속되고, 제1 및 제2 저항의 다른 쪽 단자는 접지된다. 하모닉 소스 회로의 제1 단자는 증폭부의 입력단에 접속되고, 제2 단자는 증폭부의 제1 NPN 트랜지스터의 콜렉터, 제2 NPN 트랜지스터의 베이스 및 제1 저항의 접속점에 접속되며, 하모닉 부하 회로의 제1 단자는 증폭부의 출력단에 접속되고, 제2 단자는 증폭부의 제2 NPN 트랜지스터의 에미터 및 제2 저항의 접속점에 접속된다. 하모닉 소스 회로는 베이스, 에미터, 및 콜렉터를 구비하되, 베이스는 하모닉 소스 회로의 제2 단자에 접속되는 PNP 트랜지스터, 하모닉 소스 회로의 제1 단자 및 PNP 트랜지스터의 에미터 사이에 접속되는 제1 저항, 및 PNP 트랜지스터의 콜렉터 및 접지 사이에 접속되는 제2 저항을 포함한다. 본 발명의 일실시예에 따른 증폭기의 하모닉 소스 회로는 PNP 트랜지스터의 베이스 및 하모닉 소스 회로의 제2 단자 사이에 접속되는 위상 시프터를 더 포함할 수 있다. 하모닉 부하 회로는 베이스, 에미터, 및 콜렉터를 구비하되, 베이스는 하모닉 부하 회로의 제2 단자에 접속되는 PNP 트랜지스터, 하모닉 부하 회로의 제1 단자 및 PNP 트랜지스터의 에미터 사이에 접속되는 제1 저항, 및 PNP 트랜지스터의 콜렉터 및 접지 사이에 접속되는 제2 저항을 포함한다. 본 발명의 일실시예에 따른 증폭기의 하모닉 부하 회로는 PNP 트랜지스터의 베이스 및 하모닉 부하 회로의 제2 단자 사이에 접속되는 위상 시프터를 더 포함할 수 있으며, PNP 트랜지스터는 달링톤 방식으로 접속된 복수의 PNP 트랜지스터로 구성될 수 있다.
본 발명의 일실시예에 따른 하모닉 회로를 증폭기에 적용한 다른 실시예로서, 증폭기는 입력단 및 출력단을 구비하고, 입력단에 인가되는 신호를 증폭시켜 출력단으로 출력하는 증폭부, 및 증폭부의 출력단에 접속되는 제1 단자 및 증폭부의 입력단에 접속되는 제2 단자를 구비하고, 제1 단자에 인가되는 신호의 고조파 성분을 제거하여 제2 단자로 출력하는 하모닉 회로를 포함한다. 증폭부는 인덕터, 제1 및 제2 NPN 트랜지스터 및 제1 및 제2 저항을 포함하며, 제1 NPN 트랜지스터의 콜렉터는 인덕터의 한쪽 단자에 접속되고, 베이스는 입력단을 형성하며, 에미터는제2 NPN 트랜지스터의 베이스 및 제1 저항의 한쪽 단자와 접속되며, 제2 NPN 트랜지스터의 콜렉터는 인덕터의 한쪽 단자와 접속하여 출력단을 형성하고, 에미터는 제2 저항의 한쪽 단자와 접속되며, 인덕터의 다른 쪽 단자는 전압 소오스에 접속되고, 제1 및 제2 저항의 다른 쪽 단자는 접지된다. 하모닉 회로는 베이스, 에미터, 및 콜렉터를 구비하되, 베이스는 하모닉 회로의 제2 단자에 접속되는 PNP 트랜지스터, 하모닉 회로의 제1 단자 및 PNP 트랜지스터의 에미터 사이에 접속되는 제1 저항, 및 PNP 트랜지스터의 콜렉터 및 접지 사이에 접속되는 제2 저항을 포함한다. 본 발명의 다른 실시예에 따른 증폭기의 하모닉 회로는 PNP 트랜지스터의 베이스 및 하모닉 회로의 제2 단자 사이에 접속되는 위상 시프터를 더 포함할 수 있다. 본 발명의 다른 실시예에 따른 증폭기의 하모닉 회로는 제1 단자 및 제2 단자를 구비하고, 제1 단자는 하모닉 회로의 제1 단자를 형성하고, 제2 단자는 하모닉 회로의 제2 단자를 형성하는 다이오드 소자를 포함하며, 하모닉 회로는 다이오드 소자의 제2 단자 및 하모닉 회로의 제2 단자 사이에 접속되는 위상 시프터를 더 포함할 수 있다. 또한 본 발명의 다른 실시예에 따른 증폭기에 있어서, 증폭기는 증폭부의 입력단 및 증폭부의 제2 NPN 트랜지스터의 에미터 사이에 접속된 가변 저항을 더 포함할 수 있다.
본 발명의 일실시예에 따른 하모닉 회로를 믹서에 적용한 일실시예로서, 믹서는 입력신호를 증폭시키는 증폭부, 증폭부의 출력 신호와 국부 발진 신호를 혼합하여 중간 주파수 신호를 출력하는 혼합부, 및 증폭부에 접속되는 제1 및 제2 단자를 구비하고, 제1 단자로부터 인가되는 신호의 고조파 성분을 제거하여 제2 단자로출력하는 하모닉 회로를 포함한다. 본 발명의 일실시예에 따른 믹서에 있어서, 증폭부는 적어도 하나의 NPN 트랜지스터를 포함하고, 하모닉 회로의 제1 및 제2 단자는 각각 NPN 트랜지스터의 콜렉터 및 에미터에 접속된다. 하모닉 회로는 베이스, 에미터, 및 콜렉터를 구비하되, 베이스는 하모닉 회로의 제2 단자에 접속되는 PNP 트랜지스터, 하모닉 회로의 제1 단자 및 PNP 트랜지스터의 에미터 사이에 접속되는 제1 저항, 및 PNP 트랜지스터의 콜렉터 및 접지 사이에 접속되는 제2 저항을 포함한다. 본 발명의 일실시예에 따른 믹서에 있어서, 하모닉 회로의 PNP 트랜지스터는 달링톤 방식으로 접속된 복수의 PNP 트랜지스터로 구성될 수 있으며, 하모닉 회로는 PNP 트랜지스터의 베이스 및 하모닉 회로의 제2 단자 사이에 접속되는 위상 시프터를 더 포함할 수 있다.
이하, 본 발명의 일실시예에 따른 하모닉 회로의 동작 및 구성을 설명하고, 이러한 일실시예를 응용한 다른 실시예를 구체적으로 설명한다.
본 발명의 일실시예에 따른 하모닉 회로의 동작
도 2 및 도 3은 본 발명의 일실시예에 따른 하모닉 회로의 동작을 설명하기 위한 개념도이다. 도 2 및 도 3에서는, 수신단에서 문제가 되는 주 신호의 3배 고조파까지를 도시하였다.
도 2는 특정 신호가 NPN 및 PNP 트랜지스터(201, 203)에 각각 인가되었을 때, 주 신호 및 각 고조파 성분에 영향을 미치는 저항 성분을 등가적으로 도시한 회로도이다.
NPN 트랜지스터(201)의 경우, 주 신호, 2배 고조파, 3배 고조파를 각각 f0, 2f0, 3f0라고 하면, 이들 신호가 NPN 트랜지스터(201)에 인가되었을 때, 각각의 신호에 영향을 주는 NPN 트랜지스터(201)의 저항 성분은 등가적으로 g1, g2, g3로 표시된다.
PNP 트랜지스터(203)의 경우, 2배 고조파, 3배 고조파를 각각 2f0, 3f0라 하면, 이들 신호가 PNP 트랜지스터(203)에 인가되었을 때, 각각의 신호에 영향을 주는 PNP 트랜지스터(203)의 저항 성분은 등가적으로 -g2, -g3로 표시된다. PNP 트랜지스터(203)는 이득이 비교적 작다는 특성으로 인해, 주 신호에는 실질적으로 영향을 미치지 않는다. 다만, PNP 트랜지스터(203)의 경우에도 NPN 트랜지스터(201)와 마찬가지로 주 신호에 대한 고조파는 발생시키며, 이때, 각각의 고조파는 서로 다른 크기의 부하를 느끼게 된다.
도 2는 특정 신호가 NPN 및 PNP 트랜지스터(301, 303)에 각각 인가되었을 때, 주 신호 및 각 고조파 성분에 영향을 미치는 저항 성분 및 리액턴스 성분을 등가적으로 도시한 회로도이다.
도 3에서 보는 바와 같이, 각각의 신호에 영향을 미치는 부하는 저항 성분 g과 리액턴스 성분 x의 병렬접속으로 표현될 수 있다. NPN 트랜지스터(301)의 경우, 주 신호, 2배 고조파, 3배 고조파를 각각 f0, 2f0, 3f0라고 하면, 이들 신호가 NPN 트랜지스터(301)에 인가되었을 때, 각각의 신호에 영향을 주는 NPN 트랜지스터(301)의 부하는 커패시터 x1, x2, x3 및 저항 g1, g2, g3 각각의 병렬접속으로 등가적으로 표현된다.
PNP 트랜지스터(303)의 경우, 2배 고조파, 3배 고조파를 각각 2f0, 3f0라 하면, 이들 신호가 PNP 트랜지스터(303)에 인가되었을 때, 각각의 신호에 영향을 주는 PNP 트랜지스터(303)의 부하는 등가적으로 커패시터 -x2, -x3 및 저항 -g2, -g3의 각각의 병렬접속으로 등가적으로 표현된다. 이 경우에도 도 2와 마찬가지로 PNP 트랜지스터(303)는 주 신호에 대한 영향은 거의 미치지 않은 채 주 신호의 고조파 성분에 대해서만 부하를 발생시킨다.
NPN 트랜지스터(301)에 인가되는 신호에 영향을 미치는 저항 성분 g1, g2, g3 및 리액턴스 성분 x1, x2, x3은 PNP 트랜지스터(303)에 인가되는 신호에 영향을 미치는 저항 성분 -g2, -g3 및 리액턴스 성분 -x2, -x3과 서로 다른 부호의 값을 가진다. 따라서, 도 2 및 도 3에서 보는 바와 같이 NPN 트랜지스터(201, 301)로 구성된 비선형 회로에 있어서, PNP 트랜지스터(203, 303) 즉, 하모닉 부하를 적절히 접속시키면 NPN 트랜지스터(201, 301)에서 발생하는 비선형 성분이 상쇄되어 선형적인 NPNP 트랜지스터(205, 305)가 된다.
본 발명의 일실시예에 따른 하모닉 회로의 기본 구성
도 4a는 NPN 트랜지스터에 접속된 본 발명의 일실시예에 따른 하모닉 회로를 도시한 회로도이다.
도 4a에 도시된 바와 같이, 하모닉 회로(4100)는 제1 단자(401) 및 제2 단자(403)를 구비하며, 제1 단자(401)는 NPN 트랜지스터 BN의 콜렉터에 접속되고,제2 단자(403)는 NPN 트랜지스터 BN의 에미터에 접속된다.
하모닉 회로(4100)의 구성을 좀더 상세하게 설명한다.
하모닉 회로(4100)는 PNP 트랜지스터 BP41, 및 제1 및 제2 저항 R41, R42을 포함한다. 제1 저항 R41의 한쪽 단자는 하모닉 회로(4100)의 제1 단자(401)에 접속되고, 다른 쪽 단자는 PNP 트랜지스터 BP41의 에미터에 접속된다. PNP 트랜지스터 BP41의 베이스는 하모닉 회로(4100)의 제2 단자(403)에 접속되고, 콜렉터는 제2 저항 R42의 한쪽 단자와 접속된다. 제2 저항 R42의 다른 쪽 단자는 접지된다. 제1 저항 R41은 도 4a에 도시된 바와 같이, 가변 저항으로 구현될 수 있다.
본 발명의 다른 실시예에 따른 하모닉 회로(4200)에 있어서, 도 4b에 도시된 바와 같이, PNP 트랜지스터 BP41를 복수의 PNP 트랜지스터의 달링톤(Darlington) 접속으로 구현할 수 있다. PNP 트랜지스터 BP41는 NPN 트랜지스터 BN41에 비하여 이득이 작기 때문에, 각 신호에 영향을 미치는 부하 또한 NPN 트랜지스터 BN41보다 작다. 따라서, 복수의 PNP 트랜지스터를 이용하여 하모닉 회로를 구현하면 보다 선형화된 NPNP 트랜지스터를 얻을 수 있다. 즉, 본 발명의 다른 실시예에 따르면, 도 4a에 도시된 PNP 트랜지스터 BP41를 도 4b에 도시된 바와 같이 달링톤 접속을 갖는 제1 PNP 트랜지스터 BP41 및 제2 PNP 트랜지스터 BP42로 구성한다. 도 4b에서는 PNP 트랜지스터 BP41가 제1 및 제2 PNP 트랜지스터 BP41, BP42로 구현된 것을 보여주고 있지만, 당업자에게 자명한 바와 같이, 본 발명의 정신은 PNP 트랜지스터의 특정 숫자에 한정되는 것은 아니며, 실시예에 따라서 그 숫자를 증가시키거나 감소시킬 수 있다.
도 5a는 NPN 트랜지스터에 접속된 본 발명의 또 다른 실시예에 따른 하모닉 회로를 도시한 회로도이다.
도 5a에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 하모닉 회로(5100)는 PNP 트랜지스터 BP51의 베이스에 위상 시프터 PS51가 제공된다는 점에서 도 4a 및 도 4b에 도시된 회로와 차이점을 갖는다. 즉, 도 5a에 도시된 바와 같은 실시예에 따르면, 하모닉 회로(5100)는 PNP 트랜지스터 BP51, 위상 시프터 PS51, 및 제1 및 제2 저항 R51, R52을 포함한다. 위상 시프터 PS51의 한쪽 단자는 PNP 트랜지스터 BP51의 베이스에 접속되고, 다른 쪽 단자는 하모닉 회로(5100)의 제2 단자(503)에 접속된다. 이와 같이, 하모닉 회로(5100)에 위상 시프터 PS51를 접속시킨 경우에는 NPN 트랜지스터 BN51에서 발생한 고조파들이 갖는 리액턴스 성분 및 위상 왜곡을 위상 시프터 PS51를 통하여 제거함으로써 NPN 트랜지스터의 선형성을 더욱 개선시킬 수 있다.
본 발명의 또 다른 실시예에 따른 하모닉 회로(5200)에 있어서, 상기 기술한 하모닉 회로(4200)와 마친가지로, 도 5b에 도시된 바와 같이, PNP 트랜지스터 BP51를 복수의 PNP 트랜지스터의 접속으로 구현할 수 있다. 즉, 본 발명의 일실시예에 따르면, 도 5a에 도시된 PNP 트랜지스터 BP51을 도 5b에 도시된 바와 같이 달링톤 접속을 갖는 PNP 트랜지스터 BP52로 구성한다.
본 발명의 일실시예에 따른 하모닉 회로를 증폭기에 적용한 실시예
이하에서는, 종래의 증폭기의 구성과 동작을 설명한 후, 본 발명에 따른 하모닉 회로를 증폭기에 적용한 실시예를 설명한다.
도 6은 종래의 증폭기를 도시한 회로도이다.
도 6에 도시된 바에 따르면, 종래의 증폭기는 입력단 Vin 및 출력단 Vout을 구비하고, 입력단 Vin에 인가된 신호를 출력단 Vout으로 출력한다.
이하, 도 6을 참조하여, 종래의 증폭기의 구성을 상세히 설명한다.
증폭기는 인덕터 L61, 제1 및 제2 NPN 트랜지스터 BN61, BN62, 및 제1 및 제2 저항 RA61, RA62을 포함한다. 제1 NPN 트랜지스터 BN61의 콜렉터는 인덕터 L61의 한쪽 단자와 접속되고, 베이스는 증폭기의 입력단 Vin을 형성한다. 제1 NPN 트랜지스터 BN61의 에미터는 제2 NPN 트랜지스터 BN62의 베이스 및 제1 저항 RA61의 한쪽 단자와 접속된다. 제2 NPN 트랜지스터 BN62의 콜렉터는 인덕터 L61의 한쪽 단자에 접속되어 출력단을 형성하고, 에미터는 제2 저항 RA62의 한쪽 단자와 접속된다. 인덕터 L61의 다른 쪽 단자는 전압 소오스 Vcc에 접속되고, 제1 및 제2 저항 RA61, RA62의 다른 쪽 단자는 접지된다. 바람직하게는 증폭기의 입력단 Vin 및 출력단 Vout에 제1 및 제2 커패시터(도시되지 않음)가 접속될 수 있다. 이 때 제1 및 제2 커패시터는 입력단 Vin 및 출력단 Vout에 직류 성분이 유입되는 것을 차단한다.
도 6에 도시된 증폭기의 동작 및 문제점을 설명한다.
증폭기의 입력단 Vin을 통하여 무선 주파수 신호가 인가되면, 제1 NPN 트랜지스터 BN61에 의하여 일차적으로 증폭된다. 제1 NPN 트랜지스터 BN61에 의하여 증폭된 신호는 제2 NPN 트랜지스터 BN62의 베이스를 통해 인가됨으로써, 제2 NPN 트랜지스터 BN62에 의하여 2차적으로 증폭된다.
이러한 종래의 증폭기에 있어서, 입력단 Vin을 통해 입력 신호가 인가되면, 입력 신호가 증폭됨과 동시에, 제1 NPN 트랜지스터 BN61의 비선형성으로 인하여 입력 신호의 고조파 성분들이 발생한다. 이러한 고조파 성분들은 다시 제2 NPN 트랜지스터 BN62의 베이스를 통하여 인가되고, 다시 증폭된다. 따라서 증폭기의 출력단 Vout에는 입력 신호의 증폭 신호 이외에, 각종 고조파 성분 및 이들의 조합으로 된 상호 변조 잡음이 출력되며, 이러한 상호 변조 잡음은 상기 설명한 바와 같이, 시스템 전체에 영향을 미친다.
도 7은 본 발명에 따른 하모닉 회로를 증폭기에 적용한 실시예를 도시한 회로도이다.
도 7에 도시된 바와 같이, 본 발명의 일실시예에 따른 하모닉 회로가 적용된 증폭기는 증폭부(7100), 하모닉 소스 회로(7300) 및 하모닉 부하 회로(7500)를 포함한다.
증폭부(7100)의 입력단 Vin 및 출력단 Vout에는 각각 하모닉 소스 회로(7300) 및 하모닉 부하 회로(7500)가 접속된다. 하모닉 소스 회로(7300)와 하모닉 부하 회로(7500)는 각각 증폭부(7100)의 입력단 Vin 및 출력단 Vout에 접속되어, 증폭부(7100)의 상호 변조 잡음을 입력단 Vin의 신호를 전치 왜곡 시키고, 출력단 Vout의 신호에 나타난 상호 변조 잡음을 제거한다.
하모닉 소스 회로(7300)는 제1 단자(701) 및 제2 단자(703)를 구비하며, 제1 단자(701)는 증폭부(7100)의 입력단 Vin에 접속되고, 제2 단자(703)는 증폭부(7100)의 제1 NPN 트랜지스터 BN61의 에미터, 제2 NPN 트랜지스터 BN62의 베이스 및 제1 저항 RA61의 한쪽 단자의 접속점에 접속된다. 하모닉 부하 회로(7500)는 제1 단자(705) 및 제2 단자(707)을 구비하고, 제1 단자(705)는 증폭부(7100)의 출력단 Vout에 접속되고, 제2 단자(707)는 증폭부(7100)의 제2 NPN 트랜지스터 BN62의 에미터 및 제2 저항 RA62의 한쪽 단자의 접속점에 접속된다.
도 7에 도시된 회로의 구성을 좀더 상세하게 설명한다.
하모닉 소스 회로(7300)는 제1 및 제2 저항 RS71, RS72, 및 PNP 트랜지스터 BP71를 포함한다. 제1 저항 RS71의 한쪽 단자는 하모닉 소스 회로(7300)의 제1 단자(701)에 접속되고, 다른 쪽 단자는 PNP 트랜지스터 BP71의 에미터에 접속된다. PNP 트랜지스터 BP71의 베이스는 하모닉 소스 회로(7300)의 제2 단자(703)에 접속되고, 콜렉터는 제2 저항 RS72의 한쪽 단자와 접속된다. 제2 저항 RS72의 다른 쪽 단자는 접지된다. 본 발명의 일실시예에 따른 하모닉 소스 회로(7300)는 도 7에서 보는 바와 같이, 위상 시프터 PS71을 더 포함할 수 있으며, 이때에는 위상 시프터 PS71의 한쪽 단자는 PNP 트랜지스터 BP71의 베이스에 접속되고, 다른 쪽 단자는 하모닉 소스 회로(7300)의 제2 단자(703)에 접속된다.
하모닉 부하 회로(7500)는 제1 및 제2 저항 RL71, RL72, PNP 트랜지스터 BP72를 포함한다. 제1 저항 RL71의 한쪽 단자는 하모닉 부하 회로(7500)의 제1 단자(705)에 접속되고, 다른 쪽 단자는 PNP 트랜지스터 BP72의 에미터에 접속된다. PNP 트랜지스터 BP72의 베이스는 하모닉 부하 회로(7500)의 제2 단자(707)에 접속되고, 콜렉터는 제2 저항 RL72의 한쪽 단자와 접속된다. 또한 제2 저항 RL72의 다른 쪽 단자는 접지된다. 본 발명의 일실시예에 따른 하모닉 부하 회로(7500)는 도7에 도시된 바와 같이, 위상 시프터 PS72를 더 포함할 수 있으며, 이때에는 위상 시프터 PS72의 한쪽 단자는 PNP 트랜지스터 BP72의 베이스에 접속되고, 다른 쪽 단자는 하모닉 부하 회로(7500)의 제2 단자(707)를 형성한다. 또한, 제1 저항 RL71은 도 7에 도시된 바와 같이, 가변 저항으로 구현될 수 있다.
더 나아가, 본 발명의 다른 실시예에 따라서는 하모닉 부하 회로(7500)에 포함된 PNP 트랜지스터 BP72를, 도 4b 및 도 5b와 관련하여 이미 설명한 바와 같이, 복수의 PNP 트랜지스터의 달링톤 접속으로 구현할 수 있다. 이와 같이, 복수의 PNP 트랜지스터로 하모닉 부하 회로(7500)를 구성하는 경우에는 증폭부(7100)의 출력단 Vout에서 발생하는 상호 변조 잡음을 더욱 세밀히 제거할 수 있으며, 따라서 증폭기의 선형성을 더욱 증대시킬 수 있다.
이하, 본 발명의 일실시예에 따른 증폭기의 동작을 설명한다.
하모닉 소스 회로(7300)의 제1 단자(701)를 통하여 입력 신호 Vin가 인가되면, PNP 트랜지스터 BP71에 의하여 입력 신호 Vin의 고조파 성분들이 발생한다. PNP 트랜지스터 BP71에 의하여 발생한 각 고조파 성분들은 상기 설명한 바와 같이, 서로 다른 크기의 부하를 느끼며, 이때 고조파 성분들에 영향을 미치는 부하들은 양의 값을 띈다. 나아가 하모닉 소스 회로(7300)에 위상 시프터 PS71을 더 포함하는 경우에는, PNP 트랜지스터 BP71에 의하여 발생한 고조파 신호들의 위상이 더욱 왜곡된다.
즉 입력 신호 Vin를 하모닉 소스 회로(7300)에 의하여 전치 왜곡시키고, 이 왜곡 신호를 하모닉 소스 회로(7300)의 제2 단자(703)로 출력시킴으로써,증폭부(7100)의 제1 NPN 트랜지스터 BN61에 의해 발생된 고조파 성분들을 상쇄한다. 나아가, 상기 제2 단자(703)로 출력된 왜곡 신호를 제2 NPN 트랜지스터 BN62의 베이스에 인가함으로써 제2 NPN 트랜지스터 BN62에서 발생할 고조파 성분을 상쇄함으로써, 증폭기의 선형성 및 OIP3(Output Third-Order Intercept Point) 값을 개선시킨다.
하모닉 부하 회로(7500)는 증폭부(7100)의 출력 신호 Vout를 제1 단자(705)를 통해 인가받는다. 하모닉 부하 회로(7500)는, 하모닉 소스 회로(7300)을 통해 상호 변조 잡음이 어느 정도 상쇄된 Vout 신호로부터, 상호 변조 잡음을 더욱 제거한다.
즉, PNP 트랜지스터 BP72는 주 신호에는 영향을 미치지 않으면서 고조파 성분만을 발생시키는데, 상기 설명한 바와 같이, PNP 트랜지스터 BP72에 의해 발생하는 고조파 성분들은 양의 부하를 갖는다. 따라서, 증폭기의 제1 및 제2 NPN 트랜지스터 BN61, BN62에 의하여 발생한 음의 부하를 갖는 고조파 성분들을 상쇄시킴으로써, OIP3 값을 개선시키며, 증폭기의 선형 동작을 지원한다. 또한 하모닉 부하 회로(7500)에 위상 시프터 PS72를 더 포함시킴으로써 출력 신호 Vout에 나타나는 고조파 성분이 갖는 리액턴스 성분 및 위상 왜곡을 더욱 보상할 수 있다.
도 8은 본 발명에 따른 하모닉 회로를 증폭기에 적용한 다른 실시예를 도시한 회로도이다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 증폭기는 증폭부(8100) 및 하모닉 회로(8300)를 포함하며, 하모닉 회로(8100)가증폭부(8100)에 피드백으로 접속되었다는 점에서 도 7에 도시된 회로와 차이점을 갖는다. 즉 하모닉 회로(8100)의 제1 단자(801)를 증폭부(8100)의 출력단 Vout에 접속시키고, 제2 단자(803)를 증폭부(8100)의 입력단 Vin에 접속시켜, 출력단 Vout에 나타나는 고조파 성분들을 피드백시켜 제거한다. 이와 같이 하모닉 회로를 피드백으로 접속시키는 경우에는 바람직하게는 하모닉 회로(8300)의 제2 단자(803)와 입력단 Vin 사이에 저항 소자 Rf가 제공되며, 입력단 Vin 과 접지 사이에 저항 소자 Ri가 제공된다.
나아가, 도 8에 도시된 바와 같이, 증폭기의 입력단 Vin과 증폭부(8100)의 제2 NPN 트랜지스터 BN62의 에미터 사이에 가변 저항 R83이 접속될 수 있다. 이러한 경우에, 가변 저항 R83은 증폭기의 주 이득에는 큰 영향을 미치지 않으면서, 하모닉 회로(8300)에서 피드백된 신호를 증폭부(8100)의 제2 NPN 트랜지스터 BN62에 직접적으로 인가함으로써, 증폭기의 선형성을 더욱 개선시킨다.
도 9는 본 발명에 따른 하모닉 회로를 증폭기에 적용한 또 다른 실시예를 도시한 회로도이다.
도 9에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 증폭기는 증폭부(9100) 및 하모닉 회로(9300)를 포함하며, 하모닉 회로(9300)가 다이오드 소자 DI를 포함한다는 점에서 있어서, 도 8에 도시된 회로와 차이점을 갖는다. 다이오드 소자 DI는 제1 및 제2 단자(905, 907)를 구비하고 제1 단자(905)에 인가된 + 전류를 제2 단자(907)로 도통시킨다. 다이오드 소자 DI의 제1 단자(905)는 하모닉 회로(9300)의 제1 단자(901)를 형성하고, 제2 단자(907)는 하모닉 회로(9300)의제2 단자(903)를 형성한다. 하모닉 회로(9300)는 출력단 Vout의 신호를 다이오드 소자 DI를 통해 피드백 시킴으로써, 출력단 Vout에 나타나는 고조파 성분들을 다이오드 소자 DI에서 발생하는 고조파 성분과 상쇄하며, 증폭기의 OIP3 값을 더욱 개선시킨다. 또한, 도 9에 도시된 실시예에 있어서, 하모닉 회로(9300)의 제2 단자(903)와 다이오드 소자 DI의 제2 단자(907) 사이에 위상 시프터가 제공될 수 있다.
하모닉 회로를 믹서에 적용한 실시예
이하에서는, 종래의 믹서의 구성과 동작을 설명한 후, 본 발명의 일실시예에 따른 하모닉 회로를 믹서에 적용한 실시예를 설명한다.
도 10은 종래의 믹서를 도시한 회로도이다. 도 10에 도시된 바에 따르면, 믹서는 증폭부(10100) 및 혼합부(10300)로 구성된다. 증폭부(10100)는 NPN 트랜지스터 BN101 및 저항 RA101을 포함하며, 혼합부(10300)는 제1 및 제2 NPN 트랜지스터 BM101, BM102, 및 제1 및 제2 저항 RM101, RM102를 포함한다.
믹서의 구성을 좀 더 상세하게 설명한다.
증폭부(10100)의 NPN 트랜지스터 BN101의 콜렉터는 혼합부(10300)의 제1 및 제2 NPN 트랜지스터 BM101, BM102의 에미터의 접속점과 접속되고, 베이스에는 입력 신호가 인가된다. NPN 트랜지스터 BN101의 에미터는 저항 RA101의 한쪽 단자와 접속되며, 저항 RA101의 다른 쪽 단자는 접지된다.
혼합부(10300)의 제1 및 제2 저항 RM101, RM102의 한쪽 단자는 각각 전압 소오스 Vcc와 접속되고, 다른 쪽 단자는 각각 제1 및 제2 NPN 트랜지스터 BM101,BM102의 콜렉터와 접속되어 각각 믹서의 -출력단 Vout- 및 +출력단 Vout+을 형성한다. 제1 및 제2 NPN 트랜지스터 BM101, BM102의 베이스에는 각각 + 및 - LO 신호가 입력되며, 에미터는 서로 접속된다.
이하, 종래 믹서의 동작 및 문제점을 설명한다.
증폭부(10100)는 NPN 트랜지스터 BN101의 베이스를 통하여 입력 신호가 인가되면, 이를 증폭하여 혼합부(10300)로 출력한다. 혼합부(10300)는 증폭부(10100)에 의해 증폭된 입력 신호와 제1 및 제2 NPN 트랜지스터 BM101, BM102의 베이스를 통하여 입력된 국부 발진 신호 LO+, LO-와 혼합하여 중간 주파수 또는 기저 대역 신호를 출력단 Vout으로 출력한다.
이와 같은 종래의 믹서에 있어서, 입력 신호가 증폭부(10100)의 NPN 트랜지스터 BN101의 베이스를 통하여 인가되면, 상기 설명한 바와 같이, 증폭된 주 신호 이외에 주 신호의 각 고조파 성분들이 발생한다. 이러한 고조파 성분들은 혼합부(10300)로 출력되어 LO 신호와 혼합되며, 믹서의 출력단 Vout에서는 주 신호의 중간 주파수 또는 기저 대역 신호 이외에 상호 변조 잡음이 발생한다. 이러한 상호 변조 잡음은 수신단에서 신호의 수신감도를 저하시키는 요인이 되며, 필터로 제거가 곤란한 특징을 갖는다.
도 11은 본 발명의 일실시예에 따른 하모닉 회로를 믹서에 적용한 실시예를 도시한 회로도이다.
도 11에 도시된 바와 같이, 믹서는 증폭부(10100)에 본 발명의 일실시예에 따른 하모닉 회로(11500)가 접속된다. 하모닉 회로(11500)는 제1 단자(1101) 및제2 단자(1103)를 구비하고, 제1 단자(1101)는 증폭부(10100)의 NPN 트랜지스터 BN101의 콜렉터에 접속되고, 제2 단자(1103)는 NPN 트랜지스터 BN101의 에미터에 접속된다.
이하, 도 11을 참조하여 본 발명의 일실시예에 따른 하모닉 회로를 적용한 믹서의 구성과 동작을 설명한다.
하모닉 회로(11500)는 제1 및 제2 저항 RL111, RL112, 및 PNP 트랜지스터 BP111를 포함한다. 제1 저항 RL111의 한쪽 단자는 하모닉 회로(11500)의 제1 단자(1101)에 접속되고, 다른 쪽 단자는 PNP 트랜지스터 BP111의 에미터에 접속된다. PNP 트랜지스터 BP111의 베이스는 하모닉 회로(11500)의 제2 단자(1103)에 접속되고, 콜렉터는 제2 저항 RL112의 한쪽 단자와 접속된다. 제2 저항 RL112의 다른 쪽 단자는 접지된다.
하모닉 회로(11500)는 증폭부(10100)에 포함된 NPN 트랜지스터 BN101에 의하여 발생한 고조파 성분들을 제거한다. 즉, 음의 부하를 갖는 고조파 성분들이 하모닉 회로(11500)의 제1 단자(1101)에 인가되면 PNP 트랜지스터 BP111에 의하여 발생한 양의 부하를 갖는 고조파 성분들과 상쇄된다. 따라서, 증폭된 주 신호만이 혼합부(10300)로 전송되어, 믹서의 출력단 Vout+, Vout-에 나타나는 상호 변조 잡음을 제거할 수 있으며, 따라서 믹서의 선형성이 개선되는 효과가 나타난다.
나아가 본 발명의 다른 실시예에 따라서는, 하모닉 회로(11500)에 포함된 PNP 트랜지스터 BP111를 복수의 PNP 트랜지스터의 달링톤 접속으로 구현할 수 있다. 이때에는 상기 설명한 바와 같이, 증폭부(10100)의 NPN 트랜지스터 BN101에서발생하는 고조파 성분들을 더욱 세밀히 제거하여, 선형성이 우수한 믹서를 구현할 수 있다.
본 발명의 정신은 상기 증폭기 및 믹서의 특정 구현에 한정되는 것이 아니며, 당업자에게 자명한 바와 같이, 적어도 하나의 NPN 트랜지스터를 포함하는 비선형 소자에 있어서, 본 발명에 따른 하모닉 회로가 적용될 수 있다. 나아가, 본 발명의 일실시예에 따른 하모닉 회로 및 이를 응용한 회로들은 모두 BJT 소자를 이용하여 구현되었으나, 본 발명의 개념은 서로 상보적으로 동작할 수 있는 증폭 소자 예를 들어 N형 MOSFET과 P형 MOSFET 소자를 이용한 경우에도 적용될 수 있음은 당연하다.
본 발명에 따르면, 하모닉 회로를 이용함으로써, 수신 장치의 선형성을 개선시킬 수 있고, 이에 따라 수신 감도를 높일 수 있다.
또한, 수신 장치에 별도의 제어 회로를 구비하지 않고, 수신 장치에 포함되는 증폭기 자체 내에서 상호 변조 잡음을 제거함으로써, 증폭기 및 수신 장치의 선형성을 개선시킬 수 있다.
더 나아가, 수신 장치에 별도의 제어 회로를 구비하지 않고, 수신 장치에 포함되는 믹서 내에서 상호 변조 잡음을 제거함으로써, 믹서 및 수신 장치의 선형성을 개선시킬 수 있다.

Claims (23)

  1. 베이스, 에미터, 및 콜렉터를 구비하는 NPN 트랜지스터의 콜렉터에 나타나는 신호로부터 상호 변조 잡음을 상쇄하기 위한 하모닉 회로에 있어서,
    상기 NPN 트랜지스터의 콜렉터에 접속되는 제1 단자,
    상기 NPN 트랜지스터의 에미터에 접속되는 제2 단자,
    베이스, 에미터, 및 콜렉터를 구비하되, 상기 베이스는 상기 제2 단자에 접속되는 PNP 트랜지스터,
    상기 제1 단자 및 상기 PNP 트랜지스터의 에미터 사이에 접속되는 제1 저항, 및
    상기 PNP 트랜지스터의 콜렉터 및 접지 사이에 접속되는 제2 저항
    을 포함하는 하모닉 회로.
  2. 제1항에 있어서,
    상기 PNP 트랜지스터는 달링톤(Darlington) 방식으로 접속된 복수의 PNP 트랜지스터로 구성된 하모닉 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 PNP 트랜지스터의 베이스 및 상기 제2 단자 사이에 접속된 위상 시프터를 더 포함하는 하모닉 회로.
  4. 입력단 및 출력단을 구비하고, 상기 입력단에 인가된 신호를 증폭하여 상기 출력단으로 출력하는 증폭부,
    상기 증폭부의 입력단에 접속되는 제1 단자, 및 제2 단자를 구비하고, 상기 제1 단자에 인가되는 신호를 전치 왜곡시켜 상기 제2 단자로 출력하는 하모닉 소스 회로, 및
    상기 증폭부의 출력단에 접속되는 제1 단자, 및 제2 단자를 구비하고, 상기 제1 단자에 인가되는 신호의 고조파 성분을 제거하여 제2 단자로 출력하는 하모닉 부하 회로를 포함하고,
    상기 하모닉 소스 회로는, 베이스, 에미터, 및 콜렉터를 구비하며 상기 베이스는 상기 하모닉 소스 회로의 제2 단자에 접속되는 PNP 트랜지스터, 상기 하모닉 소스 회로의 제1 단자 및 상기 PNP 트랜지스터의 에미터 사이에 접속되는 제1 저항, 및 상기 PNP 트랜지스터의 콜렉터 및 접지 사이에 접속되는 제2 저항을 포함하고,
    상기 하모닉 부하 회로는, 베이스, 에미터, 및 콜렉터를 구비하며 상기 베이스는 상기 하모닉 부하 회로의 제2 단자에 접속되는 PNP 트랜지스터, 상기 하모닉 부하 회로의 제1 단자 및 상기 PNP 트랜지스터의 에미터 사이에 접속되는 제1 저항, 및 상기 PNP 트랜지스터의 콜렉터 및 접지 사이에 접속되는 제2 저항
    을 포함하는 증폭기.
  5. 제4항에 있어서,
    상기 증폭부는 인덕터, 제1 및 제2 NPN 트랜지스터, 및 제1 및 제2 저항을 포함하며,
    상기 제1 NPN 트랜지스터의 콜렉터는 상기 인덕터의 한쪽 단자에 접속되고, 베이스는 상기 입력단을 형성하며, 에미터는 상기 제2 NPN 트랜지스터의 베이스 및 상기 제1 저항의 한쪽 단자에 접속되며, 상기 제2 NPN 트랜지스터의 콜렉터는 상기 인덕터의 한쪽 단자와 접속하여 상기 출력단을 형성하고, 에미터는 제2 저항의 한쪽 단자에 접속되며, 상기 인덕터의 다른 쪽 단자는 전압 소오스에 접속되고, 상기 제1 및 제2 저항의 다른 쪽 단자는 접지되는 증폭기.
  6. 제4항에 있어서,
    상기 하모닉 소스 회로의 제1 단자는 상기 증폭부의 입력단에 접속되고, 제2 단자는 상기 증폭부의 제1 NPN 트랜지스터의 에미터, 제2 NPN 트랜지스터의 베이스 및 제1 저항의 접속점에 접속되며,
    상기 하모닉 부하 회로의 제1 단자는 상기 증폭부의 출력단에 접속되고, 제2 단자는 상기 증폭부의 제2 NPN 트랜지스터의 에미터 및 제2 저항의 접속점에 접속되는 증폭기.
  7. (삭제)
  8. 제4항에 있어서,
    상기 하모닉 소스 회로는 상기 PNP 트랜지스터의 베이스 및 상기 하모닉 소스 회로의 제2 단자 사이에 접속되는 위상 시프터를 더 포함하는 증폭기.
  9. (삭제)
  10. 제4항에 있어서,
    상기 하모닉 부하 회로는 상기 PNP 트랜지스터의 베이스 및 상기 하모닉 부하 회로의 제2 단자 사이에 접속되는 위상 시프터를 더 포함하는 증폭기.
  11. 제10항에 있어서,
    상기 PNP 트랜지스터는 달링톤 방식으로 접속된 복수의 PNP 트랜지스터로 구성된 증폭기.
  12. 입력단 및 출력단을 구비하고, 상기 입력단에 인가되는 신호를 증폭시켜 상기 출력단으로 출력하는 증폭부, 및
    상기 증폭부의 출력단에 접속되는 제1 단자 및 상기 증폭부의 입력단에 접속되는 제2 단자를 구비하고, 상기 제1 단자에 인가되는 신호의 고조파 성분을 제거하여 상기 제2 단자로 출력하는 하모닉 회로를 포함하고,
    상기 하모닉 회로는, 베이스, 에미터, 및 콜렉터를 구비하며 상기 베이스는 상기 하모닉 회로의 제2 단자에 접속되는 PNP 트랜지스터, 상기 하모닉 회로의 제1 단자 및 상기 PNP 트랜지스터의 에미터 사이에 접속되는 제1 저항, 및 상기 PNP 트랜지스터의 콜렉터 및 접지 사이에 접속되는 제2 저항
    을 포함하는 증폭기.
  13. 제12항에 있어서,
    상기 증폭부는 인덕터, 제1 및 제2 NPN 트랜지스터 및 제1 및 제2 저항을 포함하고,
    상기 제1 NPN 트랜지스터의 콜렉터는 인덕터의 한쪽 단자에 접속되고, 베이스는 상기 입력단을 형성하며, 에미터는 상기 제2 NPN 트랜지스터의 베이스 및 상기 제1 저항의 한쪽 단자에 접속되며, 상기 제2 NPN 트랜지스터의 콜렉터는 상기 인덕터의 한쪽 단자와 접속하여 상기 출력단을 형성하고, 에미터는 상기 제2 저항의 한쪽 단자에 접속되며, 상기 인덕터의 다른 쪽 단자는 전압 소오스에 접속되고, 상기 제1 및 제2 저항의 다른 쪽 단자는 접지되는 증폭기.
  14. (삭제)
  15. 제12항에 있어서,
    상기 하모닉 회로는 상기 PNP 트랜지스터의 베이스 및 상기 하모닉 회로의 제2 단자 사이에 접속되는 위상 시프터를 더 포함하는 증폭기.
  16. 제12항에 있어서,
    상기 하모닉 회로는 제1 단자 및 제2 단자를 구비하고, 상기 제1 단자는 상기 하모닉 회로의 제1 단자를 형성하고, 상기 제2 단자는 상기 하모닉 회로의 제2 단자를 형성하는 다이오드 소자를 포함하는 증폭기.
  17. 제16항에 있어서,
    상기 하모닉 회로는 상기 다이오드 소자의 제2 단자 및 상기 하모닉 회로의 제2 단자 사이에 접속되는 위상 시프터를 더 포함하는 증폭기.
  18. 제12항 또는 제13항에 있어서,
    상기 증폭부의 입력단 및 상기 증폭부의 제2 NPN 트랜지스터의 에미터 사이에 접속된 가변 저항을 더 포함하는 증폭기.
  19. 입력 신호를 증폭시키는 증폭부,
    상기 증폭부의 출력 신호와 국부 발진 신호를 혼합하여 중간 주파수 또는 기저 대역 신호를 출력하는 혼합부, 및
    상기 증폭부에 접속되는 제1 및 제2 단자를 구비하고, 상기 제1 단자로부터 인가되는 신호의 고조파 성분을 제거하여 상기 제2 단자로 출력하는 하모닉 회로를 포함하고,
    상기 하모닉 회로는, 베이스, 에미터, 및 콜렉터를 구비하며 상기 베이스는 상기 하모닉 회로의 제2 단자에 접속되는 PNP 트랜지스터, 상기 하모닉 회로의 제1 단자 및 상기 PNP 트랜지스터의 에미터 사이에 접속되는 제1 저항, 및 상기 PNP 트랜지스터의 콜렉터 및 접지 사이에 접속되는 제2 저항
    을 포함하는 믹서.
  20. 제19항에 있어서,
    상기 증폭부는 적어도 하나의 NPN 트랜지스터를 포함하고, 상기 하모닉 회로의 제1 및 제2 단자는 각각 상기 NPN 트랜지스터의 콜렉터 및 에미터에 접속되는 믹서.
  21. (삭제)
  22. 제19항에 있어서,
    상기 하모닉 회로의 PNP 트랜지스터는 달링톤 방식으로 접속된 복수의 PNP 트랜지스터로 구성된 믹서.
  23. 제22항에 있어서,
    상기 하모닉 회로는 상기 PNP 트랜지스터의 베이스 및 상기 하모닉 회로의 제2 단자 사이에 접속되는 위상 시프터를 더 포함하는 믹서.
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