JPH07226080A - 出力バッファ及び可変待ち時間出力回路 - Google Patents
出力バッファ及び可変待ち時間出力回路Info
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- JPH07226080A JPH07226080A JP6313708A JP31370894A JPH07226080A JP H07226080 A JPH07226080 A JP H07226080A JP 6313708 A JP6313708 A JP 6313708A JP 31370894 A JP31370894 A JP 31370894A JP H07226080 A JPH07226080 A JP H07226080A
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Abstract
(57)【要約】 （修正有）
【目的】 高速で動作でき、バイナリ論理レベルの２つ
の極性の間で出力ドライバ信号を供給する。 【構成】 ＲＡＭ回路の出力ドライバを、データ及びク
ロック信号の相対的なタイミングが可変又は不確定であ
るデータ源及びクロックから、対向するバイナリデータ
値のうち何れかに駆動する出力バッファであって、パル
スのうち１つがデータパルスのリーディングエッジより
早いか、遅いか、又は該データパルスと競争状態である
立ち上がりエッジを有するクロック信号源、データ信号
源、及び前記クロック信号を受信し、待ち時間制御を出
力する待ち時間カウンタ、並びに待ち時間クロック信号
及び前記データパルスを加算する装置を有し、前記待ち
時間クロック信号及び同期状態にある前記加算装置から
出力ドライバに信号を供給する。また、適切な遅延によ
ってクロック周期のリーディングエッジに従うＳＤＲＡ
Ｍ用の可変待ち時間出力回路を構成する。
の極性の間で出力ドライバ信号を供給する。 【構成】 ＲＡＭ回路の出力ドライバを、データ及びク
ロック信号の相対的なタイミングが可変又は不確定であ
るデータ源及びクロックから、対向するバイナリデータ
値のうち何れかに駆動する出力バッファであって、パル
スのうち１つがデータパルスのリーディングエッジより
早いか、遅いか、又は該データパルスと競争状態である
立ち上がりエッジを有するクロック信号源、データ信号
源、及び前記クロック信号を受信し、待ち時間制御を出
力する待ち時間カウンタ、並びに待ち時間クロック信号
及び前記データパルスを加算する装置を有し、前記待ち
時間クロック信号及び同期状態にある前記加算装置から
出力ドライバに信号を供給する。また、適切な遅延によ
ってクロック周期のリーディングエッジに従うＳＤＲＡ
Ｍ用の可変待ち時間出力回路を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ回路に関
し、特に同期型ダイナミックランダムアクセスメモリ
（ＳＤＲＡＭ）回路のようなランダムアクセスメモリ用
出力バッファ及び待ち時間制御回路に関する。
し、特に同期型ダイナミックランダムアクセスメモリ
（ＳＤＲＡＭ）回路のようなランダムアクセスメモリ用
出力バッファ及び待ち時間制御回路に関する。
【０００２】
【従来の技術】ＳＤＲＡＭの詳細は、 記事“Ｓｙｎｃ
ｈｒｏｎｏｕｓ ＤＲＡＭｓ： Ｄｅｓｉｇｎｉｎｇ
ｔｏ ｔｈｅ ＪＥＤＥＣ Ｓｔａｎｄａｒｄ”，ＭＩ
ＣＲＯＮ Ｄｅｓｉｇｎ Ｌｉｎｅ，ｖｏｌｕｍｅ
２，Ｉｓｓｕｅ ２，Ｎｏ２Ｑ９３、で知ることができ
る。
ｈｒｏｎｏｕｓ ＤＲＡＭｓ： Ｄｅｓｉｇｎｉｎｇ
ｔｏ ｔｈｅ ＪＥＤＥＣ Ｓｔａｎｄａｒｄ”，ＭＩ
ＣＲＯＮ Ｄｅｓｉｇｎ Ｌｉｎｅ，ｖｏｌｕｍｅ
２，Ｉｓｓｕｅ ２，Ｎｏ２Ｑ９３、で知ることができ
る。
【０００３】同期型ＤＲＡＭは、動作における異なるＣ
ＡＳ待ち時間モード（ＣＡＳ ｌａｔｅｎｃｙ ｍｏｄ
ｅｓ）を利用することができる。例えば、１のＣＡＳ待
ち時間（ＣＡＳ ｌａｔｅｎｃｙ １）では、そのデー
タバス読み取り増幅器によって読み取られたデータは、
クロックの後にその出力バッファに到着する。３のＣＡ
Ｓ待ち時間では、データは出力バッファより前の段にお
いてクロックの間待つ。２のＣＡＳ待ち時間では、デー
タとクロックとの間で出力バッファに対して競争状態が
存在する。
ＡＳ待ち時間モード（ＣＡＳ ｌａｔｅｎｃｙ ｍｏｄ
ｅｓ）を利用することができる。例えば、１のＣＡＳ待
ち時間（ＣＡＳ ｌａｔｅｎｃｙ １）では、そのデー
タバス読み取り増幅器によって読み取られたデータは、
クロックの後にその出力バッファに到着する。３のＣＡ
Ｓ待ち時間では、データは出力バッファより前の段にお
いてクロックの間待つ。２のＣＡＳ待ち時間では、デー
タとクロックとの間で出力バッファに対して競争状態が
存在する。
【０００４】
【発明が解決しようとする課題】ＲＡＳ／ＣＡＳ信号に
よって駆動される標準的なＤＲＡＭにおいては、その出
力バッファは、／ＣＡＳがハイ論理レベルのときトライ
−ステートモードに常に必ず置かれていた。／ＣＡＳ信
号の立ち下がりエッジにおいて、新たなデータが出力ト
ライステートドライバのために出力ピンへ駆動される。
もし、データがまだ到着していない場合は、トライステ
ートドライバの出力はデータが利用できるまで中間的な
論理レベルに保持される。
よって駆動される標準的なＤＲＡＭにおいては、その出
力バッファは、／ＣＡＳがハイ論理レベルのときトライ
−ステートモードに常に必ず置かれていた。／ＣＡＳ信
号の立ち下がりエッジにおいて、新たなデータが出力ト
ライステートドライバのために出力ピンへ駆動される。
もし、データがまだ到着していない場合は、トライステ
ートドライバの出力はデータが利用できるまで中間的な
論理レベルに保持される。
【０００５】例えば１００ＭＨｚ或いはそれ以上の高速
で動作するＳＤＲＡＭでは、トライステートドライバ
が、出力するデータパルスの間に中間レベルに入る時間
はない。出力バッファは、バイナリデータパルスの１つ
の論理極性の間で、実質的に瞬時に他へスイッチしなけ
ればならない。
で動作するＳＤＲＡＭでは、トライステートドライバ
が、出力するデータパルスの間に中間レベルに入る時間
はない。出力バッファは、バイナリデータパルスの１つ
の論理極性の間で、実質的に瞬時に他へスイッチしなけ
ればならない。
【０００６】
【課題を解決するための手段】本発明は、前述した高速
で動作でき、バイナリ論理レベルの２つの極性の間で出
力ドライバ信号を供給し、さらに前述した１、３或いは
２の待ち時間、即ちそれぞれクロックの後にデータ信号
が到着する、クロックの前に到着する、さらにクロック
と競争状態にある、の何れかを有するデータ信号から駆
動されることができるＳＤＲＡＭ用出力バッファであ
る。
で動作でき、バイナリ論理レベルの２つの極性の間で出
力ドライバ信号を供給し、さらに前述した１、３或いは
２の待ち時間、即ちそれぞれクロックの後にデータ信号
が到着する、クロックの前に到着する、さらにクロック
と競争状態にある、の何れかを有するデータ信号から駆
動されることができるＳＤＲＡＭ用出力バッファであ
る。
【０００７】本発明の実施例によると、ランダムアクセ
スメモリ（ＲＡＭ）回路の出力ドライバを、データ及び
クロック信号の相対的なタイミングが可変或いは不確定
であるデータ源及びクロックから、対向するバイナリデ
ータ値のうち何れかに駆動する出力バッファであって、
データ信号源と、パルスを有し、該パルスのうち１つが
データパルスのリーディングエッジより早いか、該デー
タパルスのリーディングエッジより遅いか、或いは該デ
ータパルスと競争状態である立ち上がりエッジを有する
クロック信号源と、前記クロック信号を受信し、待ち時
間制御を出力する待ち時間カウンタと、待ち時間クロッ
ク信号と前記データパルスを加算する装置と、前記待ち
時間クロック信号と同期状態にある前記加算手段から出
力ドライバに信号を供給する装置とよりなる。
スメモリ（ＲＡＭ）回路の出力ドライバを、データ及び
クロック信号の相対的なタイミングが可変或いは不確定
であるデータ源及びクロックから、対向するバイナリデ
ータ値のうち何れかに駆動する出力バッファであって、
データ信号源と、パルスを有し、該パルスのうち１つが
データパルスのリーディングエッジより早いか、該デー
タパルスのリーディングエッジより遅いか、或いは該デ
ータパルスと競争状態である立ち上がりエッジを有する
クロック信号源と、前記クロック信号を受信し、待ち時
間制御を出力する待ち時間カウンタと、待ち時間クロッ
ク信号と前記データパルスを加算する装置と、前記待ち
時間クロック信号と同期状態にある前記加算手段から出
力ドライバに信号を供給する装置とよりなる。
【０００８】本発明はまた、ＳＤＲＡＭデータバスリー
ドにおけるデータ論理レベルを読み取り、さらにそれを
待ち時間が自動的に調整される出力バッファに提供さ
れ、該データは常にクロックと同期状態にある出力バッ
ファから出力され、さらに１の待ち時間（ｌａｔｅｎｃ
ｙ）に対しては１番目のクロックパルスのリディングエ
ッジに従い、２の待ち時間に対しては２番目のクロック
パルスのリーディングエッジに従い、３の待ち時間に対
しては３番目のクロックパルスのリーディングエッジに
従うような適切な遅延によって、常にクロック周期のリ
ディングエッジに従う可変待ち時間回路である。
ドにおけるデータ論理レベルを読み取り、さらにそれを
待ち時間が自動的に調整される出力バッファに提供さ
れ、該データは常にクロックと同期状態にある出力バッ
ファから出力され、さらに１の待ち時間（ｌａｔｅｎｃ
ｙ）に対しては１番目のクロックパルスのリディングエ
ッジに従い、２の待ち時間に対しては２番目のクロック
パルスのリーディングエッジに従い、３の待ち時間に対
しては３番目のクロックパルスのリーディングエッジに
従うような適切な遅延によって、常にクロック周期のリ
ディングエッジに従う可変待ち時間回路である。
【０００９】本発明の実施例によると、同期型ダイナミ
ックランダムアクセスメモリ（ＳＤＲＡＭ）用可変待ち
時間出力回路であって、１組の相補的なデータバスライ
ンを読み取る回路と、前記読み取り回路の出力信号を受
信する回路と、前記受信回路の出力信号を受信し、出力
信号を出力ドライバへ供給する出力バッファと、クロッ
ク信号を受信してカウントし、予め決められた待ち時間
に基づいた予め決められた数のクロックパルスをカウン
トしたとき、前記出力信号を出力する前記出力バッファ
に、出力イネーブル信号を供給する待ち時間カウンタ
と、前記読み取り回路、前記受信回路、及び前記出力バ
ッファをイネーブルし、データ論理レベルを前記データ
バスラインから前記出力ドライバに、待ち時間１の事象
においては１クロック周期以内に通し、前記データ論理
レベルを待ち時間２の事象においては１クロック周期分
遅延させ、前記データ論理レベルを待ち時間３の事象に
おいては２クロック周期分遅延させる回路とよりなる。
ックランダムアクセスメモリ（ＳＤＲＡＭ）用可変待ち
時間出力回路であって、１組の相補的なデータバスライ
ンを読み取る回路と、前記読み取り回路の出力信号を受
信する回路と、前記受信回路の出力信号を受信し、出力
信号を出力ドライバへ供給する出力バッファと、クロッ
ク信号を受信してカウントし、予め決められた待ち時間
に基づいた予め決められた数のクロックパルスをカウン
トしたとき、前記出力信号を出力する前記出力バッファ
に、出力イネーブル信号を供給する待ち時間カウンタ
と、前記読み取り回路、前記受信回路、及び前記出力バ
ッファをイネーブルし、データ論理レベルを前記データ
バスラインから前記出力ドライバに、待ち時間１の事象
においては１クロック周期以内に通し、前記データ論理
レベルを待ち時間２の事象においては１クロック周期分
遅延させ、前記データ論理レベルを待ち時間３の事象に
おいては２クロック周期分遅延させる回路とよりなる。
【００１０】
【実施例】以下の詳細な説明を図面を参照して検討する
ことにより、本発明をより理解することができる。図１
を参照すると、ＳＤＲＡＭのデータバスセンス増幅器か
ら、バイナリデータがＲＤＢ及びＲＤＢ* として受信さ
れる。
ことにより、本発明をより理解することができる。図１
を参照すると、ＳＤＲＡＭのデータバスセンス増幅器か
ら、バイナリデータがＲＤＢ及びＲＤＢ* として受信さ
れる。
【００１１】クロック信号ＣＬＫは、ＳＤＲＡＭの他で
ＣＡＳ待ち時間カウンタ（ＣＡＳｌａｔｅｎｃｙ ｃｏ
ｕｎｔｅｒ）１で受信され、該カウンタは外部の制御か
ら所望の待ち時間値に設定されている。従って、カウン
タ１は、制御信号を遅延なしで通過するようにするか、
該制御信号を１クロックパルスだけ遅延させるか、或い
は該制御信号を２クロックパルス分遅延させ、それぞれ
１、２、３の待ち時間（ｌａｔｅｎｃｙ）を提供する。
ＣＡＳ待ち時間回路１の出力は、ここでは遅延クロック
信号ＯＵＴＥＮとして参照される。クロックパルスは、
他の出力バッファ回路へも供給される。
ＣＡＳ待ち時間カウンタ（ＣＡＳｌａｔｅｎｃｙ ｃｏ
ｕｎｔｅｒ）１で受信され、該カウンタは外部の制御か
ら所望の待ち時間値に設定されている。従って、カウン
タ１は、制御信号を遅延なしで通過するようにするか、
該制御信号を１クロックパルスだけ遅延させるか、或い
は該制御信号を２クロックパルス分遅延させ、それぞれ
１、２、３の待ち時間（ｌａｔｅｎｃｙ）を提供する。
ＣＡＳ待ち時間回路１の出力は、ここでは遅延クロック
信号ＯＵＴＥＮとして参照される。クロックパルスは、
他の出力バッファ回路へも供給される。
【００１２】ここで図２に移ると、図２は、データがク
ロックよりも前に受信される場合の信号のタイミング図
であり、示されている１番目の信号はＣＬＫ信号であ
り、規則的なクロックパルスを有している。特定の時刻
において、ＣＡＳ待ち時間回路は、予め決められた待ち
時間値をカウントし、そして出力信号ＯＵＴＥＮが供給
される。その信号はインバータ３で反転され、ＮＯＲゲ
ート５の入力に供給される。ＥＮＡＢＬＥ信号は、ロー
論理レベルであり、ゲート２５と３９をディスエーブル
する。データは、ゲート１１或いは３９のみを介して通
過できる。 図２から分るように、クロックパルスの立
ち上がりエッジ７より以前の時刻で、負の論理レベルの
データパルスＲＤＢのエッジ９が現れ、ＮＯＲゲート５
の他の入力に供給される。ゲート５への入力をインバー
タ３によってロー論理レベルにするハイ論理レベルであ
るＯＵＴＥＮ信号と、ロー論理レベルのＲＤＢとによっ
て、ゲート５はその出力をハイ論理レベルに変更し、こ
の論理レベルをＮＡＮＤゲート１１の入力へ供給する。
ロックよりも前に受信される場合の信号のタイミング図
であり、示されている１番目の信号はＣＬＫ信号であ
り、規則的なクロックパルスを有している。特定の時刻
において、ＣＡＳ待ち時間回路は、予め決められた待ち
時間値をカウントし、そして出力信号ＯＵＴＥＮが供給
される。その信号はインバータ３で反転され、ＮＯＲゲ
ート５の入力に供給される。ＥＮＡＢＬＥ信号は、ロー
論理レベルであり、ゲート２５と３９をディスエーブル
する。データは、ゲート１１或いは３９のみを介して通
過できる。 図２から分るように、クロックパルスの立
ち上がりエッジ７より以前の時刻で、負の論理レベルの
データパルスＲＤＢのエッジ９が現れ、ＮＯＲゲート５
の他の入力に供給される。ゲート５への入力をインバー
タ３によってロー論理レベルにするハイ論理レベルであ
るＯＵＴＥＮ信号と、ロー論理レベルのＲＤＢとによっ
て、ゲート５はその出力をハイ論理レベルに変更し、こ
の論理レベルをＮＡＮＤゲート１１の入力へ供給する。
【００１３】ＣＬＫ信号がリーディングエッジ７の時刻
のときハイ論理レベルになったとき、ＮＡＮＤゲート１
１への他の入力は、ＣＬＫ入力によってハイ論理レベル
になる。ＣＬＫ信号は、インバータ１３にも供給され
る。そのインバータへのその供給の前に、その出力はハ
イ論理レベルである。従って、そのとき、ＮＡＮＤゲー
ト１１への３つ全ての入力は、ハイ論理レベルであり、
従って、その出力はロー論理レベルに降下する。ＣＬＫ
信号が、インバータ１３に供給されるとき、信号が通過
するのに短い期間を要し、次にその出力はロー論理レベ
ルになり、ＮＡＮＤゲート１１の入力の１つによって受
信される。ＮＡＮＤゲート１１の出力Ｓ１における結果
は、短いロー論理レベルパルス１５であり、タイミング
図Ｓ１* で示される。
のときハイ論理レベルになったとき、ＮＡＮＤゲート１
１への他の入力は、ＣＬＫ入力によってハイ論理レベル
になる。ＣＬＫ信号は、インバータ１３にも供給され
る。そのインバータへのその供給の前に、その出力はハ
イ論理レベルである。従って、そのとき、ＮＡＮＤゲー
ト１１への３つ全ての入力は、ハイ論理レベルであり、
従って、その出力はロー論理レベルに降下する。ＣＬＫ
信号が、インバータ１３に供給されるとき、信号が通過
するのに短い期間を要し、次にその出力はロー論理レベ
ルになり、ＮＡＮＤゲート１１の入力の１つによって受
信される。ＮＡＮＤゲート１１の出力Ｓ１における結果
は、短いロー論理レベルパルス１５であり、タイミング
図Ｓ１* で示される。
【００１４】ＮＡＮＤゲート１１のパルス出力は、ＡＮ
Ｄゲート１７（及び使用されるならＮＯＲゲート１９）
を介して、出力端子２１（タイミング図のＱ）へ供給さ
れ、そこから出力Ｑで出力ドライバへ供給される。ゲー
ト１７、１９及び３５は、ラッチを形成する。もし、デ
ータパルスのリーディングエッジが、クロックパルスの
リーディングエッジよりも前に到着する場合、前述した
経路は使用されない。ゲート１７、１９及び３５で形成
されるラッチは、Ｓ１* パルス１５によってセットされ
る。ＥＮＡＢＬＥ信号は、またローであり、Ｓ１* パル
ス１５の時刻ではゲート２５をディスエーブルしてい
る。ゲート２５の出力は、パルス４５の後ローになる
が、これは本回路の動作とは無関係である。
Ｄゲート１７（及び使用されるならＮＯＲゲート１９）
を介して、出力端子２１（タイミング図のＱ）へ供給さ
れ、そこから出力Ｑで出力ドライバへ供給される。ゲー
ト１７、１９及び３５は、ラッチを形成する。もし、デ
ータパルスのリーディングエッジが、クロックパルスの
リーディングエッジよりも前に到着する場合、前述した
経路は使用されない。ゲート１７、１９及び３５で形成
されるラッチは、Ｓ１* パルス１５によってセットされ
る。ＥＮＡＢＬＥ信号は、またローであり、Ｓ１* パル
ス１５の時刻ではゲート２５をディスエーブルしてい
る。ゲート２５の出力は、パルス４５の後ローになる
が、これは本回路の動作とは無関係である。
【００１５】負へ遷移する信号もまた、インバータ３３
で反転されたＮＯＲゲート５の出力の正に遷移する信号
レベルと共に、ＮＡＮＤゲート３１にも供給される。こ
れによって、ゲート３１の出力Ｒ１* はハイ論理レベル
に保持され、ＮＡＮＤゲート３５への入力になる。ハイ
論理レベルで安定である一方のデータラインＲＤＢ
*は、交差結合型インバータ３７を介して供給され、さ
らにＥＮＡＢＬＥ信号と共にＮＡＮＤゲート３９の入力
に供給され、ＮＡＮＤゲート３５はその入力にハイ論理
レベルＲ２* を受信する。ＮＡＮＤゲート３５の他の入
力は、Ｑからの出力信号を受信する。ＮＡＮＤゲート３
５はＡＮＤゲート１７と交差結合しており、Ｑなる出力
によって、ＮＡＮＤゲート３５の出力Ｑ* をリーディン
グエッジ４１でロー論理レベルに遷移させ、交差結合型
ＮＡＮＤゲート１７、３５においてＲＤＢデータをラッ
チする。
で反転されたＮＯＲゲート５の出力の正に遷移する信号
レベルと共に、ＮＡＮＤゲート３１にも供給される。こ
れによって、ゲート３１の出力Ｒ１* はハイ論理レベル
に保持され、ＮＡＮＤゲート３５への入力になる。ハイ
論理レベルで安定である一方のデータラインＲＤＢ
*は、交差結合型インバータ３７を介して供給され、さ
らにＥＮＡＢＬＥ信号と共にＮＡＮＤゲート３９の入力
に供給され、ＮＡＮＤゲート３５はその入力にハイ論理
レベルＲ２* を受信する。ＮＡＮＤゲート３５の他の入
力は、Ｑからの出力信号を受信する。ＮＡＮＤゲート３
５はＡＮＤゲート１７と交差結合しており、Ｑなる出力
によって、ＮＡＮＤゲート３５の出力Ｑ* をリーディン
グエッジ４１でロー論理レベルに遷移させ、交差結合型
ＮＡＮＤゲート１７、３５においてＲＤＢデータをラッ
チする。
【００１６】データパルスＲＤＢは、最終的にはトレー
リングエッジ４３でハイに遷移する。これによって、Ｒ
ＤＢＬ* リード上の信号は、ロー論理レベルに遷移す
る。その結果、ＣＬＫ信号の次の立ち上がりのリーディ
ングエッジ４５で、ゲート３１の出力においてローレベ
ルの一時的なパルス４７がＣＬＫ及び反転ＣＬＫ信号か
ら生成され、ゲート３５へ通過され、ゲート１７及び３
５のラッチ効果を妨害し、Ｑ* 信号をハイ論理レベルへ
遷移させ、さらにラッチ解除されたとき、Ｑなる信号は
ロー論理レベルへ遷移する。
リングエッジ４３でハイに遷移する。これによって、Ｒ
ＤＢＬ* リード上の信号は、ロー論理レベルに遷移す
る。その結果、ＣＬＫ信号の次の立ち上がりのリーディ
ングエッジ４５で、ゲート３１の出力においてローレベ
ルの一時的なパルス４７がＣＬＫ及び反転ＣＬＫ信号か
ら生成され、ゲート３５へ通過され、ゲート１７及び３
５のラッチ効果を妨害し、Ｑ* 信号をハイ論理レベルへ
遷移させ、さらにラッチ解除されたとき、Ｑなる信号は
ロー論理レベルへ遷移する。
【００１７】ユーザがＱ端子をディスエーブルすること
により出力トライステートバッファの動作を制御するこ
とによる使用のために、外部制御が供給されうることは
注意すべきである。これは、ＮＯＲゲート１９を使用す
ることによって供給でき、もしこのユーザ制御が望まれ
ないならば除去可能である。ゲート１９の第２の入力
は、フリップフロップ４９からの入力を有し、該フリッ
プフロップ４９はクロック信号ＣＬＫによって同期さ
れ、またユーザ入力ＤＱＭＣＬＢからのデータ入力を有
する。
により出力トライステートバッファの動作を制御するこ
とによる使用のために、外部制御が供給されうることは
注意すべきである。これは、ＮＯＲゲート１９を使用す
ることによって供給でき、もしこのユーザ制御が望まれ
ないならば除去可能である。ゲート１９の第２の入力
は、フリップフロップ４９からの入力を有し、該フリッ
プフロップ４９はクロック信号ＣＬＫによって同期さ
れ、またユーザ入力ＤＱＭＣＬＢからのデータ入力を有
する。
【００１８】次に図３に移ると、ＲＤＢリードのデータ
のリーディングエッジ９が、例えば待ち時間１で、クロ
ックパルスのリーディングエッジ７の後に到着する場合
のタイミング図が示されている。ハイ論理レベルである
ＣＬＫ信号と一致してローに遷移するＲＤＢデータと共
に、ＲＤＢＬ* レベルはハイレベルになる。ここで、待
ち時間カウンタが適切な値にカウントし従って前述の例
の場合よりも早くハイレベルの出力信号を出力し、ＥＮ
ＡＢＬＥ信号をハイにするために、ハイであるＥＮＡＢ
ＬＥ信号と共に、ＲＤＢＬ* 信号はＥＮＡＢＬＥ信号と
共にハイでありゲート２５の入力に供給され、ゲート２
５は図３に示されるロー論理レベル５１を出力する。こ
れは、ゲート１７（及びもし使用されるならゲート１
９）を通過し、出力Ｑに図３で示される出力信号Ｑとし
て現れる。
のリーディングエッジ９が、例えば待ち時間１で、クロ
ックパルスのリーディングエッジ７の後に到着する場合
のタイミング図が示されている。ハイ論理レベルである
ＣＬＫ信号と一致してローに遷移するＲＤＢデータと共
に、ＲＤＢＬ* レベルはハイレベルになる。ここで、待
ち時間カウンタが適切な値にカウントし従って前述の例
の場合よりも早くハイレベルの出力信号を出力し、ＥＮ
ＡＢＬＥ信号をハイにするために、ハイであるＥＮＡＢ
ＬＥ信号と共に、ＲＤＢＬ* 信号はＥＮＡＢＬＥ信号と
共にハイでありゲート２５の入力に供給され、ゲート２
５は図３に示されるロー論理レベル５１を出力する。こ
れは、ゲート１７（及びもし使用されるならゲート１
９）を通過し、出力Ｑに図３で示される出力信号Ｑとし
て現れる。
【００１９】その信号は、ゲート１７を通過するように
イネーブルされ、これはそのインターバルの間その他の
全ての入力がハイ論理レベルであるからである。このイ
ンターバルの間、ゲート１１へのＣＬＫ入力はハイであ
り、ＯＵＴＥＮ信号はハイでありインバータ３で反転さ
れる。ＣＬＫ信号がハイでありインバータ１３に供給さ
れると共に、インバータ１３の出力はローでありそれに
よってゲート１１はハイ論理レベル信号を出力する。上
述したようにハイレベルにあるＥＮＡＢＬＥ信号は、ロ
ーレベルのＲＤＢＬ信号と共にゲート３９に供給され、
それによってゲート３５はイネーブルされ、ピン２１に
おいてハイ論理レベルになった出力信号Ｑと共に、波形
Ｑ* で示されるようにロー論理レベルに遷移する。この
ように、ゲート１７及び１９はラッチする。
イネーブルされ、これはそのインターバルの間その他の
全ての入力がハイ論理レベルであるからである。このイ
ンターバルの間、ゲート１１へのＣＬＫ入力はハイであ
り、ＯＵＴＥＮ信号はハイでありインバータ３で反転さ
れる。ＣＬＫ信号がハイでありインバータ１３に供給さ
れると共に、インバータ１３の出力はローでありそれに
よってゲート１１はハイ論理レベル信号を出力する。上
述したようにハイレベルにあるＥＮＡＢＬＥ信号は、ロ
ーレベルのＲＤＢＬ信号と共にゲート３９に供給され、
それによってゲート３５はイネーブルされ、ピン２１に
おいてハイ論理レベルになった出力信号Ｑと共に、波形
Ｑ* で示されるようにロー論理レベルに遷移する。この
ように、ゲート１７及び１９はラッチする。
【００２０】次に、データ信号ＲＤＢは、トレーリング
エッジ５３でハイレベルになる。従って、ＲＤＢＬ* 信
号はローレベルになる。次に、本回路はＣＬＫ信号の次
のリーディングエッジ５５を待ち、そしてその結果パル
ス５７が到着したとき、ゲート３１はこのパルスをその
出力Ｒ１* において表し、それによってゲート３５はラ
ッチを解除し、さらにまずゲート３５の出力の信号Ｑ*
がハイレベルになり、次にその結果、信号Ｑがローレベ
ルになる。
エッジ５３でハイレベルになる。従って、ＲＤＢＬ* 信
号はローレベルになる。次に、本回路はＣＬＫ信号の次
のリーディングエッジ５５を待ち、そしてその結果パル
ス５７が到着したとき、ゲート３１はこのパルスをその
出力Ｒ１* において表し、それによってゲート３５はラ
ッチを解除し、さらにまずゲート３５の出力の信号Ｑ*
がハイレベルになり、次にその結果、信号Ｑがローレベ
ルになる。
【００２１】このようにして、どのようにドライブ端子
Ｑが、クロックよりも前に到着するデータバス読み取り
増幅器からのデータ及びクロックの後に到着するデータ
の両方の状態によって、ハイレベルにまたローレベルに
駆動されるかについて示された。また、ドライブ端子に
おける信号は、クロックに同期されたものであることも
示される。競争状況（待ち時間２）の場合、上述した状
況のうち１つ或いはその他が起こるが、たとえどの状態
が起ころうとも、出力ドライブ端子はさらにハイ及びロ
ーに駆動され、また同期される。
Ｑが、クロックよりも前に到着するデータバス読み取り
増幅器からのデータ及びクロックの後に到着するデータ
の両方の状態によって、ハイレベルにまたローレベルに
駆動されるかについて示された。また、ドライブ端子に
おける信号は、クロックに同期されたものであることも
示される。競争状況（待ち時間２）の場合、上述した状
況のうち１つ或いはその他が起こるが、たとえどの状態
が起ころうとも、出力ドライブ端子はさらにハイ及びロ
ーに駆動され、また同期される。
【００２２】上述したと同じ回路が別にあり、上述した
のと同様に動作し、その回路は参照記号５９として示さ
れる。２つの回路は、ドライバ回路の出力６２をそれぞ
れ上に及び下に引くために使用されている。図４は使用
されうるドライバ回路の論理図である。出力端子２１及
び対応する端子２１Ａは、ｎ及びｐチャネルの出力電界
効果素子に入力される。端子２１は、インバータ６６を
介してｐチャネル素子６７のゲートに接続され、該素子
は電圧源Ｖｄｄとドライバ回路の出力６２との間に接続
されたドレイン及びソースを有する。端子２１Ａは、イ
ンバータ６８を介してｎチャネル素子６９のゲートに接
続され、該素子はグランドと出力６２との間に接続され
たソース及びドレインを有する。
のと同様に動作し、その回路は参照記号５９として示さ
れる。２つの回路は、ドライバ回路の出力６２をそれぞ
れ上に及び下に引くために使用されている。図４は使用
されうるドライバ回路の論理図である。出力端子２１及
び対応する端子２１Ａは、ｎ及びｐチャネルの出力電界
効果素子に入力される。端子２１は、インバータ６６を
介してｐチャネル素子６７のゲートに接続され、該素子
は電圧源Ｖｄｄとドライバ回路の出力６２との間に接続
されたドレイン及びソースを有する。端子２１Ａは、イ
ンバータ６８を介してｎチャネル素子６９のゲートに接
続され、該素子はグランドと出力６２との間に接続され
たソース及びドレインを有する。
【００２３】より高いドライブ力の発生を供給するため
に、トランジスタ６７及び６９と同様の極性のその他の
トランジスタ７１及び７２が、トランジスタ６７及び６
９と並列に接続されたソース及びドレインを有する。ト
ランジスタ７１及び７２の各々は、１組の交差結合型Ａ
ＮＤゲートによってドライブされ、該ゲートは出力端子
２１及び出力端子２１Ａ、さらにこれらの端子の信号の
遅延した表示によってそれぞれドライブされ、その遅延
は一連のインバータ７４及び７４Ａによってそれぞれ生
成される。
に、トランジスタ６７及び６９と同様の極性のその他の
トランジスタ７１及び７２が、トランジスタ６７及び６
９と並列に接続されたソース及びドレインを有する。ト
ランジスタ７１及び７２の各々は、１組の交差結合型Ａ
ＮＤゲートによってドライブされ、該ゲートは出力端子
２１及び出力端子２１Ａ、さらにこれらの端子の信号の
遅延した表示によってそれぞれドライブされ、その遅延
は一連のインバータ７４及び７４Ａによってそれぞれ生
成される。
【００２４】動作において、ここで図５を検討すると、
インバータ６８へのドライブがロー論理レベルになり、
さらにトランジスタ７１への遅延ドライブがハイになっ
たとき、出力６２での出力信号はハイ論理レベルからロ
ー論理レベルになり、この間両方のトランジスタ６９及
び７１はイネーブルされ、次に１つのトランジスタ６９
のみがイネーブルされたとき、その間該出力信号はロー
論理レベルより高いレベルになる。（インバータ７４及
び７４Ａでの遅延によって制御される）短期間の間両方
のトランジスタを非常に高いレベルにドライブする目的
は、単一のみのトランジスタがドライブされた場合より
もより高いスルーレートを得ることである。
インバータ６８へのドライブがロー論理レベルになり、
さらにトランジスタ７１への遅延ドライブがハイになっ
たとき、出力６２での出力信号はハイ論理レベルからロ
ー論理レベルになり、この間両方のトランジスタ６９及
び７１はイネーブルされ、次に１つのトランジスタ６９
のみがイネーブルされたとき、その間該出力信号はロー
論理レベルより高いレベルになる。（インバータ７４及
び７４Ａでの遅延によって制御される）短期間の間両方
のトランジスタを非常に高いレベルにドライブする目的
は、単一のみのトランジスタがドライブされた場合より
もより高いスルーレートを得ることである。
【００２５】このドライビング回路は、幾つかのモード
で動作可能である。例えば、上述した回路では、対象的
な態様において例えば５０オームの負荷をドライブでき
る。代わって、ディスエーブルされたｐチャネルトラン
ジスタでドライブでき、従ってｎチャネル素子はオープ
ンドレインを有することになる。このように、第１のモ
ードを提供するためには、出力端子は上述した回路に接
続される。第２のモードを提供するためには、回路はオ
ープン化され、インバータ６６の入力に接続されたコン
ダクタは接地される。
で動作可能である。例えば、上述した回路では、対象的
な態様において例えば５０オームの負荷をドライブでき
る。代わって、ディスエーブルされたｐチャネルトラン
ジスタでドライブでき、従ってｎチャネル素子はオープ
ンドレインを有することになる。このように、第１のモ
ードを提供するためには、出力端子は上述した回路に接
続される。第２のモードを提供するためには、回路はオ
ープン化され、インバータ６６の入力に接続されたコン
ダクタは接地される。
【００２６】次に図６に移ると、本発明の実施例のブロ
ック図が示されている。良く知られた構成の１組の列選
択回路１０１及び１０１Ａが、列を復号した後で、デー
タバスＤＢ０及びＤＢ０* 、並びにＤＢ１及びＤＢ１*
にそれぞれデータ論理レベルを供給し、該データ論理レ
ベルはセンス増幅器においてビットラインに関連するビ
ット格納セルから感知される。データバスは、読み取り
増幅器において制御回路１０５からイネーブル信号ＲＡ
Ｍ０及びＲＡＭ１をそれぞれ受信したときに読み取られ
る。本発明の実施例によると、読み取り増幅器は、２つ
の部分、増幅器段１０３及びドライバ段１０７として形
成される。
ック図が示されている。良く知られた構成の１組の列選
択回路１０１及び１０１Ａが、列を復号した後で、デー
タバスＤＢ０及びＤＢ０* 、並びにＤＢ１及びＤＢ１*
にそれぞれデータ論理レベルを供給し、該データ論理レ
ベルはセンス増幅器においてビットラインに関連するビ
ット格納セルから感知される。データバスは、読み取り
増幅器において制御回路１０５からイネーブル信号ＲＡ
Ｍ０及びＲＡＭ１をそれぞれ受信したときに読み取られ
る。本発明の実施例によると、読み取り増幅器は、２つ
の部分、増幅器段１０３及びドライバ段１０７として形
成される。
【００２７】ドライバ段１０７のＲＤＢ及びＲＤＢ* 出
力は、読み取りデータバス制御回路１０９（ＲＤＢ Ｃ
ＴＲＬ）に供給され、該回路１０９は出力ＲＤＢＬ及び
ＲＤＢＬ* を出力バッファ１１１へ供給する。出力バッ
ファ１１１は、ドライバ出力信号を出力リード１１３上
に出力する。クロック源ＣＬＫは、ＣＡＳ待ち時間カウ
ンタ１１５によって受信され、該カウンタは出力バッフ
ァ１１１へ入力される出力ＯＵＴＥＮを有する。
力は、読み取りデータバス制御回路１０９（ＲＤＢ Ｃ
ＴＲＬ）に供給され、該回路１０９は出力ＲＤＢＬ及び
ＲＤＢＬ* を出力バッファ１１１へ供給する。出力バッ
ファ１１１は、ドライバ出力信号を出力リード１１３上
に出力する。クロック源ＣＬＫは、ＣＡＳ待ち時間カウ
ンタ１１５によって受信され、該カウンタは出力バッフ
ァ１１１へ入力される出力ＯＵＴＥＮを有する。
【００２８】前述したように、同期型ＤＲＡＭは、動作
において異なるＣＡＳ待ち時間モードを利用できる。例
えば、１のＣＡＳ待ち時間に対しては、データバス読み
取り増幅器によって読み取られるデータは、クロックの
後で出力バッファに到着する。３のＣＡＳ待ち時間で
は、該データはクロックより以前に利用可能である。２
の待ち時間では、データと出力バッファに向かうクロッ
クとの間に競争状態が存在する。
において異なるＣＡＳ待ち時間モードを利用できる。例
えば、１のＣＡＳ待ち時間に対しては、データバス読み
取り増幅器によって読み取られるデータは、クロックの
後で出力バッファに到着する。３のＣＡＳ待ち時間で
は、該データはクロックより以前に利用可能である。２
の待ち時間では、データと出力バッファに向かうクロッ
クとの間に競争状態が存在する。
【００２９】待ち時間カウンタはクロックパルスをカウ
ントし、さらに予め決められた数のクロック周期の後、
ハイ論理レベルになる信号を出力する。１の待ち時間で
は、ＯＵＴＥＮ信号はクロック周期の最初のパルスの間
はハイ論理レベルになり、そこで出力されるデータは同
じクロック周期の間に読み取られる。２或いは３の待ち
時間では、ＯＵＴＥＮ信号は、１つのクロック周期によ
って出力されるべきデータよりも前にあるクロック周期
の間ハイとなる。カウンタ１１５が待ち時間値をカウン
トすると、固定的なハイレベル信号ＯＵＴＥＮを出力す
る。
ントし、さらに予め決められた数のクロック周期の後、
ハイ論理レベルになる信号を出力する。１の待ち時間で
は、ＯＵＴＥＮ信号はクロック周期の最初のパルスの間
はハイ論理レベルになり、そこで出力されるデータは同
じクロック周期の間に読み取られる。２或いは３の待ち
時間では、ＯＵＴＥＮ信号は、１つのクロック周期によ
って出力されるべきデータよりも前にあるクロック周期
の間ハイとなる。カウンタ１１５が待ち時間値をカウン
トすると、固定的なハイレベル信号ＯＵＴＥＮを出力す
る。
【００３０】１の待ち時間を処理するために、読み取り
増幅器によって読み取られたデータは、ドライバ１０
７、ＲＤＢ ＣＴＲＬ回路１０９、及び出力バッファ１
１１を介して遅延無しで出力されるが、クロック信号Ｃ
ＬＫには同期され、さらにＯＵＴＥＮ信号ハイと共に、
クロックに同期されてリード１１３に出力される。２の
待ち時間を処理しかつ競争条件を除去するためには、デ
ータは読み取り増幅器１０３及びドライバ１０７からＲ
ＤＢ ＣＴＲＬ回路１０９に送られ、そこでそれを２番
目のクロック周期のリーディングエッジよりも遅い時間
に遅延させるために、１クロック周期蓄積される。ＯＵ
ＴＥＮ信号ハイで、ＣＬＫリード上で次のクロック周期
を受信したとき、出力バッファは、リード１１３上にク
ロックに同期してデータ信号を出力する。
増幅器によって読み取られたデータは、ドライバ１０
７、ＲＤＢ ＣＴＲＬ回路１０９、及び出力バッファ１
１１を介して遅延無しで出力されるが、クロック信号Ｃ
ＬＫには同期され、さらにＯＵＴＥＮ信号ハイと共に、
クロックに同期されてリード１１３に出力される。２の
待ち時間を処理しかつ競争条件を除去するためには、デ
ータは読み取り増幅器１０３及びドライバ１０７からＲ
ＤＢ ＣＴＲＬ回路１０９に送られ、そこでそれを２番
目のクロック周期のリーディングエッジよりも遅い時間
に遅延させるために、１クロック周期蓄積される。ＯＵ
ＴＥＮ信号ハイで、ＣＬＫリード上で次のクロック周期
を受信したとき、出力バッファは、リード１１３上にク
ロックに同期してデータ信号を出力する。
【００３１】３の待ち時間を処理するために、データ
は、読み取り増幅器１０３のラッチにおいて１クロック
パルス分蓄積され、次に該データをＲＤＢ ＣＴＲＬ回
路におけるラッチに送りそこで１クロックパルス分蓄積
され、さらに次のクロック周期を受信したとき、リード
１１３にクロックに同期してデータを出力する。待ち時
間３に対して（或いは待ち時間２の幾つかの場合におい
て）、データがクロック周期の始まりよりも以前に受信
されるので、上記の効果は３番目（２番目）のクロック
周期に同期してさらにその間にデータを出力することで
ある。一方、１の待ち時間に対しては、データは１番目
のクロック周期に同期してさらにその間に出力される。
は、読み取り増幅器１０３のラッチにおいて１クロック
パルス分蓄積され、次に該データをＲＤＢ ＣＴＲＬ回
路におけるラッチに送りそこで１クロックパルス分蓄積
され、さらに次のクロック周期を受信したとき、リード
１１３にクロックに同期してデータを出力する。待ち時
間３に対して（或いは待ち時間２の幾つかの場合におい
て）、データがクロック周期の始まりよりも以前に受信
されるので、上記の効果は３番目（２番目）のクロック
周期に同期してさらにその間にデータを出力することで
ある。一方、１の待ち時間に対しては、データは１番目
のクロック周期に同期してさらにその間に出力される。
【００３２】次に、図７が参照され、それはＲＤＢ Ｃ
ＴＲＬ回路１０９及び出力バッファ１１１の論理図であ
り、図８で示されるタイミング図も同様に参照され、該
図８は、データがクロックよりも以前に受信される場合
の信号のタイミング図である。示される第１番目の信号
は、ＣＬＫ信号であり、規則的なクロックパルスを有す
る。ある特定の時刻において、ＣＡＳ待ち時間回路は、
予め決められた待ち時間値をカウントし、さらにハイ論
理レベルの出力信号ＯＵＴＥＮが前述したように出力さ
れる。その信号は、インバータ１２３で反転され、さら
にＮＯＲゲート１２５の入力に加えられる。
ＴＲＬ回路１０９及び出力バッファ１１１の論理図であ
り、図８で示されるタイミング図も同様に参照され、該
図８は、データがクロックよりも以前に受信される場合
の信号のタイミング図である。示される第１番目の信号
は、ＣＬＫ信号であり、規則的なクロックパルスを有す
る。ある特定の時刻において、ＣＡＳ待ち時間回路は、
予め決められた待ち時間値をカウントし、さらにハイ論
理レベルの出力信号ＯＵＴＥＮが前述したように出力さ
れる。その信号は、インバータ１２３で反転され、さら
にＮＯＲゲート１２５の入力に加えられる。
【００３３】図８から見られるように、クロックパルス
の立ち上がりエッジ１２７よりも以前の時刻において、
負の論理レベルデータパルスＲＤＢのリーディングエッ
ジ１２９が現れ、ＮＯＲゲート１２５の他の入力に加え
られる。ゲート１２５への入力をインバータ１２３によ
ってロー論理レベルとするハイ論理レベルのＯＵＴＥＮ
信号と、ロー論理レベルのＲＤＢとによって、ゲート１
２５はその出力をハイ論理レベルに変更し、さらにこの
論理レベルをＮＡＮＤゲート１３１の入力に供給する。
の立ち上がりエッジ１２７よりも以前の時刻において、
負の論理レベルデータパルスＲＤＢのリーディングエッ
ジ１２９が現れ、ＮＯＲゲート１２５の他の入力に加え
られる。ゲート１２５への入力をインバータ１２３によ
ってロー論理レベルとするハイ論理レベルのＯＵＴＥＮ
信号と、ロー論理レベルのＲＤＢとによって、ゲート１
２５はその出力をハイ論理レベルに変更し、さらにこの
論理レベルをＮＡＮＤゲート１３１の入力に供給する。
【００３４】ＣＬＫ信号がリーディングエッジ１２７の
時刻においてハイ論理レベルになったとき、ＮＡＮＤゲ
ート１３１の他の入力は、ＣＬＫ入力によってハイ論理
レベルになる。ＣＬＫ信号は、インバータ１３３にも供
給される。このインバータへ供給する以前では、その出
力はハイ論理レベルである。従って、その点において、
ＮＡＮＤゲート１３１への３つの入力全てがハイ論理レ
ベルであり、従ってその出力はロー論理レベルに降下す
る。ＣＬＫ信号がインバータ１３３に供給されるとき、
信号が通過するのに短期間を有し、次にその出力はロー
論理レベルとなり、ＮＡＮＤゲート１３１の入力の１つ
によって受信される。ＮＡＮＤゲート１３１の出力Ｓ１
における結果は、短いロー論理レベルパルス１３５であ
り、タイミング図Ｓ１* として示されている。
時刻においてハイ論理レベルになったとき、ＮＡＮＤゲ
ート１３１の他の入力は、ＣＬＫ入力によってハイ論理
レベルになる。ＣＬＫ信号は、インバータ１３３にも供
給される。このインバータへ供給する以前では、その出
力はハイ論理レベルである。従って、その点において、
ＮＡＮＤゲート１３１への３つの入力全てがハイ論理レ
ベルであり、従ってその出力はロー論理レベルに降下す
る。ＣＬＫ信号がインバータ１３３に供給されるとき、
信号が通過するのに短期間を有し、次にその出力はロー
論理レベルとなり、ＮＡＮＤゲート１３１の入力の１つ
によって受信される。ＮＡＮＤゲート１３１の出力Ｓ１
における結果は、短いロー論理レベルパルス１３５であ
り、タイミング図Ｓ１* として示されている。
【００３５】ＮＡＮＤゲート１３１のパルス出力は、Ａ
ＮＤゲート１３７（及びもし使用されているならばＮＯ
Ｒゲート１３９）を介して、出力端子１４１（タイミン
グ図Ｑ）に出力され、そこから出力Ｑで出力ドライバに
供給される。ロー論理レベルのデータ信号ＲＤＢは、以
下のようにゲート１３７を介して送られる。そのデータ
信号は、交差結合型インバータ１４３を通過し、そこで
ラッチされる。それはまた、ＮＡＮＤゲート１４５の入
力にも供給される。ハイ論理レベルのＯＵＴＥＮ信号
は、ＣＬＫ信号でクロックされるフリップフロップ１４
７に供給され、そのＱ出力（ＥＮＡＢＬＥタイミング図
参照）は、ＮＡＮＤゲート１４５の他の入力に供給され
る。
ＮＤゲート１３７（及びもし使用されているならばＮＯ
Ｒゲート１３９）を介して、出力端子１４１（タイミン
グ図Ｑ）に出力され、そこから出力Ｑで出力ドライバに
供給される。ロー論理レベルのデータ信号ＲＤＢは、以
下のようにゲート１３７を介して送られる。そのデータ
信号は、交差結合型インバータ１４３を通過し、そこで
ラッチされる。それはまた、ＮＡＮＤゲート１４５の入
力にも供給される。ハイ論理レベルのＯＵＴＥＮ信号
は、ＣＬＫ信号でクロックされるフリップフロップ１４
７に供給され、そのＱ出力（ＥＮＡＢＬＥタイミング図
参照）は、ＮＡＮＤゲート１４５の他の入力に供給され
る。
【００３６】ＲＤＢの負のレベルは、ＮＡＮＤゲート１
５１にも（ＮＯＲゲート１２５及びインバータ１５３に
おいて反転され）供給される。これによって、ゲート１
５１の出力Ｒ１* はハイ論理レベルに保持され、ＮＡＮ
Ｄゲート１５５に入力される。他のデータラインＲＤＢ
* はハイ論理レベルで安定であり、交差結合型インバー
タ１５７に供給され、そこでデータはラッチされる。そ
れは、ＮＡＮＤゲート１５９の入力にも、ＥＮＡＢＬＥ
信号と共に供給され、またＮＡＮＤゲート１５５はその
入力においてハイ論理レベルＲ２* を受信する。ＮＡＮ
Ｄゲート１５５の他の入力は、出力信号をＱで受信す
る。ＮＡＮＤゲート１５５は、ＡＮＤゲート１３７と交
差結合され、そのＱなる出力によって、ＮＡＮＤゲート
１５５の出力Ｑ* は、リーディングエッジ１６１でロー
論理レベルになる。
５１にも（ＮＯＲゲート１２５及びインバータ１５３に
おいて反転され）供給される。これによって、ゲート１
５１の出力Ｒ１* はハイ論理レベルに保持され、ＮＡＮ
Ｄゲート１５５に入力される。他のデータラインＲＤＢ
* はハイ論理レベルで安定であり、交差結合型インバー
タ１５７に供給され、そこでデータはラッチされる。そ
れは、ＮＡＮＤゲート１５９の入力にも、ＥＮＡＢＬＥ
信号と共に供給され、またＮＡＮＤゲート１５５はその
入力においてハイ論理レベルＲ２* を受信する。ＮＡＮ
Ｄゲート１５５の他の入力は、出力信号をＱで受信す
る。ＮＡＮＤゲート１５５は、ＡＮＤゲート１３７と交
差結合され、そのＱなる出力によって、ＮＡＮＤゲート
１５５の出力Ｑ* は、リーディングエッジ１６１でロー
論理レベルになる。
【００３７】データパルスＲＤＢは最終的には、トレー
リングエッジ１６３においてハイとなる。これによって
ＲＤＢＬ* 上の信号は、ロー論理レベルになるように導
かれる。その結果、ＣＬＫ信号の次の立ち上がりのリデ
ィングエッジにおいて、ゲート１５１の出力でロー論理
レベルの一時的なパルス１４７が生成され、ゲート１３
７及び１５５のラッチ効果を妨害し、それによってＱ*
信号がハイ論理レベルになり、さらにラッチが解除され
ると、Ｑなる信号はロー論理レベルとなる。
リングエッジ１６３においてハイとなる。これによって
ＲＤＢＬ* 上の信号は、ロー論理レベルになるように導
かれる。その結果、ＣＬＫ信号の次の立ち上がりのリデ
ィングエッジにおいて、ゲート１５１の出力でロー論理
レベルの一時的なパルス１４７が生成され、ゲート１３
７及び１５５のラッチ効果を妨害し、それによってＱ*
信号がハイ論理レベルになり、さらにラッチが解除され
ると、Ｑなる信号はロー論理レベルとなる。
【００３８】ユーザがＱ端子をディスエーブルすること
により出力トライステートバッファの動作を制御するこ
とによる使用のために、外部制御が供給されうることは
注意すべきである。これは、ＮＯＲゲート１３９を使用
することによって供給でき、もしこのユーザ制御が望ま
れないならば除去可能である。ゲート１３９の第２の入
力は、フリップフロップ１６９からの入力を有し、該フ
リップフロップ１６９はクロック信号ＣＬＫによって同
期され、またユーザ入力ＤＱＭＣＬＢからのデータ入力
を有する。
により出力トライステートバッファの動作を制御するこ
とによる使用のために、外部制御が供給されうることは
注意すべきである。これは、ＮＯＲゲート１３９を使用
することによって供給でき、もしこのユーザ制御が望ま
れないならば除去可能である。ゲート１３９の第２の入
力は、フリップフロップ１６９からの入力を有し、該フ
リップフロップ１６９はクロック信号ＣＬＫによって同
期され、またユーザ入力ＤＱＭＣＬＢからのデータ入力
を有する。
【００３９】次に図９に移ると、ＲＤＢリードのデータ
のリーディングエッジ１２９が、例えば待ち時間１で、
クロックパルスのリーディングエッジ１２７の後に到着
する場合のタイミング図が示されている。ハイ論理レベ
ルであるＣＬＫ信号と一致してローに遷移するＲＤＢデ
ータと共に、ＲＤＢＬ* レベルはハイレベルになる。こ
こで、待ち時間カウンタが適切な値にカウントするため
に、ＥＮＡＢＬＥ信号はハイとなり、ゲート１４５の入
力はハイで、ゲート１４５は図８で示されるロー論理信
号１７１を出力する。これは、ゲート１３７（及びもし
使用されるならゲート１３９）を通過し、出力Ｑに図９
で示される出力信号Ｑとして現れる。
のリーディングエッジ１２９が、例えば待ち時間１で、
クロックパルスのリーディングエッジ１２７の後に到着
する場合のタイミング図が示されている。ハイ論理レベ
ルであるＣＬＫ信号と一致してローに遷移するＲＤＢデ
ータと共に、ＲＤＢＬ* レベルはハイレベルになる。こ
こで、待ち時間カウンタが適切な値にカウントするため
に、ＥＮＡＢＬＥ信号はハイとなり、ゲート１４５の入
力はハイで、ゲート１４５は図８で示されるロー論理信
号１７１を出力する。これは、ゲート１３７（及びもし
使用されるならゲート１３９）を通過し、出力Ｑに図９
で示される出力信号Ｑとして現れる。
【００４０】その信号は、ゲート１３７を通過するため
にイネーブルされ、これはそのインターバルの間その他
の全ての入力がハイ論理レベルであるからである。この
インターバルの間、ゲート１３１へのＣＬＫ入力はハイ
であり、ＯＵＴＥＮ信号はハイでありインバータ１２３
で反転され、ＲＤＢ信号はローでゲート１２５に供給さ
れ、ゲート１２５の出力はローで、それによりゲート１
３１はハイ論理レベル信号を出力する。ゲート１２５の
出力信号はインバータ１５３において反転されて、ゲー
ト１５１の出力を生じ、該ゲート１５１は、信号ＣＬＫ
及び反転ＣＬＫパルスを各立ち上がりクロックエッジで
受信し、各立ち上がりクロックエッジでパルスを生成
し、パルス間ではハイ論理レベルであり、またインバー
タ１５３において反転されるゲート１２５からの出力信
号が供給されることによって、ゲート１５１の出力はハ
イ論理レベルになる。上述したように、ハイレベルにあ
るＥＮＡＢＬＥ信号は、ローレベルのＲＤＢＬ信号と共
にゲート１５９に供給され、それによってゲート１５５
はイネーブルされ、リード１４１においてハイ論理レベ
ルになった出力信号Ｑと共に、波形Ｑ* で示されるよう
にロー論理レベルに遷移する。このようにして、ゲート
１３７及び１３９はラッチする。
にイネーブルされ、これはそのインターバルの間その他
の全ての入力がハイ論理レベルであるからである。この
インターバルの間、ゲート１３１へのＣＬＫ入力はハイ
であり、ＯＵＴＥＮ信号はハイでありインバータ１２３
で反転され、ＲＤＢ信号はローでゲート１２５に供給さ
れ、ゲート１２５の出力はローで、それによりゲート１
３１はハイ論理レベル信号を出力する。ゲート１２５の
出力信号はインバータ１５３において反転されて、ゲー
ト１５１の出力を生じ、該ゲート１５１は、信号ＣＬＫ
及び反転ＣＬＫパルスを各立ち上がりクロックエッジで
受信し、各立ち上がりクロックエッジでパルスを生成
し、パルス間ではハイ論理レベルであり、またインバー
タ１５３において反転されるゲート１２５からの出力信
号が供給されることによって、ゲート１５１の出力はハ
イ論理レベルになる。上述したように、ハイレベルにあ
るＥＮＡＢＬＥ信号は、ローレベルのＲＤＢＬ信号と共
にゲート１５９に供給され、それによってゲート１５５
はイネーブルされ、リード１４１においてハイ論理レベ
ルになった出力信号Ｑと共に、波形Ｑ* で示されるよう
にロー論理レベルに遷移する。このようにして、ゲート
１３７及び１３９はラッチする。
【００４１】次に、データ信号ＲＤＢは、トレーリング
エッジ１７３でハイレベルになる。従って、ＲＤＢＬ*
信号はローレベルになる。次に、本回路はＣＬＫ ＩＯ
信号の次のリーディングエッジ１７５を待ち、そしてそ
の結果パルス１７７が到着したとき、ゲート１５１はこ
のパルスをその出力Ｒ１* において表し、それによって
ゲート１５５はラッチを解除し、さらにまずゲート１５
５の出力の信号Ｑ* がハイレベルになり、次にその結
果、信号Ｑがローレベルになる。
エッジ１７３でハイレベルになる。従って、ＲＤＢＬ*
信号はローレベルになる。次に、本回路はＣＬＫ ＩＯ
信号の次のリーディングエッジ１７５を待ち、そしてそ
の結果パルス１７７が到着したとき、ゲート１５１はこ
のパルスをその出力Ｒ１* において表し、それによって
ゲート１５５はラッチを解除し、さらにまずゲート１５
５の出力の信号Ｑ* がハイレベルになり、次にその結
果、信号Ｑがローレベルになる。
【００４２】このようにして、どのようにドライブ端子
Ｑが、クロックよりも前に到着するデータバス読み取り
増幅器からのデータ及びクロックの後に到着するデータ
の両方の状態によって、ハイレベルにまたローレベルに
駆動されるかについて示された。また、ドライブ端子に
おける信号は、クロックに同期されたものであることも
示される。競争状況（待ち時間２）の場合、上述した状
況のうち１つ或いはその他が起こるが、たとえどの状態
が起ころうとも、出力ドライブ端子はさらにハイ及びロ
ーに駆動され、またクロックに同期される。
Ｑが、クロックよりも前に到着するデータバス読み取り
増幅器からのデータ及びクロックの後に到着するデータ
の両方の状態によって、ハイレベルにまたローレベルに
駆動されるかについて示された。また、ドライブ端子に
おける信号は、クロックに同期されたものであることも
示される。競争状況（待ち時間２）の場合、上述した状
況のうち１つ或いはその他が起こるが、たとえどの状態
が起ころうとも、出力ドライブ端子はさらにハイ及びロ
ーに駆動され、またクロックに同期される。
【００４３】本発明に関してさらに重要なことには、待
ち時間３に対して、クロックパルスより以前に到着した
データは、出力される前に１つのクロック周期だけ遅延
されられており、一方待ち時間１に対しては、クロック
パルスの後に到着したデータは、それが到着した間の同
じクロック周期内で出力されることが見られる。図１０
は、読み取り増幅器１０３及び該読み取り増幅器１０３
の出力に接続されたドライバ段１０７の電気回路図であ
る。データバスリードＤＢ（ＤＢ０或いはＤＢ１で表さ
れている）及びＤＢ* （ＤＢ０* 或いはＤＢ１* で表さ
れている）は、ｎチャネル電界効果トランジスタ（ＦＥ
Ｔｓ）２０１及び２０２のそれぞれのゲートに接続され
ている。これらのトランジスタは、ｐチャネルＦＥＴ２
０３、２０４、２０５、２０６、２０７のソース及びド
レインにそれぞれ接続されたソースを有する。ＦＥＴ２
０３は、ＲＭＡ（ＲＭＡ０或いはＲＭＡ１で表されてい
る）リードに接続されており、制御１０５（図６）から
の読み取り命令を受信する。ＦＥＴ２０１及び２０２の
ドレインは、電圧源Ｖｄｄに接続されたソースを有する
ｐチャネルＦＥＴ２０４及び２０５のドレインにそれぞ
れ接続されている。ＦＥＴ２０４及び２０５のゲート
は、トランジスタ２０１及び２０２のドレインに交差結
合されている。ｐチャネルＦＥＴ２０６及び２０７は、
ＦＥＴ２０４及び２０５のソース及びドレイン回路と並
列に接続されたソース及びドレイン回路を有し、ＲＭＡ
リードに接続されたゲートを有している。
ち時間３に対して、クロックパルスより以前に到着した
データは、出力される前に１つのクロック周期だけ遅延
されられており、一方待ち時間１に対しては、クロック
パルスの後に到着したデータは、それが到着した間の同
じクロック周期内で出力されることが見られる。図１０
は、読み取り増幅器１０３及び該読み取り増幅器１０３
の出力に接続されたドライバ段１０７の電気回路図であ
る。データバスリードＤＢ（ＤＢ０或いはＤＢ１で表さ
れている）及びＤＢ* （ＤＢ０* 或いはＤＢ１* で表さ
れている）は、ｎチャネル電界効果トランジスタ（ＦＥ
Ｔｓ）２０１及び２０２のそれぞれのゲートに接続され
ている。これらのトランジスタは、ｐチャネルＦＥＴ２
０３、２０４、２０５、２０６、２０７のソース及びド
レインにそれぞれ接続されたソースを有する。ＦＥＴ２
０３は、ＲＭＡ（ＲＭＡ０或いはＲＭＡ１で表されてい
る）リードに接続されており、制御１０５（図６）から
の読み取り命令を受信する。ＦＥＴ２０１及び２０２の
ドレインは、電圧源Ｖｄｄに接続されたソースを有する
ｐチャネルＦＥＴ２０４及び２０５のドレインにそれぞ
れ接続されている。ＦＥＴ２０４及び２０５のゲート
は、トランジスタ２０１及び２０２のドレインに交差結
合されている。ｐチャネルＦＥＴ２０６及び２０７は、
ＦＥＴ２０４及び２０５のソース及びドレイン回路と並
列に接続されたソース及びドレイン回路を有し、ＲＭＡ
リードに接続されたゲートを有している。
【００４４】ｎチャネルＦＥＴ２０９のドレイン及びソ
ース回路と直列に接続されたソース−ドレイン回路を有
するｐチャネルＦＥＴ２０８よりなるインバータは、Ｆ
ＥＴ２０４のゲートに接続されたゲートを有しており、
該ＦＥＴ２０８のソースは、電圧源Ｖｄｄに接続されて
いる。ｎチャネルＦＥＴ２１１のドレイン及びソース回
路と直列に接続されたソース−ドレイン回路を有するｐ
チャネルＦＥＴ２１０よりなる他のインバータは、ＦＥ
Ｔ２０５のゲートに接続されたゲートを有し、該ＦＥＴ
２１０のソースは電圧源Ｖｄｄに接続されている。ＦＥ
Ｔ２０９及び２１１のソースは共に、ｎチャネルＦＥＴ
２１２のドレインに接続されており、該ＦＥＴ２１２
は、グランドに接続されたソースとＲＭＡリードに接続
されたゲートとを有する。
ース回路と直列に接続されたソース−ドレイン回路を有
するｐチャネルＦＥＴ２０８よりなるインバータは、Ｆ
ＥＴ２０４のゲートに接続されたゲートを有しており、
該ＦＥＴ２０８のソースは、電圧源Ｖｄｄに接続されて
いる。ｎチャネルＦＥＴ２１１のドレイン及びソース回
路と直列に接続されたソース−ドレイン回路を有するｐ
チャネルＦＥＴ２１０よりなる他のインバータは、ＦＥ
Ｔ２０５のゲートに接続されたゲートを有し、該ＦＥＴ
２１０のソースは電圧源Ｖｄｄに接続されている。ＦＥ
Ｔ２０９及び２１１のソースは共に、ｎチャネルＦＥＴ
２１２のドレインに接続されており、該ＦＥＴ２１２
は、グランドに接続されたソースとＲＭＡリードに接続
されたゲートとを有する。
【００４５】上述した読み取り増幅器１０３の出力リー
ドは、ＦＥＴ２０６及び２０７のドレインからそれぞれ
ＮＯＲゲート１６５及び１６６のそれぞれの入力に接続
されている。ＮＯＲゲート１６５及び１６６の他の入力
は、インバータ１６８の出力に接続されており、該イン
バータ１６８は制御１０５からＤＲＶＥＮリードをその
入力として有している。ＮＯＲゲートの出力は、グラン
ドに接続されたソースを有するｎチャネル出力ＦＥＴ１
７０及び１７１のゲートに接続されている。該ＦＥＴ１
７０及び１７１のドレインは、それぞれＲＤＢ及びＲＤ
Ｂ* リードに接続されており、該ＲＤＢ及びＲＤＢ* リ
ードは前述したＲＤＢ ＣＴＲＬ回路への入力リードで
ある。
ドは、ＦＥＴ２０６及び２０７のドレインからそれぞれ
ＮＯＲゲート１６５及び１６６のそれぞれの入力に接続
されている。ＮＯＲゲート１６５及び１６６の他の入力
は、インバータ１６８の出力に接続されており、該イン
バータ１６８は制御１０５からＤＲＶＥＮリードをその
入力として有している。ＮＯＲゲートの出力は、グラン
ドに接続されたソースを有するｎチャネル出力ＦＥＴ１
７０及び１７１のゲートに接続されている。該ＦＥＴ１
７０及び１７１のドレインは、それぞれＲＤＢ及びＲＤ
Ｂ* リードに接続されており、該ＲＤＢ及びＲＤＢ* リ
ードは前述したＲＤＢ ＣＴＲＬ回路への入力リードで
ある。
【００４６】次に図１１を参照すると、図１１は、待ち
時間１の場合の動作例のタイミング図である。増幅器１
０３或いはドライバ１０７の回路へのクロック入力はな
いが、データタイミングの認識を得るために、カッコで
番号を付けた各々の順次の周期の最初の部分でクロック
タイミングが示されている。データは、ＤＢ及びＤＢ*
（タイミング波形ＤＢ１及びＤＢ１* ）リード上に現
れ、そこではデータはクロック周期１の始まりの後でハ
イレベルとなるのが見られる。制御１０５の制御の下で
は、ハイ論理レベルの読み取りイネーブルパルスが、Ｒ
ＭＡリード（タイミング図ＲＭＡ Ｂ１）に供給され、
それによってＦＥＴ２１２は導通となり、従ってトラン
ジスタ２０２及び２１１のソースがグランドに接続され
る。トランジスタの組２０８、２０９、及び２１０、２
１１は、それらのドレインに接続されたレベルを感知
し、該レベルはＤＢ及びＤＢ* リード上で異なる論理レ
ベルによって確立される。従って、トランジスタの組２
０１、２０４或いは２０２、２０５のどちらかは導通と
なり、それによって電圧Ｖｄｄは対応するトランジスタ
の組２０８、２０９或いは２１０、２１１のゲートに広
げられる。ＦＥＴ２０６及び２０７のゲートに供給され
るＲＭＡ電圧によって、そのトランジスタは非導通とな
り、それによってＶｓｓ電圧は対応するＮＯＲゲート１
６５及び１６６の１つの入力のみに広げられる。
時間１の場合の動作例のタイミング図である。増幅器１
０３或いはドライバ１０７の回路へのクロック入力はな
いが、データタイミングの認識を得るために、カッコで
番号を付けた各々の順次の周期の最初の部分でクロック
タイミングが示されている。データは、ＤＢ及びＤＢ*
（タイミング波形ＤＢ１及びＤＢ１* ）リード上に現
れ、そこではデータはクロック周期１の始まりの後でハ
イレベルとなるのが見られる。制御１０５の制御の下で
は、ハイ論理レベルの読み取りイネーブルパルスが、Ｒ
ＭＡリード（タイミング図ＲＭＡ Ｂ１）に供給され、
それによってＦＥＴ２１２は導通となり、従ってトラン
ジスタ２０２及び２１１のソースがグランドに接続され
る。トランジスタの組２０８、２０９、及び２１０、２
１１は、それらのドレインに接続されたレベルを感知
し、該レベルはＤＢ及びＤＢ* リード上で異なる論理レ
ベルによって確立される。従って、トランジスタの組２
０１、２０４或いは２０２、２０５のどちらかは導通と
なり、それによって電圧Ｖｄｄは対応するトランジスタ
の組２０８、２０９或いは２１０、２１１のゲートに広
げられる。ＦＥＴ２０６及び２０７のゲートに供給され
るＲＭＡ電圧によって、そのトランジスタは非導通とな
り、それによってＶｓｓ電圧は対応するＮＯＲゲート１
６５及び１６６の１つの入力のみに広げられる。
【００４７】一方、交差結合されたトランジスタはラッ
チし、その中にデータ信号を保持する。増幅器及びドラ
イバ段における待ち時間１に対する種々の信号のタイミ
ングは図１１に見ることができ、待ち時間２に対するタ
イミングは、図１２において見ることができ、そして待
ち時間３に対するタイミングは、図１３において見るこ
とができる。ＲＤＢ及びＲＤＢ* リード上の論理データ
信号が、ＣＡＳ待ち時間１の場合に関連する１つのクロ
ック周期だけ遅れるのを見ることができる。
チし、その中にデータ信号を保持する。増幅器及びドラ
イバ段における待ち時間１に対する種々の信号のタイミ
ングは図１１に見ることができ、待ち時間２に対するタ
イミングは、図１２において見ることができ、そして待
ち時間３に対するタイミングは、図１３において見るこ
とができる。ＲＤＢ及びＲＤＢ* リード上の論理データ
信号が、ＣＡＳ待ち時間１の場合に関連する１つのクロ
ック周期だけ遅れるのを見ることができる。
【００４８】まとめると、全体の回路を検討すると、待
ち時間１に対しては、出力バッファ１１１はイネーブル
され、増幅器１０３からのデータは直接出力リード１１
３（１４１）に送ることができる。待ち時間２及び３に
対しては、出力バッファ１１１は、イネーブルされず、
またデータはＲＤＢ ＣＴＲＬ回路のラッチ１４３及び
１５７において蓄積される。
ち時間１に対しては、出力バッファ１１１はイネーブル
され、増幅器１０３からのデータは直接出力リード１１
３（１４１）に送ることができる。待ち時間２及び３に
対しては、出力バッファ１１１は、イネーブルされず、
またデータはＲＤＢ ＣＴＲＬ回路のラッチ１４３及び
１５７において蓄積される。
【００４９】待ち時間２の場合、２番目のクロック周期
において、出力バッファ１１１はイネーブルされ、また
以前クロック周期からのデータは出力リード１１３（１
２１）に送られ、さらにＲＤＢ及びＲＤＢ* リードはプ
リチャージされる。これは、新たなデータが、次のクロ
ック周期の間そこで待機するために、ラッチ１４３及び
１５７に送ることができる制御１０５のための信号であ
る。
において、出力バッファ１１１はイネーブルされ、また
以前クロック周期からのデータは出力リード１１３（１
２１）に送られ、さらにＲＤＢ及びＲＤＢ* リードはプ
リチャージされる。これは、新たなデータが、次のクロ
ック周期の間そこで待機するために、ラッチ１４３及び
１５７に送ることができる制御１０５のための信号であ
る。
【００５０】待ち時間３の場合、出力バッファ１１１
は、イネーブルされず、また２番目のクロック周期から
のデータは、読み取り増幅器１０３における上述したラ
ッチにおいて蓄積される。分離したままの（プリチャー
ジされていない）ＲＤＢ及びＲＤＢ* ラインの部分によ
って、読み取り増幅器のイネーブル信号の間隔に対する
方法が広がる。２番目のクロック周期からのデータは、
イネーブル信号が真である限り、読み取り増幅器のラッ
チにおいて保持される。
は、イネーブルされず、また２番目のクロック周期から
のデータは、読み取り増幅器１０３における上述したラ
ッチにおいて蓄積される。分離したままの（プリチャー
ジされていない）ＲＤＢ及びＲＤＢ* ラインの部分によ
って、読み取り増幅器のイネーブル信号の間隔に対する
方法が広がる。２番目のクロック周期からのデータは、
イネーブル信号が真である限り、読み取り増幅器のラッ
チにおいて保持される。
【００５１】３番目のクロック周期では、出力バッファ
１１１はイネーブルされ、それにより１番目のクロック
周期からのデータは、出力リード１１３（１４１）へ送
られることができる。このとき、ＲＤＢ及びＲＤＢ* リ
ードはプリチャージされ、２番目のクロック周期からの
データが、読み取り増幅器からＲＤＢ ＣＴＲＬ回路に
転送されうることが知らされる。この態様において、３
番目のクロック周期からのデータは、読み取り増幅器に
置き、次のクロック周期でＲＤＢ ＣＴＲＬ回路にそれ
が移動されるまで、そこで保持される。
１１１はイネーブルされ、それにより１番目のクロック
周期からのデータは、出力リード１１３（１４１）へ送
られることができる。このとき、ＲＤＢ及びＲＤＢ* リ
ードはプリチャージされ、２番目のクロック周期からの
データが、読み取り増幅器からＲＤＢ ＣＴＲＬ回路に
転送されうることが知らされる。この態様において、３
番目のクロック周期からのデータは、読み取り増幅器に
置き、次のクロック周期でＲＤＢ ＣＴＲＬ回路にそれ
が移動されるまで、そこで保持される。
【００５２】上述した周期は、各クロック周期でそれ自
身繰り返す。上記の説明を理解する当業者は、ここで代
わりの実施例や変更を、ここで示した原理を用いて設定
することができる。ここに添付された特許請求の範囲内
にある全ての物は、本発明の部分であると考えられる。
身繰り返す。上記の説明を理解する当業者は、ここで代
わりの実施例や変更を、ここで示した原理を用いて設定
することができる。ここに添付された特許請求の範囲内
にある全ての物は、本発明の部分であると考えられる。
【図１】本発明の好ましい実施例の論理図である。
【図２】本発明の実施例の動作を説明するために使用さ
れる信号のタイミング図の１例である。
れる信号のタイミング図の１例である。
【図３】本発明の実施例の動作を説明するために使用さ
れる信号のタイミング図の他の例である。
れる信号のタイミング図の他の例である。
【図４】本発明で使用できるドライバ回路の論理図であ
る。
る。
【図５】図４のドライバ回路の動作を説明するために使
用されるタイミング図である。
用されるタイミング図である。
【図６】本発明のブロック系統図である。
【図７】本発明のデータバス制御及び出力バッファ部分
の電気回路系統図である。
の電気回路系統図である。
【図８】図７の回路のタイミング図である。
【図９】図７の回路のタイミング図である。
【図１０】本発明の読み取り増幅器及びドライバ段部分
の電気回路系統図である。
の電気回路系統図である。
【図１１】図１０の回路のタイミング図である。
【図１２】図１０の回路のタイミング図である。
【図１３】図１０の回路のタイミング図である。
１ ＣＡＳ待ち時間カウンタ ３、１３、３３ インバータ ５ ＮＯＲゲート ７ リーディングエッジ ９ リーディングエッジ １１、２５、３１、３５、３９ ＮＡＮＤゲート １５ 短いロー論理レベルパルス １７ ＡＮＤゲート １９ ＮＯＲゲート ２１ 出力端子 ２３、３７ 交差結合型インバータ ２７ フリップフロップ ２９ リーディングエッジ ４１ リーディングエッジ ４３ トレーリングエッジ ４５ リーディングエッジ ４７ 一時的なパルス ４９ フリップフロップ ５１ ロー論理レベル ５３ トレーリングエッジ ５５ リーディングエッジ ５７ パルス ５９ 複製回路 ６２ ドライバ回路の出力 ６４ ドライバ回路 ６６、６８ インバータ ６７、６９ トランジスタ ７１、７２ トランジスタ ７４、７４Ａ 一連のインバータ １０１、１０１Ａ 列選択回路 １０３ 読み取り増幅器 １０５ 制御回路 １０７ ドライバ １０９ 読み取りデータバス制御回路 １１１ 出力バッファ １１３ 出力リード １１５ ＣＡＳ待ち時間カウンタ １２３、１３３、１５３ インバータ １２５、１３９ ＮＯＲゲート １３１、１３７、１４５、１５１、１５５、１５９ Ｎ
ＡＮＤゲート １４１ 出力端子 １４３、１５７ 交差結合型インバータ １４７、１６９ フリップフロップ １２７ リーディングエッジ １２９ リーディングエッジ １３５、１７１ ロー論理レベルパルス １４７、１７７ 一時的なパルス １４９ リーディングエッジ １６１ リーディングエッジ １６３、１７３ トレーリングエッジ １６５、１６６ ＮＯＲゲート １６８ インバータ １７０、１７１ 電界効果トランジスタ １７９ 複製回路 １８２ 出力リード １８４ ドライバ回路 ２０１、２０２ ｎチャネル電界効果トランジスタ ２０３、２０４、２０５、２０６、２０７ ｐチャネル
電界効果トランジスタ ２０８、２１０ ｐチャネルＦＥＴ ２０９、２１１ ｎチャネルＦＥＴ ２１２ ｎチャネルＦＥＴ
ＡＮＤゲート １４１ 出力端子 １４３、１５７ 交差結合型インバータ １４７、１６９ フリップフロップ １２７ リーディングエッジ １２９ リーディングエッジ １３５、１７１ ロー論理レベルパルス １４７、１７７ 一時的なパルス １４９ リーディングエッジ １６１ リーディングエッジ １６３、１７３ トレーリングエッジ １６５、１６６ ＮＯＲゲート １６８ インバータ １７０、１７１ 電界効果トランジスタ １７９ 複製回路 １８２ 出力リード １８４ ドライバ回路 ２０１、２０２ ｎチャネル電界効果トランジスタ ２０３、２０４、２０５、２０６、２０７ ｐチャネル
電界効果トランジスタ ２０８、２１０ ｐチャネルＦＥＴ ２０９、２１１ ｎチャネルＦＥＴ ２１２ ｎチャネルＦＥＴ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年２月２０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図５】
【図４】
【図６】
【図８】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グラハム アラン カナダ国 ケー２エス １イー４ オンタ リオ スティッツヴィル ビーチファー ン・ドライヴ 118 (72)発明者 フランソワ ラロシェル カナダ国 ジェイ９エー ２ヴイ５ ケベ ック ハル ドゥ・ラ・サルセル 21
Claims (9)
- 【請求項１】 ランダムアクセスメモリ（ＲＡＭ）回路
の出力ドライバを、データ及びクロック信号の相対的な
タイミングが可変或いは不確定であるデータ源及びクロ
ックから、対向するバイナリデータ値のうち何れかに駆
動する出力バッファであって、（ａ）データ信号源と、
（ｂ）パルスを有し、該パルスのうち１つがデータパル
スのリーディングエッジより早いか、該データパルスの
リーディングエッジより遅いか、或いは該データパルス
と競争状態である立ち上がりエッジを有するクロック信
号源と、（ｃ）前記クロック信号を受信し、待ち時間制
御を出力する待ち時間カウンタと、（ｄ）待ち時間クロ
ック信号と前記データパルスを加算する手段と、（ｅ）
前記待ち時間クロック信号と同期状態にある前記加算手
段から出力ドライバに信号を供給する手段とよりなるこ
とを特徴とする出力バッファ。 - 【請求項２】 前記ＲＡＭは、同期型ＤＲＡＭであり、
前記データ信号源はデータバス読み取り増幅器であるこ
とを特徴とする請求項１記載の出力バッファ。 - 【請求項３】 出力フリップフロップと、前記データパ
ルスから対向する極性のデータ信号を駆動する手段と、
前記フリップフロップを前記対向する極性のデータ信号
によって２つの状態のうち１つに駆動する手段とをさら
に含むことを特徴とする請求項２記載の出力バッファ。 - 【請求項４】 同期型ダイナミックランダムアクセスメ
モリ（ＳＤＲＡＭ）用可変待ち時間出力回路であって、 （ａ）１組の相補的なデータバスラインを読み取る手段
と、 （ｂ）前記読み取り手段の出力信号を受信する手段と、 （ｃ）前記受信手段の出力信号を受信し、出力信号を出
力ドライバへ供給する出力バッファと、 （ｄ）クロック信号を受信してカウントし、予め決めら
れた待ち時間に基づいた予め決められた数のクロックパ
ルスをカウントしたとき、前記出力信号を出力する前記
出力バッファに、出力イネーブル信号を供給する待ち時
間カウンタと、 （ｅ）前記読み取り手段、前記受信手段、及び前記出力
バッファをイネーブルし、データ論理レベルを前記デー
タバスラインから前記出力ドライバに、待ち時間１の事
象においては１クロック周期以内に通し、前記データ論
理レベルを待ち時間２の事象においては１クロック周期
分遅延させ、前記データ論理レベルを待ち時間３の事象
においては２クロック周期分遅延させる手段とよりなる
ことを特徴とする可変待ち時間出力回路。 - 【請求項５】 前記受信手段は、第１のラッチ手段と、
待ち時間２の事象において、格納されたデータ論理レベ
ルを前記出力バッファに供給する前に、前記ラッチ手段
において１クロック周期分前記データ論理レベルの格納
をイネーブルする手段とよりなることを特徴とする請求
項４記載の回路。 - 【請求項６】 前記読み取り手段は、第２のラッチ手段
と、格納されたデータ論理レベルを前記第１のラッチ手
段に供給する前に、前記第２のラッチ手段において１ク
ロック周期分前記データ論理レベルの格納をイネーブル
する手段と、待ち時間３の事象において、前記第１のラ
ッチ手段に格納された前記データ論理レベルを前記出力
バッファに供給する前に、前記第１のラッチ手段に供給
された前記データ論理レベルを１クロック周期分格納す
る手段とよりなることを特徴とする請求項５記載の回
路。 - 【請求項７】 前記第１のラッチ手段は、前記読み取り
手段と前記出力バッファとの間の１組のデータ論理レベ
ルのコンダクタのうち各１つと一連に接続された１組の
交差結合されたインバータよりなることを特徴とする請
求項５記載の回路。 - 【請求項８】 前記第２のラッチ手段はセンス増幅器よ
りなることを特徴とする請求項６記載の回路。 - 【請求項９】 前記第１のラッチ手段は、前記読み取り
手段と前記出力バッファとの間の１組のデータ論理レベ
ルのコンダクタのうち各１つと一連に接続された１組の
交差結合されたインバータよりなることを特徴とする請
求項８記載の回路。
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- 1994-12-16 KR KR1019940034611A patent/KR100221915B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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