JPH07219607A - デジタル制御装置 - Google Patents
デジタル制御装置Info
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- JPH07219607A JPH07219607A JP6010873A JP1087394A JPH07219607A JP H07219607 A JPH07219607 A JP H07219607A JP 6010873 A JP6010873 A JP 6010873A JP 1087394 A JP1087394 A JP 1087394A JP H07219607 A JPH07219607 A JP H07219607A
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- Japan
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- input
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- data processing
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Abstract
(57)【要約】
【目的】 制御演算の分散化を計り、高速制御を実現し
得るデジタル制御装置を提供する。 【構成】 ＣＰＵモジュール１１には、制御演算用のメ
インＣＰＵ１２及び通信用ＣＰＵ１４を設け、入出力モ
ジュール１６には、ＣＰＵモジュール１１とのデータ通
信及びデータ処理を実行する通信・データ処理用ＣＰＵ
１７を設ける。ＣＰＵモジュール１１は、入出力モジュ
ール１６を介して送られてくる被制御装置からのデータ
を通信用ＣＰＵ１４を介して受取り、メインＣＰＵ１２
で処理すると共に、入出力モジュール１６のＣＰＵ１７
で処理可能な制御演算については、通信用ＣＰＵ１４を
介して入出力モジュール１６へ指示し、通信・データ処
理用ＣＰＵ１７で行なわせる。この結果、ＣＰＵモジュ
ール１１と入出力モジュール１６間での制御演算の分散
化を計ることができる。
得るデジタル制御装置を提供する。 【構成】 ＣＰＵモジュール１１には、制御演算用のメ
インＣＰＵ１２及び通信用ＣＰＵ１４を設け、入出力モ
ジュール１６には、ＣＰＵモジュール１１とのデータ通
信及びデータ処理を実行する通信・データ処理用ＣＰＵ
１７を設ける。ＣＰＵモジュール１１は、入出力モジュ
ール１６を介して送られてくる被制御装置からのデータ
を通信用ＣＰＵ１４を介して受取り、メインＣＰＵ１２
で処理すると共に、入出力モジュール１６のＣＰＵ１７
で処理可能な制御演算については、通信用ＣＰＵ１４を
介して入出力モジュール１６へ指示し、通信・データ処
理用ＣＰＵ１７で行なわせる。この結果、ＣＰＵモジュ
ール１１と入出力モジュール１６間での制御演算の分散
化を計ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、制御演算を行なうＣＰ
Ｕモジュールと、データの入出力を行なう為の入出力モ
ジュールから構成されるプラント等におけるデジタル制
御装置に関する。
Ｕモジュールと、データの入出力を行なう為の入出力モ
ジュールから構成されるプラント等におけるデジタル制
御装置に関する。
【０００２】
【従来の技術】従来のプラント等におけるデジタル制御
装置は、図７に示すように構成されている。同図におい
て、１はＣＰＵモジュールで、制御演算を行なうメイン
ＣＰＵ２を備えている。そして、このＣＰＵモジュール
１にデータバスを介して複数の入出力モジュール３が接
続される。これらの各入出力モジュール３には、それぞ
れプラント等の被制御装置に対して各種アナログ信号、
デジタル信号の入出力を行なう入出力回路４が設けられ
ている。例えばプラントからの電流、電圧のアナログ信
号（バルブの位置フィードバック信号等）、パルスやＯ
Ｎ／ＯＦＦのデジタル信号（エンコーダやスイッチＯＮ
／ＯＦＦ信号）が入出力回路４を介して入出力モジュー
ル３に入力され、入出力モジュール３からは電流、電圧
のアナログ信号（バルブの位置指令等）、パルスやＯＮ
／ＯＦＦのデジタル信号（装置起動指令等）が入出力回
路４を介してプラントへ出力される。
装置は、図７に示すように構成されている。同図におい
て、１はＣＰＵモジュールで、制御演算を行なうメイン
ＣＰＵ２を備えている。そして、このＣＰＵモジュール
１にデータバスを介して複数の入出力モジュール３が接
続される。これらの各入出力モジュール３には、それぞ
れプラント等の被制御装置に対して各種アナログ信号、
デジタル信号の入出力を行なう入出力回路４が設けられ
ている。例えばプラントからの電流、電圧のアナログ信
号（バルブの位置フィードバック信号等）、パルスやＯ
Ｎ／ＯＦＦのデジタル信号（エンコーダやスイッチＯＮ
／ＯＦＦ信号）が入出力回路４を介して入出力モジュー
ル３に入力され、入出力モジュール３からは電流、電圧
のアナログ信号（バルブの位置指令等）、パルスやＯＮ
／ＯＦＦのデジタル信号（装置起動指令等）が入出力回
路４を介してプラントへ出力される。
【０００３】上記のように構成された従来のデジタル制
御装置は、ＣＰＵモジュール１がプラントからの入力を
取り込んでフィードバック制御、シーケンス制御によ
り、例えばバルブの位置制御等を行なう。この場合、Ｃ
ＰＵモジュール１におけるメインＣＰＵ２のみが制御演
算を行ない、入出力モジュール３はデータの入出力のみ
を行なっている。
御装置は、ＣＰＵモジュール１がプラントからの入力を
取り込んでフィードバック制御、シーケンス制御によ
り、例えばバルブの位置制御等を行なう。この場合、Ｃ
ＰＵモジュール１におけるメインＣＰＵ２のみが制御演
算を行ない、入出力モジュール３はデータの入出力のみ
を行なっている。
【０００４】
【発明が解決しようとする課題】上記のように従来のデ
ジタル制御装置は、制御周期がＣＰＵモジュール１にお
けるメインＣＰＵ２の演算周期のみに依存しており、演
算利用が増加すると高速制御の実現が困難になるという
問題があった。本発明は上記実情に鑑みてなされたもの
で、制御演算の分散化を計り、高速制御を実現し得るデ
ジタル制御装置を提供することを目的とする。
ジタル制御装置は、制御周期がＣＰＵモジュール１にお
けるメインＣＰＵ２の演算周期のみに依存しており、演
算利用が増加すると高速制御の実現が困難になるという
問題があった。本発明は上記実情に鑑みてなされたもの
で、制御演算の分散化を計り、高速制御を実現し得るデ
ジタル制御装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、制御演算用の
ＣＰＵモジュール及びこのＣＰＵモジュールと被制御装
置との間におけるデータの入出力処理を行なう複数の入
出力モジュールから構成されるディジタル制御装置にお
いて、上記ＣＰＵモジュール上に設けられ、被制御装置
に対する制御演算を行なうと共に、その一部の制御演算
を入出力モジュールに指示する制御演算用のメインＣＰ
Ｕと、上記ＣＰＵモジュール上に設けられ、上記メイン
ＣＰＵと上記入出力モジュールとの間のデータ通信を行
なう通信用ＣＰＵと、上記入出力モジュールに設けら
れ、上記通信用ＣＰＵに対するデータ通信を行なうと共
に、上記メインＣＰＵからの指示に基づいてデータ処理
を行なう通信・データ処理用ＣＰＵとを具備したことを
特徴とする。
ＣＰＵモジュール及びこのＣＰＵモジュールと被制御装
置との間におけるデータの入出力処理を行なう複数の入
出力モジュールから構成されるディジタル制御装置にお
いて、上記ＣＰＵモジュール上に設けられ、被制御装置
に対する制御演算を行なうと共に、その一部の制御演算
を入出力モジュールに指示する制御演算用のメインＣＰ
Ｕと、上記ＣＰＵモジュール上に設けられ、上記メイン
ＣＰＵと上記入出力モジュールとの間のデータ通信を行
なう通信用ＣＰＵと、上記入出力モジュールに設けら
れ、上記通信用ＣＰＵに対するデータ通信を行なうと共
に、上記メインＣＰＵからの指示に基づいてデータ処理
を行なう通信・データ処理用ＣＰＵとを具備したことを
特徴とする。
【０００６】
【作用】入出力モジュールの通信・データ処理用ＣＰＵ
は、プラント等の被制御装置から送られてくるデータを
ＣＰＵモジュールへ入力する。ＣＰＵモジュールは、入
出力モジュールからのデータを通信用ＣＰＵを介して受
取り、そのデータに基づく制御演算をメインＣＰＵによ
り行なうと共に、入出力モジュールのＣＰＵで処理可能
な制御演算については、通信用ＣＰＵを介して入出力モ
ジュールへ指示する。入出力モジュールは、メインＣＰ
Ｕからの指示に基づくデータ処理を通信・データ処理用
ＣＰＵにより実行する。
は、プラント等の被制御装置から送られてくるデータを
ＣＰＵモジュールへ入力する。ＣＰＵモジュールは、入
出力モジュールからのデータを通信用ＣＰＵを介して受
取り、そのデータに基づく制御演算をメインＣＰＵによ
り行なうと共に、入出力モジュールのＣＰＵで処理可能
な制御演算については、通信用ＣＰＵを介して入出力モ
ジュールへ指示する。入出力モジュールは、メインＣＰ
Ｕからの指示に基づくデータ処理を通信・データ処理用
ＣＰＵにより実行する。
【０００７】上記のようにメインＣＰＵの指示により制
御演算の一部を入出力モジュールのＣＰＵで処理させる
ことにより、ＣＰＵモジュールと入出力モジュール間で
の制御演算の分散化を計ることができ、メインＣＰＵの
負荷を軽減できると共に、制御演算を高速化することが
できる。
御演算の一部を入出力モジュールのＣＰＵで処理させる
ことにより、ＣＰＵモジュールと入出力モジュール間で
の制御演算の分散化を計ることができ、メインＣＰＵの
負荷を軽減できると共に、制御演算を高速化することが
できる。
【０００８】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明の一実施例に係るデジタル制御装
置の構成図である。同図において、１１はＣＰＵモジュ
ールで、このＣＰＵモジュール１１には、バスライン１
５を介して複数の入出力モジュール１６が接続される。
明する。図１は本発明の一実施例に係るデジタル制御装
置の構成図である。同図において、１１はＣＰＵモジュ
ールで、このＣＰＵモジュール１１には、バスライン１
５を介して複数の入出力モジュール１６が接続される。
【０００９】上記ＣＰＵモジュール１１には、プラント
等の被制御装置に対する制御演算を行なうメインＣＰＵ
１２、上記入出力モジュール１６とのデータ通信を行な
う通信用プロセッサ即ち通信用ＣＰＵ１４、及びメイン
ＣＰＵ１２と通信用ＣＰＵ１４とのデータの受け渡しを
行なう為のメモリ１３が設けられている。
等の被制御装置に対する制御演算を行なうメインＣＰＵ
１２、上記入出力モジュール１６とのデータ通信を行な
う通信用プロセッサ即ち通信用ＣＰＵ１４、及びメイン
ＣＰＵ１２と通信用ＣＰＵ１４とのデータの受け渡しを
行なう為のメモリ１３が設けられている。
【００１０】また、上記各入出力モジュール１６には、
被制御装置に対するデータの入出力処理を行なうと共
に、ＣＰＵモジュール１１とのデータ通信及びプログラ
ムされたデータ処理を実行する為の通信・データ処理用
ＣＰＵ１７が設けられる。更に、入出力モジュール１６
には、データ処理コード、パラメータ等を記憶するため
のメモリ１８、及びこのメモリ１８を検索するためのデ
ータ処理コード検索テーブル１９が設けられる。
被制御装置に対するデータの入出力処理を行なうと共
に、ＣＰＵモジュール１１とのデータ通信及びプログラ
ムされたデータ処理を実行する為の通信・データ処理用
ＣＰＵ１７が設けられる。更に、入出力モジュール１６
には、データ処理コード、パラメータ等を記憶するため
のメモリ１８、及びこのメモリ１８を検索するためのデ
ータ処理コード検索テーブル１９が設けられる。
【００１１】上記入出力モジュール１６は、例えばプラ
ントからの電流、電圧のアナログ信号（バルブの位置フ
ィードバック信号等）、パルスやＯＮ／ＯＦＦのデジタ
ル信号（エンコーダやスイッチＯＮ／ＯＦＦ信号）をＣ
ＰＵモジュール１に入力し、また、ＣＰＵモジュール１
１からの電流、電圧のアナログ信号（バルブの位置指令
等）、パルスやＯＮ／ＯＦＦのデジタル信号（装置起動
指令等）をプラントへ出力する。更に、入出力モジュー
ル１６は、ＣＰＵモジュール１１に対する補助的な演算
処理、例えばＰＩＤ（比例・積分・微分）演算、サンプ
ル値の平均化、アナログ信号の温度補正等の処理を行な
う。
ントからの電流、電圧のアナログ信号（バルブの位置フ
ィードバック信号等）、パルスやＯＮ／ＯＦＦのデジタ
ル信号（エンコーダやスイッチＯＮ／ＯＦＦ信号）をＣ
ＰＵモジュール１に入力し、また、ＣＰＵモジュール１
１からの電流、電圧のアナログ信号（バルブの位置指令
等）、パルスやＯＮ／ＯＦＦのデジタル信号（装置起動
指令等）をプラントへ出力する。更に、入出力モジュー
ル１６は、ＣＰＵモジュール１１に対する補助的な演算
処理、例えばＰＩＤ（比例・積分・微分）演算、サンプ
ル値の平均化、アナログ信号の温度補正等の処理を行な
う。
【００１２】次に上記実施例の動作を説明する。ＣＰＵ
モジュール１１におけるメインＣＰＵ１２は、入出力モ
ジュール１６に対してデータ処理の種類を指定する為の
処理コード及び処理に必要なパラメータ等をメモリ１３
上に書き込む。このメモリ１３上には、図２に示すよう
にデータ処理コード等をセットする為の、全入出力モジ
ュール共通のエリアであるデータ処理テーブル２１と、
各入出力モジュール１６毎にそれらが実行すべき処理コ
ードが書かれたデータ処理テーブル２１上の先頭アドレ
スをセットする為のデータ処理アドレスエリア２２が用
意されている。
モジュール１１におけるメインＣＰＵ１２は、入出力モ
ジュール１６に対してデータ処理の種類を指定する為の
処理コード及び処理に必要なパラメータ等をメモリ１３
上に書き込む。このメモリ１３上には、図２に示すよう
にデータ処理コード等をセットする為の、全入出力モジ
ュール共通のエリアであるデータ処理テーブル２１と、
各入出力モジュール１６毎にそれらが実行すべき処理コ
ードが書かれたデータ処理テーブル２１上の先頭アドレ
スをセットする為のデータ処理アドレスエリア２２が用
意されている。
【００１３】メインＣＰＵ１２は、入出力モジュール１
６を動作させるためのデータをデータ処理テーブル２１
にセットする。即ち、メインＣＰＵ１２は、データ処理
テーブル２１に対し、図３に示すようにデータ処理コー
ド２３、パラメータ２４、終了コード（ＦＦＦＦ）２５
をセットし、これらをセットしたメモリエリアの先頭ア
ドレスを、処理を実行する入出力モジュール１６に対す
るデータ処理アドレスエリア２２に書き込む。実行され
る処理が複数の場合は、終了コード２５に続けて次のデ
ータ処理コード２３等をセットする。
６を動作させるためのデータをデータ処理テーブル２１
にセットする。即ち、メインＣＰＵ１２は、データ処理
テーブル２１に対し、図３に示すようにデータ処理コー
ド２３、パラメータ２４、終了コード（ＦＦＦＦ）２５
をセットし、これらをセットしたメモリエリアの先頭ア
ドレスを、処理を実行する入出力モジュール１６に対す
るデータ処理アドレスエリア２２に書き込む。実行され
る処理が複数の場合は、終了コード２５に続けて次のデ
ータ処理コード２３等をセットする。
【００１４】上記データ処理コード２３としては、例え
ばＰＩＤ演算、サンプル値の平均化、アナログ信号の温
度補正等の処理を指定するコードがセットされる。ま
た、上記パラメータ２４としては、例えばＰＩＤ制御の
時定数、ゲイン、パルスカウント時間、平均化のサンプ
ル数等がセットされる。
ばＰＩＤ演算、サンプル値の平均化、アナログ信号の温
度補正等の処理を指定するコードがセットされる。ま
た、上記パラメータ２４としては、例えばＰＩＤ制御の
時定数、ゲイン、パルスカウント時間、平均化のサンプ
ル数等がセットされる。
【００１５】ＣＰＵモジュール１１上の通信用ＣＰＵ１
４は、メモリ１３上のデータ処理アドレスエリア２３を
参照することにより、必要なデータ処理コード、パラメ
ータを取り出して対応する入出力モジュール１６に送信
してデータ処理の指定を行なう。
４は、メモリ１３上のデータ処理アドレスエリア２３を
参照することにより、必要なデータ処理コード、パラメ
ータを取り出して対応する入出力モジュール１６に送信
してデータ処理の指定を行なう。
【００１６】入出力モジュール１６上の通信・データ処
理用ＣＰＵ１７は、通信用ＣＰＵ１４からデータ処理コ
ード等を受信すると、図４に示すように入出力モジュー
ル１６上のメモリ１８に受信データを転送し、更に処理
コード検索用に図５に示すようにデータ処理コード２３
及び図４においてデータ処理のパラメータ２４を収めた
各処理の先頭アドレス２６から成る検索テーブル１９を
作成する。
理用ＣＰＵ１７は、通信用ＣＰＵ１４からデータ処理コ
ード等を受信すると、図４に示すように入出力モジュー
ル１６上のメモリ１８に受信データを転送し、更に処理
コード検索用に図５に示すようにデータ処理コード２３
及び図４においてデータ処理のパラメータ２４を収めた
各処理の先頭アドレス２６から成る検索テーブル１９を
作成する。
【００１７】図６は、上記入出力モジュール１６で実行
されるデータ処理のサブルーチンのフローチャートを示
したものである。このサブルーチンは、入出力モジュー
ル１６上の通信・データ処理用ＣＰＵ１７のプログラム
中の任意の場所でコールされ、まず、コード検索サブル
ーチン（ステップＡ1 ）にて図５の検索テーブル１９上
に該当する処理コードが有るかを検索する（ステップＡ
2 ）。この検索で、処理コードが見つかればステップＡ
3に示すデータ処理を実行し、見つからなければデータ
処理を行なわずにサブルーチンを終了する。
されるデータ処理のサブルーチンのフローチャートを示
したものである。このサブルーチンは、入出力モジュー
ル１６上の通信・データ処理用ＣＰＵ１７のプログラム
中の任意の場所でコールされ、まず、コード検索サブル
ーチン（ステップＡ1 ）にて図５の検索テーブル１９上
に該当する処理コードが有るかを検索する（ステップＡ
2 ）。この検索で、処理コードが見つかればステップＡ
3に示すデータ処理を実行し、見つからなければデータ
処理を行なわずにサブルーチンを終了する。
【００１８】上記コード検索サブルーチンは、データ処
理コードを引数にとって図５の検索テーブル１９を検索
し、該当するデータ処理のコードが見つかれば、パラメ
ータ先頭アドレス２６をリターン値として返し、コード
が見つからなければ‘０’をリターン値とする。ステッ
プＡ3 に示すデータ処理が実行される時には、パラメー
タ先頭アドレス２６を基に図４に示すメモリ１８上の必
要なパラメータがアクセスされる。そして、通信・デー
タ処理用ＣＰＵ１７は、上記データ処理を終了すると、
メモリ１８及び検索テーブル１９に格納されている処理
済みのデータを削除し、あるいは処理済みのフラグを書
き込む等の処理を行なう。
理コードを引数にとって図５の検索テーブル１９を検索
し、該当するデータ処理のコードが見つかれば、パラメ
ータ先頭アドレス２６をリターン値として返し、コード
が見つからなければ‘０’をリターン値とする。ステッ
プＡ3 に示すデータ処理が実行される時には、パラメー
タ先頭アドレス２６を基に図４に示すメモリ１８上の必
要なパラメータがアクセスされる。そして、通信・デー
タ処理用ＣＰＵ１７は、上記データ処理を終了すると、
メモリ１８及び検索テーブル１９に格納されている処理
済みのデータを削除し、あるいは処理済みのフラグを書
き込む等の処理を行なう。
【００１９】上記のようにしてメインＣＰＵ１２に指示
に従って入出力モジュール１６の通信・データ処理用Ｃ
ＰＵ１７により所定の演算が実行され、その演算結果が
通信用ＣＰＵ１４を介してメインＣＰＵ１２へ送られ
る。このメインＣＰＵ１２は、入出力モジュール１６の
ＣＰＵ１７で処理されたデータを受取って総合的な制御
演算を行ない、その結果を入出力モジュール１６を介し
て被制御装置へ出力し、被制御装置の動作を制御する。
なお、通信・データ処理用ＣＰＵ１７が行なう演算の種
類によっては、演算結果をそのまま被制御装置へ送るこ
とも可能である。
に従って入出力モジュール１６の通信・データ処理用Ｃ
ＰＵ１７により所定の演算が実行され、その演算結果が
通信用ＣＰＵ１４を介してメインＣＰＵ１２へ送られ
る。このメインＣＰＵ１２は、入出力モジュール１６の
ＣＰＵ１７で処理されたデータを受取って総合的な制御
演算を行ない、その結果を入出力モジュール１６を介し
て被制御装置へ出力し、被制御装置の動作を制御する。
なお、通信・データ処理用ＣＰＵ１７が行なう演算の種
類によっては、演算結果をそのまま被制御装置へ送るこ
とも可能である。
【００２０】上記のように制御装置を構成するＣＰＵモ
ジュール１１及び入出力モジュール１６に通信及びデー
タ処理用のＣＰＵ１７を搭載したシステム構成とし、入
出力モジュール側１６のＣＰＵ１７にいくつかのデータ
処理機能を持たせ、更にＣＰＵモジュール１１から入出
力モジュール１６へのデータ処理の指定を行なうことに
よって、ＣＰＵモジュール１１と入出力モジュール１６
間での制御演算の分散化を計ることができる。この結
果、メインＣＰＵ１２の負荷を軽減できると共に、制御
速度を向上することができる。
ジュール１１及び入出力モジュール１６に通信及びデー
タ処理用のＣＰＵ１７を搭載したシステム構成とし、入
出力モジュール側１６のＣＰＵ１７にいくつかのデータ
処理機能を持たせ、更にＣＰＵモジュール１１から入出
力モジュール１６へのデータ処理の指定を行なうことに
よって、ＣＰＵモジュール１１と入出力モジュール１６
間での制御演算の分散化を計ることができる。この結
果、メインＣＰＵ１２の負荷を軽減できると共に、制御
速度を向上することができる。
【００２１】
【発明の効果】以上詳記したように本発明によれば、入
出力モジュールを利用して制御演算の分散化を計ること
ができ、低コストの制御システムでありながら高速制御
を実現できるものである。
出力モジュールを利用して制御演算の分散化を計ること
ができ、低コストの制御システムでありながら高速制御
を実現できるものである。
【図１】本発明の一実施例に係るデジタル制御装置のシ
ステム構成図。
ステム構成図。
【図２】同実施例におけるＣＰＵモジュール上のメモリ
構成図。
構成図。
【図３】同実施例におけるデータ処理テーブルのデータ
セット説明図。
セット説明図。
【図４】同実施例における入出力モジュール上のメモリ
内のデータ処理コード格納エリアの説明図。
内のデータ処理コード格納エリアの説明図。
【図５】同実施例におけるデータ処理コード検索テーブ
ルの説明図。
ルの説明図。
【図６】同実施例におけるデータ処理サブルーチンのフ
ローチャート。
ローチャート。
【図７】従来のデジタル制御装置のシステム構成図。
１１ ＣＰＵモジュール １２ メインＣＰＵ １３ ＣＰＵモジュール上のメモリ １４ 通信用ＣＰＵ １５ バスライン １６ 入出力モジュール １７ 通信・データ処理用ＣＰＵ １８ 入出力モジュール上のメモリ １９ 検索テーブル ２１ データ処理テーブル ２２ データ処理アドレスエリア
Claims (1)
- 【請求項１】 制御演算用のＣＰＵモジュール及びこの
ＣＰＵモジュールと被制御装置との間におけるデータの
入出力処理を行なう複数の入出力モジュールから構成さ
れるディジタル制御装置において、 上記ＣＰＵモジュール上に設けられ、被制御装置に対す
る制御演算を行なうと共に、その一部の制御演算を入出
力モジュールに指示する制御演算用のメインＣＰＵと、
上記ＣＰＵモジュール上に設けられ、上記メインＣＰＵ
と上記入出力モジュールとの間のデータ通信を行なう通
信用ＣＰＵと、上記入出力モジュールに設けられ、上記
通信用ＣＰＵに対するデータ通信を行なうと共に、上記
メインＣＰＵからの指示に基づいてデータ処理を行なう
通信・データ処理用ＣＰＵとを具備したことを特徴とす
るデジタル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010873A JPH07219607A (ja) | 1994-02-02 | 1994-02-02 | デジタル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010873A JPH07219607A (ja) | 1994-02-02 | 1994-02-02 | デジタル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219607A true JPH07219607A (ja) | 1995-08-18 |
Family
ID=11762463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6010873A Withdrawn JPH07219607A (ja) | 1994-02-02 | 1994-02-02 | デジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07219607A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002077297A (ja) * | 2000-09-04 | 2002-03-15 | Fujitsu Ltd | マルチプロセッサによる通信プロトコル処理装置 |
| KR100949168B1 (ko) * | 2001-11-20 | 2010-03-23 | 가부시끼가이샤 히다치 세이사꾸쇼 | 제어기 |
-
1994
- 1994-02-02 JP JP6010873A patent/JPH07219607A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002077297A (ja) * | 2000-09-04 | 2002-03-15 | Fujitsu Ltd | マルチプロセッサによる通信プロトコル処理装置 |
| KR100949168B1 (ko) * | 2001-11-20 | 2010-03-23 | 가부시끼가이샤 히다치 세이사꾸쇼 | 제어기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |