JPH0719862B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0719862B2 JPH0719862B2 JP63011329A JP1132988A JPH0719862B2 JP H0719862 B2 JPH0719862 B2 JP H0719862B2 JP 63011329 A JP63011329 A JP 63011329A JP 1132988 A JP1132988 A JP 1132988A JP H0719862 B2 JPH0719862 B2 JP H0719862B2
- Authority
- JP
- Japan
- Prior art keywords
- heat sink
- chip
- package
- semiconductor device
- ceramic substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にパッケージの放熱性を
改善した半導体装置に関する。
改善した半導体装置に関する。
近年のバイポーラLSIやMOSLSI等の半導体装置では、チ
ップの機能増大による入出力ピンの増加と高集積化並び
に高速動作の相乗作用により、数Ｗ〜10W程度まで消費
電力が大きくなり、これに伴って発生熱量も多くなって
いる。特に、パターンの微細化で素子寸法と配線に必要
な面積が小さくなって集積度が向上し消費電力が増加す
るため、発熱密度（電力／体積）が飛躍的に増大する。
更に、半導体装置における機能の増加により入出力ピン
の増大は避けられない。
ップの機能増大による入出力ピンの増加と高集積化並び
に高速動作の相乗作用により、数Ｗ〜10W程度まで消費
電力が大きくなり、これに伴って発生熱量も多くなって
いる。特に、パターンの微細化で素子寸法と配線に必要
な面積が小さくなって集積度が向上し消費電力が増加す
るため、発熱密度（電力／体積）が飛躍的に増大する。
更に、半導体装置における機能の増加により入出力ピン
の増大は避けられない。
この様な状況の中で、従来の多ピン大型チップを搭載す
る一般的な半導体装置のパッケージとして、第５図の断
面図に示すフェイスアップ構造のピングリッドアレイ
（以下PGAと略称する）が提案されている。このPGAは外
部リード６をセラミック基板１の裏面全面に取り付けた
フルグリッドPGAであり、セラミック基板１の中央にキ
ャビティ３を設け、その周辺からボンディング導体４を
基板外部に向かって延長し内部導体５と連結し外部リー
ド６に接続している。そして、キャビティ３にチップ２
を固着し、そのチップパッドとボンディング導体４とを
ボンディングワイヤ4aにより接続する。また、金属シー
ルリング７に金属キャップ８を載置し、シールリングと
キャップの外周を電気抵抗溶接してキャップ封止してい
る。従って最小面積で多ピン，高密度実装が可能なパッ
ケージ構造とすることができる。
る一般的な半導体装置のパッケージとして、第５図の断
面図に示すフェイスアップ構造のピングリッドアレイ
（以下PGAと略称する）が提案されている。このPGAは外
部リード６をセラミック基板１の裏面全面に取り付けた
フルグリッドPGAであり、セラミック基板１の中央にキ
ャビティ３を設け、その周辺からボンディング導体４を
基板外部に向かって延長し内部導体５と連結し外部リー
ド６に接続している。そして、キャビティ３にチップ２
を固着し、そのチップパッドとボンディング導体４とを
ボンディングワイヤ4aにより接続する。また、金属シー
ルリング７に金属キャップ８を載置し、シールリングと
キャップの外周を電気抵抗溶接してキャップ封止してい
る。従って最小面積で多ピン，高密度実装が可能なパッ
ケージ構造とすることができる。
そして、プリント板21のビアホール22にパッケージの外
部リード６をリードストッパー6aまで挿入し半田リフロ
ーにより半田付けする。セラミック基板１の底面とプリ
ント板の間は、半田付け後の応力緩和の為に1mm位の間
隔をあけてある。
部リード６をリードストッパー6aまで挿入し半田リフロ
ーにより半田付けする。セラミック基板１の底面とプリ
ント板の間は、半田付け後の応力緩和の為に1mm位の間
隔をあけてある。
一方、他の構造のパッケージ構造として、第６図に示す
ものが提案されている。この構造はチップ搭載面とリー
ド取付面が同一面であるフェイスダウン構造のPGAであ
り、セラミック基板１の中央にキャビティ３をあけ、こ
こにCu-W合金17等の金属をセラミック基板１のＷメタラ
イズにAg-Cu18のロウ材でロウ付けしている。キャビテ
ィ３の周辺にはボンディング導体４を設け、これを内部
導体５を介して外部リード６に接続している。そして、
金属17にチップ２を搭載し、かつチップパッドとボンデ
ィング導体４をボンディングワイヤ4aにより接続し、チ
ップ２の保護の為にセラミック又は金属等のキャップ15
を低融点硝子又は低融点ロウ材19を用いてキャビティ下
側を封止している。
ものが提案されている。この構造はチップ搭載面とリー
ド取付面が同一面であるフェイスダウン構造のPGAであ
り、セラミック基板１の中央にキャビティ３をあけ、こ
こにCu-W合金17等の金属をセラミック基板１のＷメタラ
イズにAg-Cu18のロウ材でロウ付けしている。キャビテ
ィ３の周辺にはボンディング導体４を設け、これを内部
導体５を介して外部リード６に接続している。そして、
金属17にチップ２を搭載し、かつチップパッドとボンデ
ィング導体４をボンディングワイヤ4aにより接続し、チ
ップ２の保護の為にセラミック又は金属等のキャップ15
を低融点硝子又は低融点ロウ材19を用いてキャビティ下
側を封止している。
そして、このフェイス・ダウンパッケージは、熱放散を
良くするためにヒートシンク16をCu-W合金17の中央に半
田付けした上で、プリント板21にリフローにより半田付
実装している。なお、ヒートシンク16は、副射と対流に
よる熱放散を良くする為にアルミ表面に凹凸を設け、パ
ッケージとの接触部に銅ブロック16aをかしめて接合
し、金メッキ処理がなされている。
良くするためにヒートシンク16をCu-W合金17の中央に半
田付けした上で、プリント板21にリフローにより半田付
実装している。なお、ヒートシンク16は、副射と対流に
よる熱放散を良くする為にアルミ表面に凹凸を設け、パ
ッケージとの接触部に銅ブロック16aをかしめて接合
し、金メッキ処理がなされている。
上述した従来のパッケージ構造において、前者のフェイ
ス・アップ構造のパッケージでは、単位面積当たりにお
いて最も高密化が可能で多ピン化に適した構造である反
面、実装構造においてプリント板とパッケージ底面が接
触していない為に熱伝導は外部リードのみから行われる
ので放熱性が悪いという問題がある。
ス・アップ構造のパッケージでは、単位面積当たりにお
いて最も高密化が可能で多ピン化に適した構造である反
面、実装構造においてプリント板とパッケージ底面が接
触していない為に熱伝導は外部リードのみから行われる
ので放熱性が悪いという問題がある。
一方、後者のフェイス・ダウン構造のパッケージは、キ
ャビティにCu-W等の高熱伝導金属を用いることによって
放熱性に優れたパッケージとすることができる。しか
し、構造上からフルグリッドPGAとすることができず、
多ピン化には難しい、又、価格的にも高くなるという問
題がある。
ャビティにCu-W等の高熱伝導金属を用いることによって
放熱性に優れたパッケージとすることができる。しか
し、構造上からフルグリッドPGAとすることができず、
多ピン化には難しい、又、価格的にも高くなるという問
題がある。
本発明は放熱性を改善するとともに、多ピン化を容易に
行うことができる半導体装置を提供することを目的とし
ている。
行うことができる半導体装置を提供することを目的とし
ている。
〔課題を解決するための手段〕 本発明の半導体装置は、表面の一部又は全部をアルマイ
ト処理したアルミニウム製のヒートシンクを、チップを
搭載したセラミック基板の少なくとも底面及び側面に接
触した状態で包囲するように取り付けた構成としてい
る。
ト処理したアルミニウム製のヒートシンクを、チップを
搭載したセラミック基板の少なくとも底面及び側面に接
触した状態で包囲するように取り付けた構成としてい
る。
この場合、ヒートシンクはチップを封止するキャップに
接触させてもよく、或いは底面に台座を設けた構成とし
てもよい。
接触させてもよく、或いは底面に台座を設けた構成とし
てもよい。
上述した構成の半導体装置では、アルマイト処理により
外部リードの電気的短絡を防止して外部リードの多ピン
化を可能とする一方で、チップの発熱をヒートシンクを
介して好適に放熱させることが可能となる。
外部リードの電気的短絡を防止して外部リードの多ピン
化を可能とする一方で、チップの発熱をヒートシンクを
介して好適に放熱させることが可能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の断面図であり、第２図は
その半導体装置をプリント板に実装した断面図である。
その半導体装置をプリント板に実装した断面図である。
第１図において、セラミック基板１の中央にチップ２よ
りも大きな寸法のキャビティ３を設け、その周辺からボ
ンディング導体４を基板外部方向に延長し内部導体５と
連結して外部リード６に接続している。前記キャビティ
３は、Ｗメタライズ上にNiメッキとAuメッキを施してい
る。このキャビティ３上にAu-Si合金箔を載置し、420〜
440℃の温度とN2雰囲気状態に保ちながらチップ２をコ
レットでスクラブしてチップ２のSiとAu-Si合金を共晶
合金化してキャビティ３のＷメタライズ部に接着させて
いる。そして、チップ２のパッドとボンディング導体４
とをアルミニウム線からなるボンディングワイヤ4aによ
り接続している。また、金属シールリング７にシーム用
金属キャップ８を載置してシールリングとキャップの外
周を電気抵抗溶接してキャップ封止している。
りも大きな寸法のキャビティ３を設け、その周辺からボ
ンディング導体４を基板外部方向に延長し内部導体５と
連結して外部リード６に接続している。前記キャビティ
３は、Ｗメタライズ上にNiメッキとAuメッキを施してい
る。このキャビティ３上にAu-Si合金箔を載置し、420〜
440℃の温度とN2雰囲気状態に保ちながらチップ２をコ
レットでスクラブしてチップ２のSiとAu-Si合金を共晶
合金化してキャビティ３のＷメタライズ部に接着させて
いる。そして、チップ２のパッドとボンディング導体４
とをアルミニウム線からなるボンディングワイヤ4aによ
り接続している。また、金属シールリング７にシーム用
金属キャップ８を載置してシールリングとキャップの外
周を電気抵抗溶接してキャップ封止している。
一方、ヒートシンク９は、底面に外部リード６に対応す
る貫通孔10をあけ、またパッケージの固定と放熱効果を
高めるための側壁9aを一体に有している。このヒートシ
ンク９は、アルミニウムをダイキャスト又はロストワッ
クス法により製作し、その上でアルマイト処理によりア
ルミナを10〜15μ成長させて表面硬度の向上及び絶縁化
を図っている。そして、ヒートシンク９の貫通孔10内に
外部リード６を挿入し、セラミック基板１の側壁とヒー
トシンク９の側壁9a内面を接着材で固定する。
る貫通孔10をあけ、またパッケージの固定と放熱効果を
高めるための側壁9aを一体に有している。このヒートシ
ンク９は、アルミニウムをダイキャスト又はロストワッ
クス法により製作し、その上でアルマイト処理によりア
ルミナを10〜15μ成長させて表面硬度の向上及び絶縁化
を図っている。そして、ヒートシンク９の貫通孔10内に
外部リード６を挿入し、セラミック基板１の側壁とヒー
トシンク９の側壁9a内面を接着材で固定する。
この構成の半導体装置を、第２図のように、プリント板
21のビアホール22に外部リード６を挿入して半田リフロ
ーによりプリント板21の回路パターンと外部リード６と
を半田により接続する。
21のビアホール22に外部リード６を挿入して半田リフロ
ーによりプリント板21の回路パターンと外部リード６と
を半田により接続する。
したがって、チップ２で発生した熱はセラミック基板１
からヒートシンク９に伝達され、この大面積のヒートシ
ンク９から直接放熱され、或いはプリント板21に伝熱さ
れるため、良好な放熱効果を得ることができる。また、
このヒートシンク９を設けた場合でも、セラミック基板
１の裏面全面に外部リード６を配設できるので、多ピン
化に対応できる。
からヒートシンク９に伝達され、この大面積のヒートシ
ンク９から直接放熱され、或いはプリント板21に伝熱さ
れるため、良好な放熱効果を得ることができる。また、
このヒートシンク９を設けた場合でも、セラミック基板
１の裏面全面に外部リード６を配設できるので、多ピン
化に対応できる。
第３図は前記実施例のパッケージを更に改善した変形例
の断面図である。ここでは、第１図の構造に加えて、パ
ッケージの表面に表面積が大きくなるような凹凸12を有
するヒートシンク11を装着し、前記ヒートシンク９に一
体的に接続した構造としている。
の断面図である。ここでは、第１図の構造に加えて、パ
ッケージの表面に表面積が大きくなるような凹凸12を有
するヒートシンク11を装着し、前記ヒートシンク９に一
体的に接続した構造としている。
この構造ではヒートシンク11の凹凸12面によってヒート
シンク９の放熱面積を更に増大でき、放熱効果を一層向
上できる。
シンク９の放熱面積を更に増大でき、放熱効果を一層向
上できる。
第４図は、本発明の第２実施例のパッケージを示してお
り、フェイスアップ構造のハーフ・グリッドPGA（キャ
ビティの真下にはリードを取り付けない構造）をプリン
ト板に実装した断面図である。ここでは、ヒートシンク
13はセラミック基板１のキャピティ３の裏面位置におい
て、外部リード挿入穴を避けて下方に突出させた台座14
を設けた構成としている。
り、フェイスアップ構造のハーフ・グリッドPGA（キャ
ビティの真下にはリードを取り付けない構造）をプリン
ト板に実装した断面図である。ここでは、ヒートシンク
13はセラミック基板１のキャピティ３の裏面位置におい
て、外部リード挿入穴を避けて下方に突出させた台座14
を設けた構成としている。
このパッケージでは、プリント板21の台座14に相対する
部分に窓を設け、半田付実装時にヒートシンク13の台座
14を窓を通して露出させた構造としている。
部分に窓を設け、半田付実装時にヒートシンク13の台座
14を窓を通して露出させた構造としている。
したがって、ヒートシンク13の台座14表面からの放熱も
期待でき、放熱効果は更に向上できる。但し、この例で
は台座14を設けた分だけピン数の増大が制限される。
期待でき、放熱効果は更に向上できる。但し、この例で
は台座14を設けた分だけピン数の増大が制限される。
以上説明した様に本発明は、表面の一部又は全部をアル
マイト処理したアルミニウム製のヒートシンクをセラミ
ック基板の少なくとも底面及び側面に接触した状態で取
り付けることにより、外部リードの電気的短絡を防止し
て外部リードの多ピン化を可能とする一方で、チップの
発熱をヒートシンクを介して好適に放熱させて放熱効果
を向上できる。また、ヒートシンクをアルミニウムで構
成することにより、パッケージ重量を軽減し、かつ低価
格化も実現できる効果がある。
マイト処理したアルミニウム製のヒートシンクをセラミ
ック基板の少なくとも底面及び側面に接触した状態で取
り付けることにより、外部リードの電気的短絡を防止し
て外部リードの多ピン化を可能とする一方で、チップの
発熱をヒートシンクを介して好適に放熱させて放熱効果
を向上できる。また、ヒートシンクをアルミニウムで構
成することにより、パッケージ重量を軽減し、かつ低価
格化も実現できる効果がある。
第１図本発明の第１実施例の断面図、第２図は第１図の
半導体装置をプリント板に実装した状態の断面図、第３
図は第１実施例の変形例の断面図、第４図は本発明の第
２実施例をプリント板に実装した状態の断面図、第５図
は従来のフェイス・アップ構造のPGAをプリント板に実
装した状態の断面図、第６図は従来のフェイス・ダウン
構造のPGAをプリント板に実装した状態の断面図であ
る。 １…セラミック基板、２…チップ、３…キャビティ、４
…ボンディング導体、4a…ボンディングワイヤ、５…内
部導体、６…外部導体、７…シールリング、８…シーム
用キャップ、９…ヒートシンク、9a…側壁、10…貫通
孔、11…ヒートシンク、12…凹凸、13…ヒートシンク、
14…台座、15…キャップ、16…ヒートシンク、16a…銅
ブロック、17…Cu-W合金、18…Ag-Cu、19…ロウ材、21
…プリント板、22…ビアホール。
半導体装置をプリント板に実装した状態の断面図、第３
図は第１実施例の変形例の断面図、第４図は本発明の第
２実施例をプリント板に実装した状態の断面図、第５図
は従来のフェイス・アップ構造のPGAをプリント板に実
装した状態の断面図、第６図は従来のフェイス・ダウン
構造のPGAをプリント板に実装した状態の断面図であ
る。 １…セラミック基板、２…チップ、３…キャビティ、４
…ボンディング導体、4a…ボンディングワイヤ、５…内
部導体、６…外部導体、７…シールリング、８…シーム
用キャップ、９…ヒートシンク、9a…側壁、10…貫通
孔、11…ヒートシンク、12…凹凸、13…ヒートシンク、
14…台座、15…キャップ、16…ヒートシンク、16a…銅
ブロック、17…Cu-W合金、18…Ag-Cu、19…ロウ材、21
…プリント板、22…ビアホール。
Claims (1)
- 【請求項１】セラミック基板のキャビティ内にチップを
搭載してこれをキャップで封止し、かつ該セラミック基
板の底面に多数の外部リードを設けたフェイスアップ構
造のピングリッドアレイパッケージを有する半導体装置
において、表面の一部又は全部をアルマイト処理したア
ルミニウム製のヒートシンクを、少なくとも前記セセラ
ミック基板の底面及び側面に接触した状態で包囲するよ
うに取り付けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011329A JPH0719862B2 (ja) | 1988-01-21 | 1988-01-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011329A JPH0719862B2 (ja) | 1988-01-21 | 1988-01-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185957A JPH01185957A (ja) | 1989-07-25 |
| JPH0719862B2 true JPH0719862B2 (ja) | 1995-03-06 |
Family
ID=11774992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011329A Expired - Lifetime JPH0719862B2 (ja) | 1988-01-21 | 1988-01-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719862B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380107B1 (ko) * | 2001-04-30 | 2003-04-11 | 삼성전자주식회사 | 발열체를 갖는 회로 기판과 기밀 밀봉부를 갖는 멀티 칩패키지 |
-
1988
- 1988-01-21 JP JP63011329A patent/JPH0719862B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01185957A (ja) | 1989-07-25 |
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