JPH07177007A - 位相比較回路 - Google Patents

Abstract

(57)【要約】 【目的】 位相比較範囲が広い、回路素子数を少なくし
易い位相比較回路を提供する。 【構成】 同一パターンの第１及び第２のデジタル信号
Ａ及びＢの位相ずれによって生じる第１及び第２のデジ
タル信号の論理レベルが異なる期間と、それ以外の第１
及び第２のデジタル信号の論理レベルが一致する期間と
を、１個の信号ではなく、第１及び第２の論理演算手段
２０及び（２１〜２３）からの２個の出力信号Ｅ及びＦ
の組合わせで区別するようにした。そして、これら２個
の出力信号Ｅ及びＦによって、２個の抵抗２４、２５及
びコンデンサ２６でなる積分機能部を駆動して、第１及
び第２のデジタル信号Ａ及びＢの位相差に応じた直流電
圧信号Ｇを得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同一パターンの２個の
デジタル信号の位相を比較してその位相差に応じた直流
電圧信号を出力する位相比較回路に関するものである。

【０００２】

【従来の技術】同一パターンの２個のデジタル信号の位
相を比較してその位相差に応じた直流電圧を出力する位
相比較回路は、各種回路に適用されており、一例として
は、自己訂正機能付きクロック再生回路を挙げることが
できる。このようなクロック再生回路は、例えば下記文
献に記載されている。

【０００３】文献『CHARLES R. HOGGE, JR.,“A Self C
orrecting Clock Recavery Circuit”,IEEE TRANSACTIO
N ON ELECTRON DEVICES, VOL. ED-32, NO.12,DEC. 198
5, pp2704 〜2706』 図２は、従来の位相比較回路の一例を示す回路図であ
り、上記文献に記載のものも概略的にはこの図２に示す
構成に従っている。

【０００４】図２において、この位相比較回路は、第１
及び第２の信号入力端子ＩＮ１及びＩＮ２を有し、これ
ら第１及び第２の信号入力端子ＩＮ１及びＩＮ２には、
位相差を有する同一パターンの２個のデジタル信号Ａ及
びＢが入力される。なお、位相比較回路に入力される２
個のデジタル信号Ａ及びＢの位相差は、一般には所定位
相差（０とは限らない）に意図されていることが多い。
これらデジタル信号Ａ及びＢは排他的論理和回路（Ｅｘ
−ＯＲ回路）１に入力されて、排他的論理和が求められ
る。排他的論理和回路１からの排他的論理和信号Ｃは、
積分回路としての低域濾過フィルタ（ＬＰＦ）２に入力
され、この低域濾過フィルタ２によって積分（直流化）
されて直流電圧信号Ｄとして、信号出力端子ＯＵＴから
出力される。

【０００５】図３（Ａ１）〜（Ａ３）は、デジタル信号
Ａ及びＢのビットレートの逆数（１ビット期間）をＴと
したとき、時間で表された位相差がＴ／２のデジタル信
号Ａ及びＢと、そのときの排他的論理和回路１からの排
他的論理和信号Ｃとを示したものである。一方、図３
（Ｂ１）〜（Ｂ３）は、位相差がＴ／４のデジタル信号
Ａ及びＢと、そのときの排他的論理和回路１からの排他
的論理和信号Ｃとを示したものである。図３（Ａ３）及
び（Ｂ３）から明らかなように、排他的論理和信号Ｃの
論理“１”レベルの総時間は、デジタル信号Ａ及びＢの
位相差に応じており、これを積分することにより、位相
差に応じた直流電圧信号Ｄが得られることが分かる。

【０００６】以上、図２に示す位相比較回路が、位相比
較回路として動作することを簡単に説明したが、以下で
は、より定量的に説明する。

【０００７】ここで、デジタル信号Ａ及びＢ間の位相差
を時間で表してτとし、デジタル信号Ａ及びＢのビット
レートの逆数（１ビット期間）を上述のようにＴとし、
デジタル信号Ａ及びＢの単位時間ｔ（ｔ>>Ｔ）当りの論
理レベル間の遷移数（すなわち、論理“０”から論理
“１”への遷移数と、論理“１”から論理“０”への遷
移数との和）をｎとし、また、位相差τが｜τ｜≦Ｔの
範囲にあるとする。

【０００８】図３に示すように、デジタル信号Ａ（及び
Ｂ）が論理レベルを遷移させる毎に、排他的論理和信号
Ｃは、位相差τだけ論理“１”をとり、他の期間では論
理“０”をとる。従って、排他的論理和信号Ｃが論理
“１”レベル（ここではＶH とする）をとる単位時間ｔ
に占める割合はｎ・｜τ｜となり、排他的論理和信号Ｃ
が論理“０”レベル（ここではＶL とする）をとる単位
時間ｔに占める割合は１−ｎ・｜τ｜となる。

【０００９】その結果、出力される直流電圧信号Ｄは、 ｎ・｜τ｜・ＶH ＋｛１−ｎ・｜τ｜｝・ＶL …(1) に比例し、単位時間ｔ当りの論理レベル間の遷移数ｎが
一定のデジタル信号Ａ及びＢの場合には、直流電圧信号
Ｄは位相差τの１次関数となって位相差τに応じた値を
とる。

【００１０】以上のような原理に従う図２に位相比較回
路に用いられている排他的論理和回路１は、集積回路で
実現される場合には実際上、図４に示すような構成で実
現されることが多い。

【００１１】図４において、排他的論理和回路１は、２
個のデジタル信号Ａ及びＢの否定論理和を得る第１の否
定論理和回路（ＮＯＲ回路）１１と、２個のデジタル信
号Ａ及びＢのそれぞれの否定を得る否定回路（ＮＯＴ回
路）１２及び１３と、これら否定回路１２及び１３から
の出力信号の否定論理和を得る第２の否定論理和回路１
４と、第１及び第２の否定論理和回路１１及び１４から
の出力信号の否定論理和をとって排他的論理和信号Ｃと
して出力する第３の否定論理和回路１５とで構成されて
いる。

【００１２】このような構成の排他的論理和回路１を適
用しているのは、集積回路では、否定論理和回路や否定
回路を形成し易いこと、２個のデジタル信号Ａ及びＢを
同様に処理していて位相差にできるだけ影響を与えずに
排他的論理和信号が得られること等を考慮したためであ
る。

【００１３】

【発明が解決しようとする課題】しかしながら、図４に
示した構成を有する排他的論理和回路１を適用した従来
の位相比較回路では、位相比較し得る範囲が狭いという
問題を有していた。

【００１４】排他的論理和回路１を図４のように構成し
た場合において、否定回路１２及び１３の処理遅延時間
をτnot とする。最終的な排他的論理和信号Ｃが２個の
デジタル信号Ａ及びＢの不一致を表す論理“１”になる
場合は、第１及び第２の否定論理和回路１１及び１４の
出力が同時に論理“０”になる場合であり、この時間
は、タイミングチャート及び真理値表の図示は省略する
が、τ−τnot 又はτ＋τnot となる。ここで、上述し
た短い方の時間τ−τnot が第３の否定論理和回路１５
が正常に動作する時間よりも短い場合には排他的論理和
信号Ｃを論理“１”へ遷移できず、位相差τに応じた直
流電圧信号Ｄを得ることができない。位相差τ自体が第
３の否定論理和回路１５が正常に動作する時間よりも短
い場合は致し方ない。しかし、以上のように、位相差τ
自体が第３の否定論理和回路１５が正常に動作する時間
よりも長いにも拘らず、第３の否定論理和回路１５が正
常に動作し得ない状態が生じさせることは、位相比較し
得る範囲をより狭めており、問題が大きい。

【００１５】また、従来回路の場合、図３に示すよう
に、位相差τに伴う第１及び第２のデジタル信号Ａ及び
Ｂの論理レベルが異なるときに積分しているが、位相差
τが０に近付くとその期間が狭くて良好に積分が行なわ
れず、この点からも位相比較範囲が狭くなっていた。

【００１６】さらに、第１の排他的論理和回路１１及び
第３の排他的論理和回路１５の接続部や、第２の排他的
論理和回路１４及び第３の排他的論理和回路１５の接続
部における出力インピーダンス及び入力インピーダンス
との関係によっては、寄生容量が大きくなり、第１及び
第２の排他的論理和回路１１及び１４の出力論理レベル
の遷移が遅くなり易く、この点からも位相比較範囲を狭
めていた。

【００１７】また、位相比較回路は、クロック再生回路
に適用されるように、ある回路の一部要素として適用さ
れることが多く、集積回路等で実現される適用回路の小
形化等を考慮した場合、位相比較回路の小形化も当然に
求められる。図４に示した構成を有する排他的論理和回
路１を適用した従来の位相比較回路では、排他的論理和
回路１に５個の論理ゲートが必要であり、また、その外
に低域濾過フィルタ２の構成が必要であって、素子数が
比較的多いという問題もあった。

【００１８】本発明は、以上の点を考慮してなされたも
のであり、位相比較範囲が広い、回路素子数が少なくし
得る位相比較回路を提供しようとするものである。

【００１９】

【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明においては、同一パターンの第１及び
第２のデジタル信号が与えられ、これら第１及び第２の
デジタル信号の位相差に応じた直流電圧信号を出力する
位相比較回路を、以下の各要素によって構成した。

【００２０】すなわち、第１及び第２のデジタル信号が
入力され、これら第１及び第２のデジタル信号の論理レ
ベルが一致しているときに定まっている同一の論理レベ
ルの出力信号を出力すると共に、第１及び第２のデジタ
ル信号の論理レベルが異なるときに論理レベルが異なる
出力信号を出力する第１及び第２の論理演算手段と、第
１の論理演算手段の出力端に一端が接続されている第１
の抵抗と、第２の論理演算手段の出力端に一端が接続さ
れている、第１の抵抗と同一抵抗値の第２の抵抗と、第
１及び第２の抵抗の他端と、当該位相比較回路全体の出
力端子とに一端が接続され、他端が所定電位に接続され
ているコンデンサとで構成した。

【００２１】ここで、第１の論理演算手段が、第１及び
第２のデジタル信号の否定論理和信号を出力するもので
あり、第２の論理演算手段が、第１のデジタル信号の否
定信号と第２のデジタル信号の否定信号との否定論理和
信号を出力するものであることは、好ましい一態様であ
る。

【００２２】また、第１の論理演算手段が、第１及び第
２のデジタル信号の否定論理積信号を出力するものであ
り、第２の論理演算手段が、第１のデジタル信号の否定
信号と第２のデジタル信号の否定信号との否定論理積信
号を出力するものであることも、好ましい一態様であ
る。

【００２３】さらに、第１の論理演算手段が、第１及び
第２のデジタル信号の論理積信号を出力するものであ
り、第２の論理演算手段が、第１のデジタル信号の否定
信号と第２のデジタル信号の否定信号との論理積信号を
出力するものであることも、好ましい一態様である。

【００２４】さらにまた、第１の論理演算手段が、第１
及び第２のデジタル信号の論理和信号を出力するもので
あり、第２の論理演算手段が、第１のデジタル信号の否
定信号と第２のデジタル信号の否定信号との論理和信号
を出力するものであることも、好ましい一態様である。

【００２５】第２の本発明においては、同一パターンの
第１及び第２のデジタル信号が与えられ、これら第１及
び第２のデジタル信号の位相差に応じた直流電圧信号を
出力する位相比較回路を、以下の各要素によって構成し
た。

【００２６】すなわち、第１及び第２のデジタル信号が
入力され、これら第１及び第２のデジタル信号の論理レ
ベルが一致しているときに論理レベルが異なる出力信号
を出力すると共に、第１及び第２のデジタル信号の論理
レベルが異なるときに定まっている同一の論理レベルの
出力信号を出力する第１及び第２の論理演算手段と、第
１の論理演算手段の出力端に一端が接続されている第１
の抵抗と、第２の論理演算手段の出力端に一端が接続さ
れている、第１の抵抗と同一抵抗値の第２の抵抗と、第
１及び第２の抵抗の他端と、当該位相比較回路全体の出
力端子とに一端が接続され、他端が所定電位に接続され
ているコンデンサとで構成した。

【００２７】ここで、第１の論理演算手段が、第１のデ
ジタル信号と、第２のデジタル信号の否定信号との否定
論理和信号を出力するものであり、第２の論理演算手段
が、第２のデジタル信号と、第１のデジタル信号の否定
信号との否定論理和信号を出力するものであることは、
好ましい一態様である。

【００２８】また、第１の論理演算手段が、第１のデジ
タル信号と、第２のデジタル信号の否定信号との否定論
理積信号を出力するものであり、第２の論理演算手段
が、第２のデジタル信号と、第１のデジタル信号の否定
信号との否定論理積信号を出力するものであることも、
好ましい一態様である。

【００２９】さらに、第１の論理演算手段が、第１のデ
ジタル信号と、第２のデジタル信号の否定信号との論理
積信号を出力するものであり、第２の論理演算手段が、
第２のデジタル信号と、第１のデジタル信号の否定信号
との論理積信号を出力するものであることも、好ましい
一態様である。

【００３０】さらにまた、第１の論理演算手段が、第１
のデジタル信号と、第２のデジタル信号の否定信号との
論理和信号を出力するものであり、第２の論理演算手段
が、第２のデジタル信号と、第１のデジタル信号の否定
信号との論理和信号を出力するものであることも、好ま
しい一態様である。

【００３１】

【作用】第１及び第２の本発明は共に、第１及び第２の
デジタル信号の位相ずれによって生じる第１及び第２の
デジタル信号の論理レベルが異なる期間と、それ以外の
第１及び第２のデジタル信号の論理レベルが一致する期
間とを、１個の信号ではなく、第１及び第２の論理演算
手段からの２個の信号の組合わせで区別するようにし、
これら２個の信号によって位相差に応じた直流電圧信号
を得られるように、第１及び第２の抵抗及びコンデンサ
を設けたものである。

【００３２】第１の本発明は、第１及び第２のデジタル
信号の位相ずれによって生じる第１及び第２のデジタル
信号の論理レベルが異なる期間を、第１及び第２の論理
演算手段からの出力信号の論理レベルの一致で表すよう
にしており、一方、第２の本発明は、第１及び第２のデ
ジタル信号の位相ずれによって生じる第１及び第２のデ
ジタル信号の論理レベルが異なる期間を、第１及び第２
の論理演算手段からの出力信号の論理レベルの不一致で
表すようにしている。

【００３３】以上のように、第１及び第２のデジタル信
号の位相ずれによって生じる第１及び第２のデジタル信
号の論理レベルが異なる期間と、それ以外の第１及び第
２のデジタル信号の論理レベルが一致する期間とを区別
するための１個の信号を形成する必要がないので、少な
い素子数で位相比較回路を実現し易い。また、１個の信
号を形成して積分機能部を駆動することがなく、１個の
信号にまとめる前の２個の信号で抵抗やコンデンサの積
分機能部を駆動しているので、論理演算手段内での論理
ゲートでの処理遅延時間の影響を受け難くなる等して、
位相差が小さいときも正確な直流電圧信号が得られるよ
うにしている。

【００３４】

【実施例】

（Ａ）第１実施例 以下、本発明による位相比較回路の第１実施例を図面を
参照しながら詳述する。ここで、図１は、この第１実施
例の位相比較回路の構成を示すものである。なお、この
第１実施例の位相比較回路も、同一パターンの２個のデ
ジタル信号の位相を比較してその位相差に応じた直流電
圧信号を出力するものである。

【００３５】図１において、第１実施例の位相比較回路
は、２個の２入力否定論理和回路２０及び２１と、２個
の否定回路２２及び２３と、２個の抵抗２４及び２５
と、コンデンサ２６とから構成されている。

【００３６】第１及び第２の信号入力端子ＩＮ１及びＩ
Ｎ２から入力された、比較対象である位相差（０を含
む）を有する同一パターンの２個のデジタル信号Ａ及び
Ｂは、第１の否定論理和回路２０に入力され、これら２
個のデジタル信号Ａ及びＢの否定論理和信号Ｅが第１の
否定論理和回路２０の出力端子に得られる。

【００３７】また、デジタル信号Ａは否定回路２２によ
って論理反転されて第２の否定論理和回路２１に入力さ
れ、デジタル信号Ｂは否定回路２３によって論理反転さ
れて第２の否定論理和回路２１に入力され、かくして、
デジタル信号Ａの反転信号Ａ／（ここで「／」は反転を
意味する）とデジタル信号Ｂの反転信号Ｂ／との否定論
理和信号Ｆが第２の否定論理和回路２１の出力端子に得
られる。

【００３８】第１の否定論理和回路２０の出力端子には
抵抗２４の一端が接続されており、第２の否定論理和回
路２１の出力端子には抵抗２５の一端が接続されてお
り、これら抵抗２４及び２５の他端同士は接続されてい
る。この他端同士の接続点は、コンデンサ２６の一端に
接続されていると共に、当該位相比較回路の出力端子Ｏ
ＵＴに接続されており、コンデンサ２６の他端は接地さ
れている。

【００３９】ここで、第１及び第２の否定論理和回路２
０及び２１の出力インピーダンスは等しい値であり、ま
た、抵抗２４及び２５の抵抗値は等しく選定されてお
り、この抵抗値は上記出力インピーダンスより十分に大
きく選定されている。このようにしているのは、第１及
び第２の否定論理和回路２０及び２１の負荷となる容量
成分を無視できるようにすることにより、第１及び第２
の否定論理和回路２０及び２１が非常に狭いパルスをも
正しく出力できるためである。

【００４０】また、コンデンサ２６は、抵抗２４又は２
５と共に、積分機能部を構成しているものであり、抵抗
２４及びコンデンサ２６による時定数、並びに、抵抗２
５及びコンデンサ２６による時定数はそれぞれ、デジタ
ル信号Ａ及びＢのビットレートの逆数（１ビット期間）
Ｔより十分に大きく選定されている。このようにしてい
るのは、十分な積分機能を発揮させるためである。

【００４１】図５は、この第１実施例の位相比較回路に
おける各部での真理値を示す図表である。

【００４２】この図５から明らかなように、デジタル信
号Ａ及びＢが共に論理“１”のときには、第１の否定論
理和回路２０からの出力信号Ｅが論理“０”、第２の否
定論理和回路２１からの出力信号Ｆが論理“１”とな
る。また、デジタル信号Ａ及びＢが共に論理“０”のと
きには、第１の否定論理和回路２０からの出力信号Ｅが
論理“１”、第２の否定論理和回路２１からの出力信号
Ｆが論理“０”となる。出力信号Ｅが論理“０”、出力
信号Ｆが論理“１”の場合と、出力信号Ｅが論理
“１”、出力信号Ｆが論理“０”の場合とは、図１の構
成の対称性から明らかなように、コンデンサ２６に対し
ては同一の積分機能を発揮する。

【００４３】一方、デジタル信号Ａが論理“１”、デジ
タル信号Ｂが論理“０”のときには、第１及び第２の否
定論理和回路２０及び２１からの出力信号Ｅ及びＦが共
に論理“０”となる。また、デジタル信号Ａが論理
“０”、デジタル信号Ｂが論理“１”のときにも、第１
及び第２の否定論理和回路２０及び２１からの出力信号
Ｅ及びＦが共に論理“０”となる。出力信号Ｅ及びＦが
共に論理“０”となるこれらの場合は、本来同一パター
ンのデジタル信号Ａ及びＢが異なる論理レベルをとって
いる場合であるので、位相差のために、立上りエッジ近
傍及び立下りエッジ近傍で生じた論理レベルが異なって
いる場合である。

【００４４】第１及び第２のデジタル信号Ａ及びＢが異
なる論理レベルをとっている出力信号Ｅ及びＦが共に論
理“０”となる期間は、位相差が大きくなるに従って長
くなり、逆に、第１及び第２のデジタル信号Ａ及びＢが
異なる論理レベルをとっている出力信号Ｅ及びＦが異な
る論理レベルをとる期間は、位相差が大きくなるに従っ
て短くなる。従って、コンデンサ２６に得られる直流電
圧信号Ｇは、位相差に応じた値をとる。

【００４５】なお、デジタル信号Ａ及びＢが異なる論理
レベルをとるために出力信号Ｆが論理“０”となる場合
において、出力信号Ｆが論理“０”となり始めるのは、
デジタル信号Ａ及びＢが異なる論理レベルをとるように
なった時点から、否定回路２２及び２３の処理遅延時間
τnot だけ遅れた時点であるが、出力信号Ｆが論理
“０”をとる時間自体は、デジタル信号Ａ及びＢが異な
る論理レベルをとっている期間と同一であり、積分機能
部に対しては、否定回路２２及び２３の処理遅延時間τ
not は影響を与えていない。また、否定回路２２及び２
３の処理遅延時間τnot を考慮したとしても、図５から
明らかなように、第１及び第２の否定論理和回路２０及
び２１からの出力信号Ｅ及びＦが共に論理“１”になる
ことはない。

【００４６】以上、図１に示すこの第１実施例の位相比
較回路が、位相比較回路として動作することを簡単に説
明したが、以下では、より定量的に説明する。

【００４７】ここでも、デジタル信号Ａ及びＢ間の位相
差を時間で表してτとし、デジタル信号Ａ及びＢのビッ
トレートの逆数（１ビット期間）を上述のようにＴと
し、デジタル信号Ａ及びＢの単位時間ｔ（ｔ>>Ｔ）当り
の論理レベル間の遷移数（すなわち、論理“０”から論
理“１”への遷移数と、論理“１”から論理“０”への
遷移数との和）をｎとし、また、位相差τが｜τ｜≦Ｔ
の範囲にあるとする。また、デジタル信号Ａ及びＢのマ
ーク率（単位時間ｔ当りの論理“１”をとる期間の割
合）をｍとする。さらに、第１及び第２の否定論理和回
路２０及び２１の論理“１”レベルをＶH 、論理“０”
レベルをＶL とする。

【００４８】まず、第１の否定論理和回路２０からの出
力信号Ｅが論理“１”、第２の否定論理和回路２１から
の出力信号Ｆが論理“０”となる期間の単位時間ｔ当り
の割合を考える。この場合は、デジタル信号Ａ及びＢが
共に論理“０”の場合である。デジタル信号Ａ（又は
Ｂ）を単独で考えたときの論理“０”である期間の割合
は、１−ｍである。しかし、デジタル信号Ａ及びＢが共
に論理“０”である期間の割合は、図６に示すように、
単位時間ｔ当りｎ／２回ずつ生じる立下りエッジ（又は
位相ずれ方向によっては立上りエッジ）毎に、位相差τ
分だけ本来の論理“０”期間を短くしているため、 １−ｍ−ｎ・｜τ｜／２ …(2) となる。

【００４９】次に、第１の否定論理和回路２０からの出
力信号Ｅが論理“０”、第２の否定論理和回路２１から
の出力信号Ｆが論理“１”となる期間の単位時間ｔ当り
の割合を考える。この場合は、デジタル信号Ａ及びＢが
共に論理“１”の場合である。デジタル信号Ａ（又は
Ｂ）を単独で考えたときの論理“１”である期間の割合
は、ｍである。しかし、デジタル信号Ａ及びＢが共に論
理“１”である期間の割合は、図６に示すように、単位
時間ｔ当りｎ／２回ずつ生じる立上りエッジ（又は位相
ずれ方向によっては立下りエッジ）毎に、位相差τ分だ
け本来の論理“１”期間を短くしているため、 ｍ−ｎ・｜τ｜／２ …(3) となる。

【００５０】さらに、第１及び第２の否定論理和回路２
０及び２１からの出力信号Ｅ及びＦが共に論理“０”と
なる期間の単位時間ｔ当りの割合を考える。この場合
は、デジタル信号Ａが論理“１”、デジタル信号Ｂが論
理“０”のときと、デジタル信号Ａが論理“０”、デジ
タル信号Ｂが論理“１”のときとである。この場合は、
図６に示すように、単位時間ｔ当りｎ回ずつ生じる立上
りエッジ及び立下りエッジ毎の位相差τ時間が該当し、
そのため、出力信号Ｅ及びＦが共に論理“０”となる期
間の単位時間ｔ当りの割合は、 ｎ・｜τ｜ …(4) となる。

【００５１】その結果、出力される直流電圧信号Ｇは、
次の(5) 式に比例するということができる。

【００５２】 （１−ｍ−ｎ・｜τ｜／２）・（ＶH ＋ＶL ）／２ ＋（ｍ−ｎ・｜τ｜／２）・（ＶH ＋ＶL ）／２ ＋ｎ・｜τ｜・ＶL ＝（ＶH ＋ＶL ）／２−ｎ・｜τ｜・（ＶH −ＶL ）／２ …(5) 従って、単位時間ｔ当りの論理レベル間の遷移数ｎが一
定のデジタル信号Ａ及びＢの場合には、直流電圧信号Ｇ
は位相差τの１次関数となって位相差τに応じた値をと
る。以上のように、第１実施例の位相比較回路は、位相
比較回路として動作することが分かる。

【００５３】以上のように、上記第１実施例によれば、
第２の否定論理和回路２１からの出力信号Ｆが所定論理
をレベルをとる期間は、デジタル信号Ａ及びＢの論理レ
ベルの組合わせにより定まり、否定回路２２及び２３の
処理遅延時間τnot に無関係であるため、直流電圧信号
Ｇは、否定回路２２及び２３の処理遅延時間τnot に影
響されずに位相差τに応じた値をとり、その結果、位相
差が小さいときも正確に検出することができる。

【００５４】また、第１実施例によれば、(5) 式の変形
前の式構造から明らかなように、積分構成に主として働
く期間は、デジタル信号Ａ及びＢの論理レベルが一致し
ている期間であり、位相差τが０（意図している位相差
が０のことは多い）に近付くとこれら期間は、入力デジ
タル信号の論理“１”又は論理“０”のパルス幅に近付
き、十分な積分が行なわれる。すなわち、位相差τが小
さい領域でも正常な動作が実現できる。因に、従来の位
相比較回路の場合には、入力デジタル信号Ａ及びＢの論
理レベルが一致していない期間が主として積分構成（低
域濾過フィルタ）に対して働き、そのため、位相差τが
小さきときにはごく短時間しか積分されず、出力される
直流電圧信号が不正確になり易い。

【００５５】さらに、第１実施例によれば、抵抗２４及
び２５の抵抗値を、第１及び第２の否定論理和回路２０
及び２１の出力インピーダンスより十分に大きく選定し
ているので、第１及び第２の否定論理和回路２０及び２
１の負荷となる容量成分を無視でき、第１及び第２の否
定論理和回路２０及び２１が非常に狭いパルスをも出力
できる。その結果、位相差τが小さくても有効に動作さ
せることができる。

【００５６】以上説明した効果を整理すると、従来の位
相比較回路に比べて、位相差τが小さいときでも正確な
直流電圧信号Ｇを得ることができ、位相比較範囲を増大
させているということができる。

【００５７】また、上記第１実施例によれば、図２及び
図４に示した従来の位相比較回路との比較から明らかな
ように、少ない素子数で回路を構成できている。

【００５８】（Ｂ）第２実施例 次に、本発明による位相比較回路の第２実施例を図面を
参照しながら説明する。ここで、図７は、この第２実施
例の位相比較回路の構成を示すものであり、上述した図
１との同一、対応部分には同一符号を付して示してい
る。また、図８は、この第２実施例の位相比較回路にお
ける各部での真理値を示す図表である。

【００５９】図７に示すように、この第２実施例の位相
比較回路は、第１実施例の位相比較回路における第１及
び第２の否定論理和回路２０及び２１（図１参照）をそ
れぞれ、第１及び第２の否定論理積回路（ＮＡＮＤ回
路）２０１及び２１１に置換したものである。

【００６０】従って、入力デジタル信号Ａ及びＢの論理
レベルの組合わせと、第１の否定論理積回路２０１から
の出力信号Ｅ１及び第２の否定論理積回路２１１からの
出力信号Ｆ１との関係は、図８に示すようになる。

【００６１】詳述は避けるが、第１実施例と同様に、出
力信号Ｅ１及びＦ１の論理レベルの各組合わせをとる期
間の割合を検討することにより、この第２実施例におけ
る直流電圧信号Ｇ１が、 （１−ｍ−ｎ・｜τ｜／２）・（ＶH ＋ＶL ）／２ ＋（ｍ−ｎ・｜τ｜／２）・（ＶH ＋ＶL ）／２ ＋ｎ・｜τ｜・ＶH ＝（ＶH ＋ＶL ）／２−ｎ・｜τ｜・（ＶL −ＶH ）／２ …(6) に比例することが分かり、第２実施例の位相比較回路
も、位相比較回路として動作することが分かる。

【００６２】従って、この第２実施例によっても、従来
の位相比較回路に比べて、位相差τが小さいときでも正
確な直流電圧信号Ｇ１を得ることができ、位相比較範囲
を増大させるということができ、少ない素子数で回路を
実現できる。

【００６３】（Ｃ）第３実施例 次に、本発明による位相比較回路の第３実施例を図面を
参照しながら説明する。ここで、図９は、この第３実施
例の位相比較回路の構成を示すものであり、上述した図
１との同一、対応部分には同一符号を付して示してい
る。また、図１０は、この第３実施例の位相比較回路に
おける各部での真理値を示す図表である。

【００６４】図９に示すように、この第３実施例の位相
比較回路は、第１実施例の位相比較回路における第１及
び第２の否定論理和回路２０及び２１（図１参照）をそ
れぞれ、第１及び第２の論理積回路（ＡＮＤ回路）２０
２及び２１２に置換したものである。

【００６５】従って、入力デジタル信号Ａ及びＢの論理
レベルの組合わせと、第１の論理積回路２０２からの出
力信号Ｅ２及び第２の論理積回路２１２からの出力信号
Ｆ２との関係は、図１０に示すようになる。

【００６６】詳述は避けるが、第１実施例と同様に、出
力信号Ｅ２及びＦ２の論理レベルの各組合わせをとる期
間の割合を検討することにより、この第３実施例におけ
る直流電圧信号Ｇ２が、第１実施例と同様に、上述した
(5) 式に示す値にに比例することが分かり、第３実施例
の位相比較回路も、位相比較回路として動作することが
分かる。

【００６７】従って、この第３実施例によっても、従来
の位相比較回路に比べて、位相差τが小さいときでも正
確な直流電圧信号Ｇ２を得ることができて位相比較範囲
を増大させることができ、少ない素子数で回路を実現し
易い。

【００６８】（Ｄ）第４実施例 次に、本発明による位相比較回路の第４実施例を図面を
参照しながら説明する。ここで、図１１は、この第４実
施例の位相比較回路の構成を示すものであり、上述した
図１との同一、対応部分には同一符号を付して示してい
る。また、図１２は、この第４実施例の位相比較回路に
おける各部での真理値を示す図表である。

【００６９】図１１に示すように、この第４実施例の位
相比較回路は、第１実施例の位相比較回路における第１
及び第２の否定論理和回路２０及び２１（図１参照）を
それぞれ、第１及び第２の論理和回路（ＯＲ回路）２０
３及び２１３に置換したものである。

【００７０】従って、入力デジタル信号Ａ及びＢの論理
レベルの組合わせと、第１の論理和回路２０３からの出
力信号Ｅ３及び第２の論理和回路２１３からの出力信号
Ｆ３との関係は、図１２に示すようになる。

【００７１】詳述は避けるが、第１実施例と同様に、出
力信号Ｅ３及びＦ３の論理レベルの各組合わせをとる期
間の割合を検討することにより、この第４実施例におけ
る直流電圧信号Ｇ３が、第２実施例と同様に、上述した
(6) 式に示す値に比例することが分かり、第４実施例の
位相比較回路も、位相比較回路として動作することが分
かる。

【００７２】従って、この第４実施例によっても、従来
の位相比較回路に比べて、位相差τが小さいときでも正
確な直流電圧信号Ｇ３を得ることができて位相比較範囲
を増大させることができ、少ない素子数で回路を実現し
易い。

【００７３】（Ｅ）第５実施例 次に、本発明による位相比較回路の第５実施例を図面を
参照しながら詳述する。ここで、図１３は、この第５実
施例の位相比較回路の構成を示すものである。

【００７４】図１３において、第５実施例の位相比較回
路は、２個の２入力否定論理和回路３０及び３１と、２
個の否定回路３２及び３３と、２個の抵抗３４及び３５
と、コンデンサ３６とから構成されている。

【００７５】第１及び第２の信号入力端子ＩＮ１及びＩ
Ｎ２から入力された、比較対象である位相差（０を含
む）を有する同一パターンの２個のデジタル信号Ａ及び
Ｂの内デジタル信号Ａは、第１の否定論理和回路３０に
直接入力され、デジタル信号Ｂは否定回路３２によって
反転されて第１の否定論理和回路３０に入力される。従
って、デジタル信号Ａ及びＢ／の否定論理和信号Ｈが第
１の否定論理和回路３０の出力端子に得られる。

【００７６】また、デジタル信号Ａは否定回路３３によ
って否定されて第２の否定論理和回路３１に入力され、
デジタル信号Ｂは第２の否定論理和回路３１に直接入力
され、かくして、デジタル信号Ａの反転信号Ａ／とデジ
タル信号Ｂとの否定論理和信号Ｉが第２の否定論理和回
路３１の出力端子に得られる。

【００７７】第１の否定論理和回路３０の出力端子には
抵抗３４の一端が接続されており、第２の否定論理和回
路３１の出力端子には抵抗３５の一端が接続されてお
り、これら抵抗３４及び３５の他端同士は接続されてい
る。この他端同士の接続点は、コンデンサ３６の一端に
接続されていると共に、当該位相比較回路の出力端子Ｏ
ＵＴに接続されており、コンデンサ３６の他端は接地さ
れている。

【００７８】ここで、第１及び第２の否定論理和回路３
０及び３１の出力インピーダンスは等しい値であり、ま
た、抵抗３４及び３５の抵抗値は等しく選定されてお
り、この抵抗値は上記出力インピーダンスより十分に大
きく選定されている。このようにしているのは、第１〜
第４実施例と同様な理由による。

【００７９】この第５実施例においても、コンデンサ３
６は、抵抗３４又は３５と共に、積分回路を構成してい
るものであり、抵抗３４及びコンデンサ３６による時定
数、並びに、抵抗３５及びコンデンサ３６による時定数
はそれぞれ、デジタル信号Ａ及びＢのビットレートの逆
数（１ビット期間）Ｔより十分に大きく選定されてい
る。

【００８０】図１４は、この第５実施例の位相比較回路
における各部での真理値を示す図表である。

【００８１】図１４から明らかなように、デジタル信号
Ａ及びＢが共に論理“１”のとき、及び、デジタル信号
Ａ及びＢが共に論理“０”のときには、第１及び第２の
否定論理和回路３０及び３１からの出力信号Ｈ及びＩが
共に論理“０”となる。

【００８２】一方、デジタル信号Ａが論理“１”、デジ
タル信号Ｂが論理“０”のときには、第１の否定論理和
回路３０からの出力信号Ｈが論理“０”、第２の否定論
理和回路３１からの出力信号Ｉが論理“１”となる。ま
た、デジタル信号Ａが論理“０”、デジタル信号Ｂが論
理“１”のときには、第１の否定論理和回路３０からの
出力信号Ｈが論理“１”、第２の否定論理和回路３１か
らの出力信号Ｉが論理“０”となる。出力信号Ｈが論理
“０”、出力信号Ｉが論理“１”の場合と、出力信号Ｈ
が論理“１”、出力信号Ｉが論理“０”の場合とは、図
１３の構成の対称性から明らかなように、コンデンサ３
６に対しては同一の積分機能を発揮する。出力信号Ｈ及
びＩの論理レベルが異なるこれらの場合は、本来同一パ
ターンのデジタル信号Ａ及びＢが異なる論理レベルをと
っている場合であるので、位相差のために、立上りエッ
ジ近傍及び立下りエッジ近傍で生じる。

【００８３】出力信号Ｈ及びＩの論理レベルが異なるこ
れらの場合の期間は位相差が大きくなるに従って長くな
り、逆に、出力信号Ｈ及びＩが同一論理レベルをとる上
述した場合の期間は短くなる。従って、コンデンサ３６
に得られる直流電圧信号Ｊは、位相差に応じた値をと
る。

【００８４】以上、図１３に示すこの第５実施例の位相
比較回路が、位相比較回路として動作することを簡単に
説明したが、以下では、より定量的に説明する。なお、
この第５実施例の場合、否定回路３２、３３による処理
遅延時間τnot の影響があるが、以下の説明ではこのこ
とを無視する。

【００８５】ここでも、デジタル信号Ａ及びＢ間の位相
差を時間で表してτとし、デジタル信号Ａ及びＢのビッ
トレートの逆数（１ビット期間）を上述のようにＴと
し、デジタル信号Ａ及びＢの単位時間ｔ（ｔ>>Ｔ）当り
の論理レベル間の遷移数（すなわち、論理“０”から論
理“１”への遷移数と、論理“１”から論理“０”への
遷移数との和）をｎとし、また、位相差τが｜τ｜≦Ｔ
の範囲にあるとする。また、第１及び第２の否定論理和
回路３０及び３１の論理“１”レベルをＶH 、論理
“０”レベルをＶL とする。

【００８６】第１実施例と同様に、第１及び第２の否定
論理和回路３０及び３１からの出力信号Ｈ及びＩの論理
レベルの組合わせについて場合分けを行なって、単位時
間ｔ当りの状態を検討すると、その詳細は省略するが、
出力信号Ｈ及びＩが共に論理“０”である時間の単位時
間ｔ当りの割合は１−ｎ・｜τ｜であり、一方、出力信
号Ｈ及びＩの論理レベルが異なる時間の単位時間ｔ当り
の割合はｎ・｜τ｜である。

【００８７】その結果、出力される直流電圧信号Ｊは、
次の(7) 式に比例するということができる。

【００８８】 （１−ｎ・｜τ｜）・ＶL ＋ｎ・｜τ｜・（ＶH ＋ＶL ）／２ ＝ＶL ＋ｎ・｜τ｜・（ＶH −ＶL ）／２ …(7) 従って、単位時間ｔ当りの論理レベル間の遷移数ｎが一
定のデジタル信号Ａ及びＢの場合には、直流電圧信号Ｊ
は位相差τの１次関数となって位相差τに応じた値をと
る。以上のように、第５実施例の位相比較回路は、位相
比較回路として動作することが分かる。

【００８９】なお、以上では、否定回路３２、３３によ
る処理遅延時間τnot の影響を無視して説明したが、遷
移数ｎが一定の場合には、処理遅延時間τnot の影響
は、(7) 式の値に対する固定オフセットとして入り込む
ので、影響を考慮したとしても、直流電圧信号Ｊと位相
差τとの１次関数が成立し、直流電圧信号Ｊは位相差τ
に応じた値をとる。

【００９０】従って、この第５実施例によっても、従来
の位相比較回路に比べて、位相差τが小さいときでも正
確な直流電圧信号Ｊを得ることができて位相比較範囲を
増大させることができ、少ない素子数で回路を実現でき
る。

【００９１】（Ｆ）第６実施例 次に、本発明による位相比較回路の第６実施例を図面を
参照しながら説明する。ここで、図１５は、第６実施例
の位相比較回路の構成を示すものであり、上述した図１
３との同一部分には同一符号を付して示している。ま
た、図１６は、この第６実施例の位相比較回路における
各部での真理値を示す図表である。

【００９２】図１５に示すように、第６実施例の位相比
較回路は、第５実施例の位相比較回路における第１及び
第２の否定論理和回路３０及び３１（図１３参照）をそ
れぞれ、第１及び第２の否定論理積回路３０１及び３１
１に置換したものである。

【００９３】従って、入力デジタル信号Ａ及びＢの論理
レベルの組合わせと、第１の否定論理積回路３０１から
の出力信号Ｈ１及び第２の否定論理積回路３１１からの
出力信号Ｉ１との関係は、図１６に示すようになる。

【００９４】詳述は避けるが、第５実施例と同様に、出
力信号Ｈ１及びＩ１の論理レベルの各組合わせをとる期
間の割合を検討することにより、この第６実施例におけ
る直流電圧信号Ｊ１が、 （１−ｎ・｜τ｜）・ＶH ＋ｎ・｜τ｜・（ＶH ＋ＶL ）／２ ＝ＶH ＋ｎ・｜τ｜・（ＶL −ＶH ）／２ …(8) に比例することが分かり、第６実施例の位相比較回路
も、位相比較回路として動作することが分かる。

【００９５】従って、この第６実施例によっても、従来
の位相比較回路に比べて、位相差τが小さいときでも正
確な直流電圧信号Ｇ１を得ることができ、位相比較範囲
を増大させるということができ、少ない素子数で回路を
実現できる。

【００９６】（Ｇ）第７実施例 次に、本発明による位相比較回路の第７実施例を図面を
参照しながら説明する。ここで、図１７は、第７実施例
の位相比較回路の構成を示すものであり、上述した図１
３との同一部分には同一符号を付して示している。ま
た、図１８は、第７実施例の位相比較回路における各部
での真理値を示す図表である。

【００９７】図１７に示すように、この第７実施例の位
相比較回路は、第５実施例の位相比較回路における第１
及び第２の否定論理和回路３０及び３１（図１３参照）
をそれぞれ、第１及び第２の論理積回路３０２及び３１
２に置換したものである。

【００９８】従って、入力デジタル信号Ａ及びＢの論理
レベルの組合わせと、第１の論理積回路３０２からの出
力信号Ｈ２及び第２の論理積回路３１２からの出力信号
Ｉ２との関係は、図１８に示すようになる。

【００９９】詳述は避けるが、第５実施例と同様に、出
力信号Ｈ２及びＩ２の論理レベルの各組合わせをとる期
間の割合を検討することにより、この第７実施例におけ
る直流電圧信号Ｊ２が、第５実施例と同様に、上述した
(8) 式に示す値に比例することが分かり、第７実施例の
位相比較回路も、位相比較回路として動作することが分
かる。

【０１００】従って、この第７実施例によっても、従来
の位相比較回路に比べて、位相差τが小さいときでも正
確な直流電圧信号Ｊ２を得ることができて位相比較範囲
を増大させることができ、少ない素子数で回路を実現し
易い。

【０１０１】（Ｈ）第８実施例 次に、本発明による位相比較回路の第８実施例を図面を
参照しながら説明する。ここで、図１９は、第８実施例
の位相比較回路の構成を示すものであり、上述した図１
３との同一部分には同一符号を付して示している。ま
た、図２０は、第８実施例の位相比較回路における各部
での真理値を示す図表である。

【０１０２】図１９に示すように、この第８実施例の位
相比較回路は、第５実施例の位相比較回路における第１
及び第２の否定論理和回路３０及び３１（図１３参照）
をそれぞれ、第１及び第２の論理和回路３０３及び３１
３に置換したものである。

【０１０３】従って、入力デジタル信号Ａ及びＢの論理
レベルの組合わせと、第１の論理和回路３０３からの出
力信号Ｈ３及び第２の論理和回路３１３からの出力信号
Ｉ３との関係は、図２０に示すようになる。

【０１０４】詳述は避けるが、第５実施例と同様に、出
力信号Ｈ３及びＩ３の論理レベルの各組合わせをとる期
間の割合を検討することにより、この第８実施例におけ
る直流電圧信号Ｊ３が、第６実施例と同様に、上述した
(8) 式に示す値に比例することが分かり、第８実施例の
位相比較回路も、位相比較回路として動作することが分
かる。

【０１０５】従って、この第８実施例によっても、従来
の位相比較回路に比べて、位相差τが小さいときでも正
確な直流電圧信号Ｊ３を得ることができて位相比較範囲
を増大させることができ、少ない素子数で回路を実現し
易い。

【０１０６】（Ｉ）他の実施例 上記各実施例において論理演算を行なっている部分は、
上記各実施例において示した構成のものに限定されるも
のではなく、上記各実施例について示した真理値関係が
得られるものであるならば、他の構成によって置き換え
ても良い。第１実施例について例を挙げると、２個の否
定回路２２及び２３と、第２の否定論理和回路２１の部
分を、第１及び第２のデジタル信号Ａ及びＢの否定論理
積を得る否定論理積回路と、その出力を論理反転する否
定回路との構成によって置き換えることができる。請求
項２〜５、７〜１０は、各実施例をそのまま表現したよ
うにも読めるが、意図した真理値関係を規定したもので
あり、上記のような置き換えも含んでおり、実施例だけ
に限定したものではない。

【０１０７】

【発明の効果】以上のように、本発明の位相比較回路に
よれば、第１及び第２のデジタル信号の位相ずれによっ
て生じる第１及び第２のデジタル信号の論理レベルが異
なる期間と、それ以外の第１及び第２のデジタル信号の
論理レベルが一致する期間とを、１個の信号ではなく、
第１及び第２の論理演算手段からの２個の信号の組合わ
せで区別するようにし、これら２個の信号によって、第
１及び第２の抵抗及びコンデンサでなる積分機能部を駆
動して、位相差に応じた直流電圧信号を得るようにした
ので、位相差が小さいときでも正確な直流電圧信号を得
ることができて位相比較範囲を増大させることができ、
また、少ない素子数で回路を実現し易い位相比較回路を
提供できる。

【図面の簡単な説明】

【図１】第１実施例の構成を示すブロック図である。

【図２】従来回路を示すブロック図である。

【図３】従来回路で位相差対応の直流電圧信号が得られ
ることの説明図である。

【図４】従来回路で適用されている排他的論理和回路の
詳細構成ブロック図である。

【図５】第１実施例の各部真理値を示す図表である。

【図６】位相差と２個の入力デジタル信号の論理レベル
との関係説明図である。

【図７】第２実施例の構成を示すブロック図である。

【図８】第２実施例の各部真理値を示す図表である。

【図９】第３実施例の構成を示すブロック図である。

【図１０】第３実施例の各部真理値を示す図表である。

【図１１】第４実施例の構成を示すブロック図である。

【図１２】第４実施例の各部真理値を示す図表である。

【図１３】第５実施例の構成を示すブロック図である。

【図１４】第５実施例の各部真理値を示す図表である。

【図１５】第６実施例の構成を示すブロック図である。

【図１６】第６実施例の各部真理値を示す図表である。

【図１７】第７実施例の構成を示すブロック図である。

【図１８】第７実施例の各部真理値を示す図表である。

【図１９】第８実施例の構成を示すブロック図である。

【図２０】第９実施例の各部真理値を示す図表である。

【符号の説明】

２０、２１、３０、３１…否定論理和回路（ＮＯＲ回
路）、 ２２、２３、３２、３３…否定回路（ＮＯＴ回路）、 ２４、２５、３４、３５…抵抗、 ２６、３６…コンデンサ、 ２０１、２１１、３０１、３１１…否定論理積回路（Ｎ
ＡＮＤ回路）、 ２０２、２１２、３０２、３１２…論理積回路（ＡＮＤ
回路）、 ２０３、２１３、３０３、３１３…論理和回路（ＯＲ回
路）。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 同一パターンの第１及び第２のデジタル
   信号が与えられ、これら第１及び第２のデジタル信号の
   位相差に応じた直流電圧信号を出力する位相比較回路に
   おいて、 上記第１及び第２のデジタル信号が入力され、これら第
   １及び第２のデジタル信号の論理レベルが一致している
   ときに定まっている同一の論理レベルの出力信号を出力
   すると共に、上記第１及び第２のデジタル信号の論理レ
   ベルが異なるときに論理レベルが異なる出力信号を出力
   する第１及び第２の論理演算手段と、 上記第１の論理演算手段の出力端に一端が接続されてい
   る第１の抵抗と、 上記第２の論理演算手段の出力端に一端が接続されてい
   る、上記第１の抵抗と同一抵抗値の第２の抵抗と、 上記第１及び第２の抵抗の他端と、当該位相比較回路全
   体の出力端子とに一端が接続され、他端が所定電位に接
   続されているコンデンサとでなることを特徴とした位相
   比較回路。
2. 【請求項２】 上記第１の論理演算手段が、上記第１及
   び第２のデジタル信号の否定論理和信号を出力するもの
   であり、 上記第２の論理演算手段が、上記第１のデジタル信号の
   否定信号と上記第２のデジタル信号の否定信号との否定
   論理和信号を出力するものであることを特徴とした請求
   項１に記載の位相比較回路。
3. 【請求項３】 上記第１の論理演算手段が、上記第１及
   び第２のデジタル信号の否定論理積信号を出力するもの
   であり、 上記第２の論理演算手段が、上記第１のデジタル信号の
   否定信号と上記第２のデジタル信号の否定信号との否定
   論理積信号を出力するものであることを特徴とした請求
   項１に記載の位相比較回路。
4. 【請求項４】 上記第１の論理演算手段が、上記第１及
   び第２のデジタル信号の論理積信号を出力するものであ
   り、 上記第２の論理演算手段が、上記第１のデジタル信号の
   否定信号と上記第２のデジタル信号の否定信号との論理
   積信号を出力するものであることを特徴とした請求項１
   に記載の位相比較回路。
5. 【請求項５】 上記第１の論理演算手段が、上記第１及
   び第２のデジタル信号の論理和信号を出力するものであ
   り、 上記第２の論理演算手段が、上記第１のデジタル信号の
   否定信号と上記第２のデジタル信号の否定信号との論理
   和信号を出力するものであることを特徴とした請求項１
   に記載の位相比較回路。
6. 【請求項６】 同一パターンの第１及び第２のデジタル
   信号が与えられ、これら第１及び第２のデジタル信号の
   位相差に応じた直流電圧信号を出力する位相比較回路に
   おいて、 上記第１及び第２のデジタル信号が入力され、これら第
   １及び第２のデジタル信号の論理レベルが一致している
   ときに論理レベルが異なる出力信号を出力すると共に、
   上記第１及び第２のデジタル信号の論理レベルが異なる
   ときに定まっている同一の論理レベルの出力信号を出力
   する第１及び第２の論理演算手段と、 上記第１の論理演算手段の出力端に一端が接続されてい
   る第１の抵抗と、 上記第２の論理演算手段の出力端に一端が接続されてい
   る、上記第１の抵抗と同一抵抗値の第２の抵抗と、 上記第１及び第２の抵抗の他端と、当該位相比較回路全
   体の出力端子とに一端が接続され、他端が所定電位に接
   続されているコンデンサとでなることを特徴とした位相
   比較回路。
7. 【請求項７】 上記第１の論理演算手段が、上記第１の
   デジタル信号と、上記第２のデジタル信号の否定信号と
   の否定論理和信号を出力するものであり、 上記第２の論理演算手段が、上記第２のデジタル信号
   と、上記第１のデジタル信号の否定信号との否定論理和
   信号を出力するものであることを特徴とした請求項６に
   記載の位相比較回路。
8. 【請求項８】 上記第１の論理演算手段が、上記第１の
   デジタル信号と、上記第２のデジタル信号の否定信号と
   の否定論理積信号を出力するものであり、 上記第２の論理演算手段が、上記第２のデジタル信号
   と、上記第１のデジタル信号の否定信号との否定論理積
   信号を出力するものであることを特徴とした請求項６に
   記載の位相比較回路。
9. 【請求項９】 上記第１の論理演算手段が、上記第１の
   デジタル信号と、上記第２のデジタル信号の否定信号と
   の論理積信号を出力するものであり、 上記第２の論理演算手段が、上記第２のデジタル信号
   と、上記第１のデジタル信号の否定信号との論理積信号
   を出力するものであることを特徴とした請求項６に記載
   の位相比較回路。
10. 【請求項１０】 上記第１の論理演算手段が、上記第１
    のデジタル信号と、上記第２のデジタル信号の否定信号
    との論理和信号を出力するものであり、 上記第２の論理演算手段が、上記第２のデジタル信号
    と、上記第１のデジタル信号の否定信号との論理和信号
    を出力するものであることを特徴とした請求項６に記載
    の位相比較回路。