JPH07170159A - ラッチ制御型出力ドライバ - Google Patents
ラッチ制御型出力ドライバInfo
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- JPH07170159A JPH07170159A JP6236207A JP23620794A JPH07170159A JP H07170159 A JPH07170159 A JP H07170159A JP 6236207 A JP6236207 A JP 6236207A JP 23620794 A JP23620794 A JP 23620794A JP H07170159 A JPH07170159 A JP H07170159A
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- transistor
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
Abstract
(57)【要約】
【目的】 ラッチ制御型出力ドライバをイネーブル及び
ディスエーブルさせるのに必要な時間を減少させる。 【構成】 本発明によればラッチ制御型出力ドライバが
提供され、それは直列接続したプルアップトランジスタ
とプルダウントランジスタとを具備する出力ドライバ回
路を有している。本出力ドライバは、更に、プルアップ
トランジスタのゲートへ接続した出力を有する第一ラッ
チ回路と、プルダウントランジスタのゲートへ接続した
出力を有する第二ラッチ回路とを有している。第一及び
第二ラッチに接続して制御回路が設けられており、ドラ
イバ出力がプルアップトランジスタ及びプルダウントラ
ンジスタの間に接続されている。更に、第一及び第二ラ
ッチ回路に接続してデータ回路が設けられている。
ディスエーブルさせるのに必要な時間を減少させる。 【構成】 本発明によればラッチ制御型出力ドライバが
提供され、それは直列接続したプルアップトランジスタ
とプルダウントランジスタとを具備する出力ドライバ回
路を有している。本出力ドライバは、更に、プルアップ
トランジスタのゲートへ接続した出力を有する第一ラッ
チ回路と、プルダウントランジスタのゲートへ接続した
出力を有する第二ラッチ回路とを有している。第一及び
第二ラッチに接続して制御回路が設けられており、ドラ
イバ出力がプルアップトランジスタ及びプルダウントラ
ンジスタの間に接続されている。更に、第一及び第二ラ
ッチ回路に接続してデータ回路が設けられている。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロエレクトロニ
クスの技術分野に関するものであって、更に詳細にはデ
ジタル回路に関するものである。更に詳細には、本発明
はデジタル回路における出力ドライバに関するものであ
る。
クスの技術分野に関するものであって、更に詳細にはデ
ジタル回路に関するものである。更に詳細には、本発明
はデジタル回路における出力ドライバに関するものであ
る。
【０００２】
【従来の技術】デジタル回路システムにおいては、シス
テム内の種々の回路及び装置の間でデータを共用し且つ
転送するために共通経路がしばしば使用される。このよ
うな共通経路を与えるために、１組の共用されるライン
であるバスを使用することが可能である。デジタル回路
システムの設計において、いくつかの装置が、該装置へ
接続したすべてのラインを駆動するための最大出力電流
の量が不足する場合がある。その結果、ドライバ又はバ
ッファと呼ばれる電流増幅器を使用して必要な電流を供
給する。
テム内の種々の回路及び装置の間でデータを共用し且つ
転送するために共通経路がしばしば使用される。このよ
うな共通経路を与えるために、１組の共用されるライン
であるバスを使用することが可能である。デジタル回路
システムの設計において、いくつかの装置が、該装置へ
接続したすべてのラインを駆動するための最大出力電流
の量が不足する場合がある。その結果、ドライバ又はバ
ッファと呼ばれる電流増幅器を使用して必要な電流を供
給する。
【０００３】デジタル回路システムにおける出力ドライ
バを制御するためにラッチがしばしば使用される。ある
場合においては、出力ドライバをイネーブル（動作可能
状態）及びディスエーブル（動作不能状態）とさせるこ
とが所望される。例えば、出力ドライバが接続されてい
る同一のラインを別の論理装置が駆動することを可能で
あるようにするために、出力ドライバをディスエーブル
即ち動作不能状態又は開放状態とさせることが可能であ
る。従来は、図１に示した如く、ラッチと出力ドライバ
との間に配置させた論理ゲートを使用してラッチをイネ
ーブル即ち動作可能状態及びディスエーブル即ち動作不
能状態とさせていた。
バを制御するためにラッチがしばしば使用される。ある
場合においては、出力ドライバをイネーブル（動作可能
状態）及びディスエーブル（動作不能状態）とさせるこ
とが所望される。例えば、出力ドライバが接続されてい
る同一のラインを別の論理装置が駆動することを可能で
あるようにするために、出力ドライバをディスエーブル
即ち動作不能状態又は開放状態とさせることが可能であ
る。従来は、図１に示した如く、ラッチと出力ドライバ
との間に配置させた論理ゲートを使用してラッチをイネ
ーブル即ち動作可能状態及びディスエーブル即ち動作不
能状態とさせていた。
【０００４】図１を参照すると、従来公知のラッチ制御
型出力ドライバ７０の概略図が示されている。ラッチ制
御型出力ドライバ回路７０は入力回路７１と、ラッチ回
路７２と、イネーブル／ディスエーブル回路７４と、出
力ドライバ回路７６とを有している。入力回路７１は、
パスゲートＧ１及びＧ２及びインバータＩ１から構成さ
れており、ラッチ回路７２はインバータＩ２−Ｉ５から
構成されている。イネーブル／ディスエーブル回路７４
はＮＡＮＤゲートＡ１及びＡ２とインバータＩ６及びＩ
７から構成されており、且つ出力ドライバ回路７６はト
ランジスタＴ１及びＴ２を有している。トランジスタＴ
１はプルアップトランジスタであり、且つトランジスタ
Ｔ２はこの回路の出力ドライバ部分におけるプルダウン
トランジスタである。トランジスタＴ１及びＴ２はＮチ
ャンネル金属−酸化物−半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）である。トランジスタＴ１のドレイン
は電源電圧ＶＣＣへ接続しており、トランジスタＴ２の
ソースは電源電圧ＶＳＳへ接続している。典型的には、
電源電圧ＶＣＣは電源電圧ＶＳＳよりもより高い電圧で
ある。
型出力ドライバ７０の概略図が示されている。ラッチ制
御型出力ドライバ回路７０は入力回路７１と、ラッチ回
路７２と、イネーブル／ディスエーブル回路７４と、出
力ドライバ回路７６とを有している。入力回路７１は、
パスゲートＧ１及びＧ２及びインバータＩ１から構成さ
れており、ラッチ回路７２はインバータＩ２−Ｉ５から
構成されている。イネーブル／ディスエーブル回路７４
はＮＡＮＤゲートＡ１及びＡ２とインバータＩ６及びＩ
７から構成されており、且つ出力ドライバ回路７６はト
ランジスタＴ１及びＴ２を有している。トランジスタＴ
１はプルアップトランジスタであり、且つトランジスタ
Ｔ２はこの回路の出力ドライバ部分におけるプルダウン
トランジスタである。トランジスタＴ１及びＴ２はＮチ
ャンネル金属−酸化物−半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）である。トランジスタＴ１のドレイン
は電源電圧ＶＣＣへ接続しており、トランジスタＴ２の
ソースは電源電圧ＶＳＳへ接続している。典型的には、
電源電圧ＶＣＣは電源電圧ＶＳＳよりもより高い電圧で
ある。
【０００５】信号が入力ＧＤＴ及びＧＤＣにおいてラッ
チ制御型出力ドライバ回路７０内へ入力される。トラン
ジスタＴ１のゲートは、入力ＧＤＴにおいてラッチ制御
型出力ドライバへ入力する信号によって制御され、トラ
ンジスタＴ２のゲートは入力ＧＤＣにおいてラッチ制御
型出力ドライバ７０へ入力する信号によって制御され
る。パスゲートＧ１及びＧ２は、入力ＧＤＴ及びＧＤＣ
から出力ドライバ回路７６への信号の流れを制御する。
パスゲートＧ１及びＧ２は点８０へ印加されるクロック
信号ＣＬＫ及びインバータＩ１を介して該クロック信号
を通過させることによって発生される相補的クロック信
号／ＣＬＫによって制御される。
チ制御型出力ドライバ回路７０内へ入力される。トラン
ジスタＴ１のゲートは、入力ＧＤＴにおいてラッチ制御
型出力ドライバへ入力する信号によって制御され、トラ
ンジスタＴ２のゲートは入力ＧＤＣにおいてラッチ制御
型出力ドライバ７０へ入力する信号によって制御され
る。パスゲートＧ１及びＧ２は、入力ＧＤＴ及びＧＤＣ
から出力ドライバ回路７６への信号の流れを制御する。
パスゲートＧ１及びＧ２は点８０へ印加されるクロック
信号ＣＬＫ及びインバータＩ１を介して該クロック信号
を通過させることによって発生される相補的クロック信
号／ＣＬＫによって制御される。
【０００６】ラッチ回路７２について説明すると、イン
バータＩ２及びＩ３が交差結合されており、インバータ
Ｉ４及びＩ５が交差結合されている。パスゲートＧ１及
びＧ２がターンオフされると、インバータＩ２−Ｉ５は
ラッチング機構を与えて、出力ドライバ回路７６がイネ
ーブル／ディスエーブル回路７４によってイネーブルさ
れる場合に、トランジスタＴ１及びＴ２のゲートヘ連続
的な信号を供給する。イネーブル／ディスエーブル回路
７４におけるＮＡＮＤゲートＡ１及びＡ２は、出力ドラ
イバ回路７６をイネーブル及びディスエーブルさせるた
めに使用されている。入力点ＧＤＴ及びＧＤＣからの信
号は、入力ＯＥにおける信号が論理１である場合に、Ｎ
ＡＮＤゲートＡ１及びＡ２を介してトランジスタＴ１及
びＴ２のゲートへ伝播することが許容される。この場合
には、入力ＯＥにおける信号が論理０である場合には、
ラッチ制御型出力回路７０はディスエーブルされ、両方
のトランジスタはオフであり、且つ出力ドライバ回路７
６の出力は高インピーダンス状態である。
バータＩ２及びＩ３が交差結合されており、インバータ
Ｉ４及びＩ５が交差結合されている。パスゲートＧ１及
びＧ２がターンオフされると、インバータＩ２−Ｉ５は
ラッチング機構を与えて、出力ドライバ回路７６がイネ
ーブル／ディスエーブル回路７４によってイネーブルさ
れる場合に、トランジスタＴ１及びＴ２のゲートヘ連続
的な信号を供給する。イネーブル／ディスエーブル回路
７４におけるＮＡＮＤゲートＡ１及びＡ２は、出力ドラ
イバ回路７６をイネーブル及びディスエーブルさせるた
めに使用されている。入力点ＧＤＴ及びＧＤＣからの信
号は、入力ＯＥにおける信号が論理１である場合に、Ｎ
ＡＮＤゲートＡ１及びＡ２を介してトランジスタＴ１及
びＴ２のゲートへ伝播することが許容される。この場合
には、入力ＯＥにおける信号が論理０である場合には、
ラッチ制御型出力回路７０はディスエーブルされ、両方
のトランジスタはオフであり、且つ出力ドライバ回路７
６の出力は高インピーダンス状態である。
【０００７】図１におけるラッチ制御型出力ドライバ７
０においてイネーブル／ディスエーブル機能を与えるた
めにＮＡＮＤゲート及びインバータを付加することによ
って、ラッチ制御型出力ドライバの応答時間が増加され
る。
０においてイネーブル／ディスエーブル機能を与えるた
めにＮＡＮＤゲート及びインバータを付加することによ
って、ラッチ制御型出力ドライバの応答時間が増加され
る。
【０００８】
【発明が解決しようとする課題】本発明は、上述した従
来技術の欠点を解消し、ラッチ制御型出力ドライバをイ
ネーブル（動作可能状態）及びディスエーブル（動作不
能状態）とさせるのに必要な時間を減少させることが可
能な装置を提供することを目的とする。
来技術の欠点を解消し、ラッチ制御型出力ドライバをイ
ネーブル（動作可能状態）及びディスエーブル（動作不
能状態）とさせるのに必要な時間を減少させることが可
能な装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、直列接続した
プルアップトランジスタとプルダウントランジスタとを
具備する出力ドライバ回路を有するラッチ制御型出力ド
ライバを提供している。プルアップトランジスタとプル
ダウントランジスタとの間のノードに出力が設けられて
いる。各トランジスタのゲートはデータをラッチするた
めに接続したラッチを有している。制御回路が該ラッチ
の入力へ接続しており、且つイネーブルされた状態にお
いてデータ入力を該ラッチへ接続させる。該制御回路が
本ラッチ制御型出力ドライバをディスエーブルさせた状
態とさせると、該ラッチは強制的に両方の出力トランジ
スタをターンオフさせる値とされる。本ラッチ制御型出
力ドライバをディスエーブルさせるために該ラッチが駆
動される前に、データ回路内にデータが格納される。該
データは、本ラッチ制御型出力ドライバ回路がイネーブ
ル状態へ復帰する場合に、該データ回路から該ラッチへ
回復される。
プルアップトランジスタとプルダウントランジスタとを
具備する出力ドライバ回路を有するラッチ制御型出力ド
ライバを提供している。プルアップトランジスタとプル
ダウントランジスタとの間のノードに出力が設けられて
いる。各トランジスタのゲートはデータをラッチするた
めに接続したラッチを有している。制御回路が該ラッチ
の入力へ接続しており、且つイネーブルされた状態にお
いてデータ入力を該ラッチへ接続させる。該制御回路が
本ラッチ制御型出力ドライバをディスエーブルさせた状
態とさせると、該ラッチは強制的に両方の出力トランジ
スタをターンオフさせる値とされる。本ラッチ制御型出
力ドライバをディスエーブルさせるために該ラッチが駆
動される前に、データ回路内にデータが格納される。該
データは、本ラッチ制御型出力ドライバ回路がイネーブ
ル状態へ復帰する場合に、該データ回路から該ラッチへ
回復される。
【００１０】
【実施例】図２を参照すると、本発明の好適実施例を実
現することの可能なメモリアレイ１００のブロック図が
示されている。メモリアレイ１００（本明細書において
は単に「メモリ」とも呼称する）は８つのメモリグルー
プ０−７に細分化されている。各メモリグループは、メ
モリブロック１０２ａ，メモリブロック１０２ｂ，入力
／出力（Ｉ／Ｏ）ブロック１０４ａを有している。Ｉ／
Ｏブロック１０４ａは、２つのメモリブロック１０２ａ
と１０２ｂとの間に介在されている。データバスラッチ
ブロック１０６がデータバス１０８を介してメモリグル
ープ０−７のＩ／Ｏブロック１０４ａへ接続している。
データバスラッチブロック１０６は、更に、出力バス１
０９を有している。データバスラッチブロック１０６
は、以下に説明する如く、ラッチ制御型出力ドライバを
有している。
現することの可能なメモリアレイ１００のブロック図が
示されている。メモリアレイ１００（本明細書において
は単に「メモリ」とも呼称する）は８つのメモリグルー
プ０−７に細分化されている。各メモリグループは、メ
モリブロック１０２ａ，メモリブロック１０２ｂ，入力
／出力（Ｉ／Ｏ）ブロック１０４ａを有している。Ｉ／
Ｏブロック１０４ａは、２つのメモリブロック１０２ａ
と１０２ｂとの間に介在されている。データバスラッチ
ブロック１０６がデータバス１０８を介してメモリグル
ープ０−７のＩ／Ｏブロック１０４ａへ接続している。
データバスラッチブロック１０６は、更に、出力バス１
０９を有している。データバスラッチブロック１０６
は、以下に説明する如く、ラッチ制御型出力ドライバを
有している。
【００１１】次に、図３を参照すると、本発明の好適実
施例に基づいて構成されたイネーブル／ディスエーブル
機能を具備するラッチ制御型出力ドライバの概略図が示
されている。ラッチ制御型出力ドライバ１９８は、入力
回路２００と、イネーブル／ディスエーブル回路２０２
と、ラッチ回路２０４と、出力ドライバ回路２０６とを
有している。入力回路２００は、パスゲートＧ１及びＧ
２、インバータＩ１及びＩ６、ＮＡＮＤゲートＮ３を有
している。パスゲートＧ１及びＧ２は、入力回路２００
における入力点ＧＤＴ及びＧＤＣから該回路の残部へデ
ータを通過させる。典型的には、入力点ＧＤＴ及びＧＤ
Ｃはクロック信号によって発生されるクロックサイクル
の間において高状態へプレチャージされるバスへ接続さ
れている。その後に、入力点のうちの１つ、ＧＤＴ又は
ＧＤＣが低状態へ移行し、その際にデータが読み取られ
る。
施例に基づいて構成されたイネーブル／ディスエーブル
機能を具備するラッチ制御型出力ドライバの概略図が示
されている。ラッチ制御型出力ドライバ１９８は、入力
回路２００と、イネーブル／ディスエーブル回路２０２
と、ラッチ回路２０４と、出力ドライバ回路２０６とを
有している。入力回路２００は、パスゲートＧ１及びＧ
２、インバータＩ１及びＩ６、ＮＡＮＤゲートＮ３を有
している。パスゲートＧ１及びＧ２は、入力回路２００
における入力点ＧＤＴ及びＧＤＣから該回路の残部へデ
ータを通過させる。典型的には、入力点ＧＤＴ及びＧＤ
Ｃはクロック信号によって発生されるクロックサイクル
の間において高状態へプレチャージされるバスへ接続さ
れている。その後に、入力点のうちの１つ、ＧＤＴ又は
ＧＤＣが低状態へ移行し、その際にデータが読み取られ
る。
【００１２】パスゲートＧ１及びＧ２は、ＮＡＮＤゲー
トＮ３及びインバータＩ１から発生するＣＬＫ及び／Ｃ
ＬＫ信号によって制御される。該クロック信号は、入力
ＧＤＬへ印加される信号によって発生される。パスゲー
トＧ１及びＧ２は、点ＯＤへ印加され且つインバータＩ
６を介してＮＡＮＤゲートＮ３へ伝播するディスエーブ
ル信号（論理１）によってディスエーブルさせることが
可能である。
トＮ３及びインバータＩ１から発生するＣＬＫ及び／Ｃ
ＬＫ信号によって制御される。該クロック信号は、入力
ＧＤＬへ印加される信号によって発生される。パスゲー
トＧ１及びＧ２は、点ＯＤへ印加され且つインバータＩ
６を介してＮＡＮＤゲートＮ３へ伝播するディスエーブ
ル信号（論理１）によってディスエーブルさせることが
可能である。
【００１３】イネーブル／ディスエーブル回路２０２
は、ＮＡＮＤゲートＮ１及びＮ２によって形成されてい
るＳＲラッチＬ１を有している。ＳＲラッチＬ１は、入
力点ＧＤＴ及びＧＤＣにおいて入力されるデータを格納
する。例えば、ＧＤＴが論理１であり且つＧＤＣが論理
０である場合には、点ＬＤは論理０であり且つ点／ＬＤ
はＳＲラッチＬ１において論理１である。イネーブル／
ディスエーブル回路２０４は、更に、トランジスタＤ１
−Ｄ６を有している。トランジスタＤ１及びＤ４はＰチ
ャンネルＭＯＳＦＥＴであり、一方トランジスタＤ２，
Ｄ３，Ｄ５，Ｄ６はＮチャンネルＭＯＳＦＥＴである。
トランジスタＤ１及びＤ４は、電源電圧ＶＣＣへ接続し
たソースを有しており、一方トランジスタＤ３及びＤ６
は電源電圧ＶＳＳへ接続したソースを有している。トラ
ンジスタＤ１−Ｄ３は直列接続されており、且つトラン
ジスタＤ４−Ｄ６も直列接続されている。トランジスタ
Ｄ１及びＤ４のゲートは、点／ＯＤへ印加される相補的
ディスエーブル信号によって制御され、一方トランジス
タＤ２及びＤ５のゲートは点ＯＥへ印加される信号によ
って制御される。最後に、トランジスタＤ３及びＤ６の
ゲートはＮＡＮＤゲートＮ１及びＮ２によって形成され
るＳＲラッチＬ１の出力によって制御される。ＮＡＮＤ
ゲートＮ１は信号ＬＤを発生し、一方ＮＡＮＤゲートＮ
２は信号／ＬＤを発生する。
は、ＮＡＮＤゲートＮ１及びＮ２によって形成されてい
るＳＲラッチＬ１を有している。ＳＲラッチＬ１は、入
力点ＧＤＴ及びＧＤＣにおいて入力されるデータを格納
する。例えば、ＧＤＴが論理１であり且つＧＤＣが論理
０である場合には、点ＬＤは論理０であり且つ点／ＬＤ
はＳＲラッチＬ１において論理１である。イネーブル／
ディスエーブル回路２０４は、更に、トランジスタＤ１
−Ｄ６を有している。トランジスタＤ１及びＤ４はＰチ
ャンネルＭＯＳＦＥＴであり、一方トランジスタＤ２，
Ｄ３，Ｄ５，Ｄ６はＮチャンネルＭＯＳＦＥＴである。
トランジスタＤ１及びＤ４は、電源電圧ＶＣＣへ接続し
たソースを有しており、一方トランジスタＤ３及びＤ６
は電源電圧ＶＳＳへ接続したソースを有している。トラ
ンジスタＤ１−Ｄ３は直列接続されており、且つトラン
ジスタＤ４−Ｄ６も直列接続されている。トランジスタ
Ｄ１及びＤ４のゲートは、点／ＯＤへ印加される相補的
ディスエーブル信号によって制御され、一方トランジス
タＤ２及びＤ５のゲートは点ＯＥへ印加される信号によ
って制御される。最後に、トランジスタＤ３及びＤ６の
ゲートはＮＡＮＤゲートＮ１及びＮ２によって形成され
るＳＲラッチＬ１の出力によって制御される。ＮＡＮＤ
ゲートＮ１は信号ＬＤを発生し、一方ＮＡＮＤゲートＮ
２は信号／ＬＤを発生する。
【００１４】ラッチ回路２０４は、交差結合されたイン
バータＩ２とＩ３、及びＩ４とＩ５によって形成される
ラッチＬ２及びＬ３を有している。トランジスタＰ１及
びＰ２は、ラッチ制御型出力ドライバ回路ドライバ１９
８に対して安定性を与えるために使用されているＰチャ
ンネルＭＯＳＦＥＴである。
バータＩ２とＩ３、及びＩ４とＩ５によって形成される
ラッチＬ２及びＬ３を有している。トランジスタＰ１及
びＰ２は、ラッチ制御型出力ドライバ回路ドライバ１９
８に対して安定性を与えるために使用されているＰチャ
ンネルＭＯＳＦＥＴである。
【００１５】出力ドライバ回路２０６はトランジスタＴ
１及びＴ２を有している。トランジスタＴ１はプルアッ
プトランジスタであり、一方トランジスタＴ２はプルダ
ウントランジスタである。入力点ＧＤＴ及びＧＤＣへ印
加される信号は、ラッチ制御型出力回路１９８がイネー
ブルされている場合には、出力点２０８において出力信
号を発生する。点ＯＤにおける信号が論理１であり且つ
点／ＯＤにおける信号が論理０である場合には、出力点
２０８はディスエーブルされる。このディスエーブル信
号（点ＯＤに対する論理１及び点／ＯＤに対する論理
０）は、点ＧＤＬにおける信号の状態に拘らず、パスゲ
ートＧ１及びＧ２をディスエーブルさせる。更に、トラ
ンジスタＤ１及びＤ４がターンオンされそれによってラ
ッチＬ２及びＬ３によって発生される信号の状態に拘ら
ず、点ＤＴ及びＤＣが高状態へプルされる。この状態
は、出力点２０８を開放状態とさせ、即ち「高インピー
ダンス」状態とさせる。本発明の好適実施例によれば、
インバータＩ３及びＩ５は弱いものである。従って、点
ＤＴ及びＤＣの状態は、トランジスタＤ１−Ｄ６に応答
して容易に変化される。
１及びＴ２を有している。トランジスタＴ１はプルアッ
プトランジスタであり、一方トランジスタＴ２はプルダ
ウントランジスタである。入力点ＧＤＴ及びＧＤＣへ印
加される信号は、ラッチ制御型出力回路１９８がイネー
ブルされている場合には、出力点２０８において出力信
号を発生する。点ＯＤにおける信号が論理１であり且つ
点／ＯＤにおける信号が論理０である場合には、出力点
２０８はディスエーブルされる。このディスエーブル信
号（点ＯＤに対する論理１及び点／ＯＤに対する論理
０）は、点ＧＤＬにおける信号の状態に拘らず、パスゲ
ートＧ１及びＧ２をディスエーブルさせる。更に、トラ
ンジスタＤ１及びＤ４がターンオンされそれによってラ
ッチＬ２及びＬ３によって発生される信号の状態に拘ら
ず、点ＤＴ及びＤＣが高状態へプルされる。この状態
は、出力点２０８を開放状態とさせ、即ち「高インピー
ダンス」状態とさせる。本発明の好適実施例によれば、
インバータＩ３及びＩ５は弱いものである。従って、点
ＤＴ及びＤＣの状態は、トランジスタＤ１−Ｄ６に応答
して容易に変化される。
【００１６】次に、図４を参照すると、ディスエーブル
パルスの終了（ＥＯＤ）を与える回路の概略図が示され
ている。この回路は、ＮＡＮＤゲートＮ５の出力へ接続
した入力を有するＮＯＲゲートＮ４を有している。ＮＯ
ＲゲートＮ４の他方の入力は点ＯＤへ接続している。Ｎ
ＡＮＤゲートＮ５はＧＤＬC に対する入力を有してお
り、それは、点ＧＤＬC が論理０状態にある場合には、
ＥＯＤパルスが発生されることを阻止する。点ＧＤＬC
へ印加される信号は、常に、点ＧＤＬへ印加される信号
の相補的なものである。また、パスゲートＧ１及びＧ２
を介してデータが通過されると、（ＧＤＬが高であり且
つＧＤＬC が低である）ＥＯＤパルスを発生することは
不可能である。ＮＡＮＤゲートＮ５は、更に、一連のイ
ンバータＩ７及びＩ８へ接続されている入力を有してい
る。この回路は、点ＯＤが論理０へ移行する場合に、出
力ＥＯＤにおいて高状態へ移行するパルスを与える。イ
ンバータＩ１及びＩ７は、出力ＯＥにおいて発生される
ＥＯＤパルスの幅を設定するために遅延を与える。ＥＯ
Ｄパルスの幅即ち期間を変化させるために、異なる数の
インバータ又は異なるタイプのインバータを使用するこ
とが可能である。
パルスの終了（ＥＯＤ）を与える回路の概略図が示され
ている。この回路は、ＮＡＮＤゲートＮ５の出力へ接続
した入力を有するＮＯＲゲートＮ４を有している。ＮＯ
ＲゲートＮ４の他方の入力は点ＯＤへ接続している。Ｎ
ＡＮＤゲートＮ５はＧＤＬC に対する入力を有してお
り、それは、点ＧＤＬC が論理０状態にある場合には、
ＥＯＤパルスが発生されることを阻止する。点ＧＤＬC
へ印加される信号は、常に、点ＧＤＬへ印加される信号
の相補的なものである。また、パスゲートＧ１及びＧ２
を介してデータが通過されると、（ＧＤＬが高であり且
つＧＤＬC が低である）ＥＯＤパルスを発生することは
不可能である。ＮＡＮＤゲートＮ５は、更に、一連のイ
ンバータＩ７及びＩ８へ接続されている入力を有してい
る。この回路は、点ＯＤが論理０へ移行する場合に、出
力ＥＯＤにおいて高状態へ移行するパルスを与える。イ
ンバータＩ１及びＩ７は、出力ＯＥにおいて発生される
ＥＯＤパルスの幅を設定するために遅延を与える。ＥＯ
Ｄパルスの幅即ち期間を変化させるために、異なる数の
インバータ又は異なるタイプのインバータを使用するこ
とが可能である。
【００１７】論理０信号が点ＯＤへ印加され且つ論理１
信号が点／ＯＤへ印加されて、ラッチ制御型出力ドライ
バ回路１９８をイネーブル即ち動作可能状態とさせる。
これらの信号の結果として、トランジスタＤ１及びＤ４
はターンオフされ且つＥＯＤパルスが発生されて（ＧＤ
ＬC が高である場合）、ラッチＬ１内に格納されている
ラッチ状態をラッチ回路２０４におけるラッチＬ２及び
Ｌ３へ回復させる。このようなラッチＬ２及びＬ３への
ラッチ状態の回復は、この時間までに、点ＧＤＣ及びＧ
ＤＴが高状態へプレチャージされており、前のデータが
消去されている可能性があるので、必要なことである。
点ＯＤにおける信号はＧＤＬにおける信号（クロック信
号）と非同期的であるので、このような状態となる可能
性がある。ＥＯＤパルスは、点ＯＥへ印加され、それは
トランジスタＤ２及びＤ５を制御する。これら２つのト
ランジスタＤ２及びＤ５がターンオンされると、点ＤＴ
及びＤＣはＳＲラッチＬ１内に格納されている状態へ回
復される。
信号が点／ＯＤへ印加されて、ラッチ制御型出力ドライ
バ回路１９８をイネーブル即ち動作可能状態とさせる。
これらの信号の結果として、トランジスタＤ１及びＤ４
はターンオフされ且つＥＯＤパルスが発生されて（ＧＤ
ＬC が高である場合）、ラッチＬ１内に格納されている
ラッチ状態をラッチ回路２０４におけるラッチＬ２及び
Ｌ３へ回復させる。このようなラッチＬ２及びＬ３への
ラッチ状態の回復は、この時間までに、点ＧＤＣ及びＧ
ＤＴが高状態へプレチャージされており、前のデータが
消去されている可能性があるので、必要なことである。
点ＯＤにおける信号はＧＤＬにおける信号（クロック信
号）と非同期的であるので、このような状態となる可能
性がある。ＥＯＤパルスは、点ＯＥへ印加され、それは
トランジスタＤ２及びＤ５を制御する。これら２つのト
ランジスタＤ２及びＤ５がターンオンされると、点ＤＴ
及びＤＣはＳＲラッチＬ１内に格納されている状態へ回
復される。
【００１８】例えば、点ＬＤにおける信号が論理０であ
り且つ点／ＬＤにおける信号が論理１である場合には、
ラッチＬ１の状態は、点ＬＤにおける信号に応答してト
ランジスタＤ３をオフ状態のままとさせ、点ＤＴを論理
１のままとさせる。同様に、トランジスタＤ６がターン
オンされて、点ＤＣを論理０へプルダウンさせる。その
結果、点ＧＤＴ及びＧＤＣ（論理１及び論理０）におい
て最初に入力されるデータは、ラッチＬ２及びＬ３にお
けるそれらの元の状態へ復帰される。ラッチ制御型出力
ドライバ回路１９８がイネーブル即ち動作可能状態とさ
れると、点ＯＤにおける信号は論理０であり、且つ点／
ＯＤにおける信号は論理１である。点／ＯＤにおける論
理１は、トランジスタＤ１及びＤ６をターンオフさせ、
従って回復されたデータが変化されることはない。
り且つ点／ＬＤにおける信号が論理１である場合には、
ラッチＬ１の状態は、点ＬＤにおける信号に応答してト
ランジスタＤ３をオフ状態のままとさせ、点ＤＴを論理
１のままとさせる。同様に、トランジスタＤ６がターン
オンされて、点ＤＣを論理０へプルダウンさせる。その
結果、点ＧＤＴ及びＧＤＣ（論理１及び論理０）におい
て最初に入力されるデータは、ラッチＬ２及びＬ３にお
けるそれらの元の状態へ復帰される。ラッチ制御型出力
ドライバ回路１９８がイネーブル即ち動作可能状態とさ
れると、点ＯＤにおける信号は論理０であり、且つ点／
ＯＤにおける信号は論理１である。点／ＯＤにおける論
理１は、トランジスタＤ１及びＤ６をターンオフさせ、
従って回復されたデータが変化されることはない。
【００１９】ＥＯＤパルスが終了すると、トランジスタ
Ｄ２及びＤ５はターンオフされるが、該データは、既に
ＳＲラッチＬ１からラッチＬ２及びＬ３へ回復されてい
る。ＧＤＬC が論理０である場合には、ＥＯＤパルスが
取除かれ、従って入力点２０８におけるラッチＬ１から
のデータは点ＤＴ及びＤＣにおいて書込まれることはな
い。該パスゲートがターンオンされる場合には、ＧＤＬ
C は０に等しく設定される。このことは、点ＧＤＣ及び
ＧＤＴにおいて新たに入力されるデータの競合を回避す
る。ＥＯＤパルスが取除かれ、従ってＳＲラッチＬ１内
に格納されるデータは、出力点２０８において出力され
ることはなく、且つ到来する新たなデータが出力点２０
８において出力されることを許容する。
Ｄ２及びＤ５はターンオフされるが、該データは、既に
ＳＲラッチＬ１からラッチＬ２及びＬ３へ回復されてい
る。ＧＤＬC が論理０である場合には、ＥＯＤパルスが
取除かれ、従って入力点２０８におけるラッチＬ１から
のデータは点ＤＴ及びＤＣにおいて書込まれることはな
い。該パスゲートがターンオンされる場合には、ＧＤＬ
C は０に等しく設定される。このことは、点ＧＤＣ及び
ＧＤＴにおいて新たに入力されるデータの競合を回避す
る。ＥＯＤパルスが取除かれ、従ってＳＲラッチＬ１内
に格納されるデータは、出力点２０８において出力され
ることはなく、且つ到来する新たなデータが出力点２０
８において出力されることを許容する。
【００２０】ラッチ制御型出力ドライバ回路１９８がデ
ィスエーブル即ち動作不能状態とされると、点ＯＤにお
ける信号は論理１であり、且つ点／ＯＤにおける信号は
論理０である。その結果、パスゲートＧ１及びＧ２はタ
ーンオフされ、且つトランジスタＤ１及びＤ４はターン
オンされ、両方の点ＤＴ及びＤＣを高状態へプルし、出
力点２０８において開放状態即ち高インピーダンス状態
を発生させる。更に、トランジスタＤ２及びＤ５がター
ンオフされ、トランジスタＤ３及びＤ６によって点ＤＴ
及びＤＣにおいて変化が発生することを阻止する。出力
点２０８において高インピーダンス状態とされる結果、
出力点２０８へ接続されているラインをその他の論理装
置がドライブ即ち駆動することが可能である。
ィスエーブル即ち動作不能状態とされると、点ＯＤにお
ける信号は論理１であり、且つ点／ＯＤにおける信号は
論理０である。その結果、パスゲートＧ１及びＧ２はタ
ーンオフされ、且つトランジスタＤ１及びＤ４はターン
オンされ、両方の点ＤＴ及びＤＣを高状態へプルし、出
力点２０８において開放状態即ち高インピーダンス状態
を発生させる。更に、トランジスタＤ２及びＤ５がター
ンオフされ、トランジスタＤ３及びＤ６によって点ＤＴ
及びＤＣにおいて変化が発生することを阻止する。出力
点２０８において高インピーダンス状態とされる結果、
出力点２０８へ接続されているラインをその他の論理装
置がドライブ即ち駆動することが可能である。
【００２１】次に、図５は本発明に基づくラッチ制御型
出力ドライバに対する種々の入力及び出力条件を示した
タイミング線図である。ＧＤＴ及びＧＤＣは時間ｔ１の
期間中にプレチャージされる。従って、時間ｔ１におい
て、ＧＤＴは論理０へ降下し、一方ＧＤＣは高状態即ち
論理１状態に留まる。更に、点ＧＤＬにおけるＣＬＫ信
号はパスゲートＧ１及びＧ２をターンオン即ち開放状態
とさせ、点ＤＴ及びＤＣをセットし、そのことはラッチ
Ｌ２及びＬ３の状態を夫々論理０及び論理１へセットす
る。理解される如く、ラッチＬ１は点ＬＤ及び／ＬＤに
おいて見られるような相補的信号としてＧＤＴ及びＧＤ
Ｃからのデータを格納する。その後に、時間ｔ２におい
て、点ＧＤＴ及びＧＤＣは再度高状態へプレチャージさ
れる。点ＤＴ及びＤＣは論理０及び論理１状態に留ま
る。時間ｔ３において、ＧＤＴは論理１状態に留まり、
且つＧＤＣは論理０へ降下する。ＣＬＫ信号がパスゲー
トＧ１及びＧ２を活性化させ且つ点ＤＴ及びＤＣを論理
１及び論理０へセットし、ラッチＬ２を論理１へセット
すると共にラッチＬ３を論理０へセットする。
出力ドライバに対する種々の入力及び出力条件を示した
タイミング線図である。ＧＤＴ及びＧＤＣは時間ｔ１の
期間中にプレチャージされる。従って、時間ｔ１におい
て、ＧＤＴは論理０へ降下し、一方ＧＤＣは高状態即ち
論理１状態に留まる。更に、点ＧＤＬにおけるＣＬＫ信
号はパスゲートＧ１及びＧ２をターンオン即ち開放状態
とさせ、点ＤＴ及びＤＣをセットし、そのことはラッチ
Ｌ２及びＬ３の状態を夫々論理０及び論理１へセットす
る。理解される如く、ラッチＬ１は点ＬＤ及び／ＬＤに
おいて見られるような相補的信号としてＧＤＴ及びＧＤ
Ｃからのデータを格納する。その後に、時間ｔ２におい
て、点ＧＤＴ及びＧＤＣは再度高状態へプレチャージさ
れる。点ＤＴ及びＤＣは論理０及び論理１状態に留ま
る。時間ｔ３において、ＧＤＴは論理１状態に留まり、
且つＧＤＣは論理０へ降下する。ＣＬＫ信号がパスゲー
トＧ１及びＧ２を活性化させ且つ点ＤＴ及びＤＣを論理
１及び論理０へセットし、ラッチＬ２を論理１へセット
すると共にラッチＬ３を論理０へセットする。
【００２２】その後に、時間ｔ４において、ディスエー
ブル信号が点ＯＤにおいてラッチ制御型出力ドライバ回
路１９８へ送給され、ラッチＬ２及びＬ３をディスエー
ブルさせる。点ＤＣが論理１へプルアップされ、図５に
おいてＨｉ−Ｚのグラフから理解される如く、出力点２
０８をＨｉ−Ｚ即ち高インピーダンス状態とさせる。次
いで、時間ｔ５において、ＯＤにおけるディスエーブル
信号が終了し、且つ点ＯＥにおいてＥＯＤ信号が発生さ
れ、その結果ラッチＬ１内に格納されているデータがラ
ッチＬ２及びＬ３へ回復され、そのことは、点ＤＴ及び
ＤＣが夫々論理１及び論理０へ回復されることによって
理解することが可能である。
ブル信号が点ＯＤにおいてラッチ制御型出力ドライバ回
路１９８へ送給され、ラッチＬ２及びＬ３をディスエー
ブルさせる。点ＤＣが論理１へプルアップされ、図５に
おいてＨｉ−Ｚのグラフから理解される如く、出力点２
０８をＨｉ−Ｚ即ち高インピーダンス状態とさせる。次
いで、時間ｔ５において、ＯＤにおけるディスエーブル
信号が終了し、且つ点ＯＥにおいてＥＯＤ信号が発生さ
れ、その結果ラッチＬ１内に格納されているデータがラ
ッチＬ２及びＬ３へ回復され、そのことは、点ＤＴ及び
ＤＣが夫々論理１及び論理０へ回復されることによって
理解することが可能である。
【００２３】従って、本発明によれば、ラッチ制御型出
力ドライバ回路１９８は、効率的にイネーブル及びディ
スエーブルさせることが可能である。何故ならば、ラッ
チ回路２０４と出力ドライバ回路２０６との間における
付加的な論理ゲートを取除くことが可能だからである。
ラッチＬ１及びＬ２は、本ラッチ制御型出力ドライバを
再度イネーブルさせた場合に、本発明を使用して前のデ
ータ状態へ回復させることが可能である。更に、従来技
術におけるＮＡＮＤゲートを取除くことによって、ラッ
チ制御型ドライバ回路１９８において高速の応答を与え
ることを可能としている。本発明のラッチ制御型ドライ
バ回路をメモリ内において使用することにより、メモリ
及びラッチ制御型出力ドライバ回路を必要とするその他
の回路の応答速度を向上させることが可能である。尚、
上述した説明においては、本発明をＭＯＳ技術を使用し
た場合について説明したが、本発明はその他のタイプの
技術及びトランジスタを使用した場合に適用することが
可能であることは勿論である。
力ドライバ回路１９８は、効率的にイネーブル及びディ
スエーブルさせることが可能である。何故ならば、ラッ
チ回路２０４と出力ドライバ回路２０６との間における
付加的な論理ゲートを取除くことが可能だからである。
ラッチＬ１及びＬ２は、本ラッチ制御型出力ドライバを
再度イネーブルさせた場合に、本発明を使用して前のデ
ータ状態へ回復させることが可能である。更に、従来技
術におけるＮＡＮＤゲートを取除くことによって、ラッ
チ制御型ドライバ回路１９８において高速の応答を与え
ることを可能としている。本発明のラッチ制御型ドライ
バ回路をメモリ内において使用することにより、メモリ
及びラッチ制御型出力ドライバ回路を必要とするその他
の回路の応答速度を向上させることが可能である。尚、
上述した説明においては、本発明をＭＯＳ技術を使用し
た場合について説明したが、本発明はその他のタイプの
技術及びトランジスタを使用した場合に適用することが
可能であることは勿論である。
【００２４】上述した実施例においては出力ドライバに
２つのラッチを接続した場合について説明したが、本発
明の好適実施例に基づいて、付加的なラッチを出力ドラ
イバへ接続させマルチプレクス回路を使用して選択する
ことが可能である。その他のラッチ及びインバータに対
する変形例も当業者にとって自明なものである。例え
ば、ラッチＬ２におけるインバータＩ３及びラッチＬ３
におけるインバータＩ５は、ＮＡＮＤゲートで置換させ
ることが可能であり、ＮＡＮＤゲートに対する点ＤＣか
らの他方の入力をインバータＩ３と置換させ且つＮＡＮ
Ｄゲートに対する点ＤＴからの他方の入力をインバータ
Ｉ５と置換させることが可能である。
２つのラッチを接続した場合について説明したが、本発
明の好適実施例に基づいて、付加的なラッチを出力ドラ
イバへ接続させマルチプレクス回路を使用して選択する
ことが可能である。その他のラッチ及びインバータに対
する変形例も当業者にとって自明なものである。例え
ば、ラッチＬ２におけるインバータＩ３及びラッチＬ３
におけるインバータＩ５は、ＮＡＮＤゲートで置換させ
ることが可能であり、ＮＡＮＤゲートに対する点ＤＣか
らの他方の入力をインバータＩ３と置換させ且つＮＡＮ
Ｄゲートに対する点ＤＴからの他方の入力をインバータ
Ｉ５と置換させることが可能である。
【００２５】上述した図示例では、ラッチ内への情報の
ゲート動作即ち送給するためにパスゲートを使用する場
合を示している。本発明によれば、ラッチに到達するデ
ータを制御するためのゲート動作を与えるか又はインタ
ーフェース回路を設けるために当業者にとって公知のそ
の他のタイプのゲート又は装置を使用することも可能で
ある。
ゲート動作即ち送給するためにパスゲートを使用する場
合を示している。本発明によれば、ラッチに到達するデ
ータを制御するためのゲート動作を与えるか又はインタ
ーフェース回路を設けるために当業者にとって公知のそ
の他のタイプのゲート又は装置を使用することも可能で
ある。
【００２６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来公知のラッチ制御型出力ドライバを示し
た概略図。
た概略図。
【図２】 本発明の好適実施例を実現することの可能な
メモリアレイのブロック図。
メモリアレイのブロック図。
【図３】 本発明に基づいて構成されたイネーブル／デ
ィスエーブル機能を有するラッチ制御型出力ドライバを
示した概略図。
ィスエーブル機能を有するラッチ制御型出力ドライバを
示した概略図。
【図４】 ディスエーブルパルス終了を与える回路の概
略図。
略図。
【図５】 種々の入力条件及び出力条件を示したタイミ
ング線図。
ング線図。
１９８ ラッチ制御型出力ドライバ ２００ 入力回路 ２０２ イネーブル／ディスエーブル回路 ２０４ ラッチ回路 ２０６ 出力ドライバ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 19/0175 Ｇ１１Ｃ 11/34 ３５４ Ａ 9473−5Ｊ Ｈ０３Ｋ 17/687 Ｆ 8839−5Ｊ 19/00 １０１ Ｊ
Claims (26)
- 【請求項１】 ラッチ制御型出力ドライバにおいて、 直列に接続したプルアップトランジスタとプルダウント
ランジスタとを具備する出力ドライバ回路が設けられて
おり、前記プルアップトランジスタは第一電源電圧へ接
続したソース／ドレインを有すると共に前記プルダウン
トランジスタのソース／ドレインへ接続したソース／ド
レインを有しており、且つプルダウントランジスタは第
二電源電圧へ接続したソース／ドレインを有しており、 前記プルアップトランジスタとプルダウントランジスタ
との間にドライバ出力が設けられており、 入力と出力とを具備する第一ラッチ回路が設けられてお
り、前記第一ラッチ回路の出力は前記プルアップトラン
ジスタのゲートへ接続しており、 入力と出力とを具備する第二ラッチ回路が設けられてお
り、前記第二ラッチ回路の出力は前記プルダウントラン
ジスタのゲートへ接続しており、 前記第一ラッチ及び第二ラッチへ接続して制御回路が設
けられており、前記制御回路は制御信号に応答して前記
第一及び第二ラッチを予め選択した第一及び第二状態へ
選択的に設定することが可能であり、前記プルアップト
ランジスタ及びプルダウントランジスタは前記予め選択
した第一及び第二状態にある前記第一及び第二ラッチに
よってターンオフされ、且つ前記ドライバは強制的に開
放状態とされ、本ラッチ制御型出力ドライバをディスエ
ーブル状態とさせる、 ことを特徴とするラッチ制御型出力ドライバ。 - 【請求項２】 請求項１において、前記第一及び第二ラ
ッチ回路に接続してデータ回路が設けられており、前記
データ回路はデータを格納し且つ本ラッチ制御型出力ド
ライバがディスエーブルされた後にイネーブルされる
と、前記データを前記第一及び第二ラッチへ送給するこ
とを特徴とするラッチ制御型出力ドライバ。 - 【請求項３】 請求項１において、前記制御回路が、前
記第一ラッチへ接続した第一ディスエーブル回路を有す
ると共に前記第二ラッチへ接続した第二ディスエーブル
回路を有しており、前記第一ラッチは前記第一ディスエ
ーブル回路によって予め選択した第一状態へ設定させる
ことが可能であり、且つ前記第二ラッチは前記第二ディ
スエーブル回路によって予め選択した第二状態へ設定さ
せることが可能であることを特徴とするラッチ制御型出
力ドライバ。 - 【請求項４】 請求項３において、各ディスエーブル回
路が直列接続した３個のトランジスタを有しており、す
なわち前記第一電源電圧へ接続した第一ソース／ドレイ
ンとラッチの入力へ接続した第二ソース／ドレインとを
具備する第一トランジスタであって、信号によってター
ンオン及びターンオフされ、且つ前記第一トランジスタ
がターンオンされる場合に本制御型出力ドライバがディ
スエーブルされ且つ前記第一トランジスタがターンオフ
される場合に本ラッチ制御型出力ドライバがイネーブル
される第一トランジスタと、ラッチの入力へ接続した第
一ソース／ドレインを有しており第二信号によってター
ンオン及びターンオフされる第二トランジスタと、前記
第二トランジスタの第二ソース／ドレインへ接続した第
一ソース／ドレインを具備すると共に前記第二電源電圧
へ接続した第二ソース／ドレインを具備しておりデータ
信号によって制御される第三トランジスタとを有するこ
とを特徴とするラッチ制御型出力ドライバ。 - 【請求項５】 請求項４において、データ回路が前記第
一及び第二ラッチにおける第三トランジスタのゲートへ
接続しており、前記データ回路はデータを格納し且つ本
ラッチ制御型出力ドライバがディスエーブルされた後に
イネーブルされ且つ前記ディスエーブル回路の各々にお
ける第二トランジスタがターンオンされる場合に、前記
第一及び第二ラッチへ前記データを送給することを特徴
とするラッチ制御型出力ドライバ。 - 【請求項６】 請求項５において、前記データ回路は前
記ディスエーブル回路における前記第三トランジスタを
選択的にターンオンさせて前記第一及び第二ラッチの状
態を回復させることを特徴とするラッチ制御型出力ドラ
イバ。 - 【請求項７】 請求項６において、前記第二信号は選択
した時間期間の間前記ディスエーブル回路における第二
トランジスタをターンオンさせるパルスであり、前記第
一及び第二ラッチの状態が前記選択した時間期間の間に
回復されることを特徴とするラッチ制御型出力ドライ
バ。 - 【請求項８】 請求項７において、前記選択した時間期
間は、本ラッチ制御型出力ドライバがディスエーブルさ
れた後にイネーブルされた後に開始することを特徴とす
るラッチ制御型出力ドライバ。 - 【請求項９】 請求項８において、前記第一ラッチの入
力へ接続した出力を具備する第一ゲート及び前記第二ラ
ッチの入力へ接続する出力を具備する第二ゲートが設け
られており、前記第一及び第二ゲートは前記第一及び第
二ラッチへデータを送給し、前記パルスは、前記第一及
び第二ゲートがターンオフされた場合にのみ発生される
ことを特徴とするラッチ制御型出力ドライバ。 - 【請求項１０】 請求項６において、出力と第一入力と
第二入力とを具備するＮＯＲゲートが設けられており、
前記出力は前記第一及び第二ラッチにおける第二トラン
ジスタのゲートへ接続しており、入力と出力とを具備す
るインバータが設けられており、出力と第一入力と第二
入力とを具備するＮＡＮＤゲートが設けられており、そ
の出力は前記ＮＯＲゲートの第一入力へ接続されており
且つその第一入力はインバータの出力へ接続しており、
前記ＮＯＲゲートの第二入力及び前記インバータの入力
へ接続して接続点が設けられており、前記ＮＯＲゲート
の出力は前記ＮＡＮＤゲートの第二入力へ印加される論
理１及び前記接続点へ印加される論理０に応答してパル
スを発生することを特徴とするラッチ制御型出力ドライ
バ。 - 【請求項１１】 請求項４において、前記第一トランジ
スタはＰチャンネル電界効果トランジスタであり、前記
第二及び第三トランジスタはＮチャンネル電界効果トラ
ンジスタであることを特徴とするラッチ制御型出力ドラ
イバ。 - 【請求項１２】 請求項１において、前記プルアップト
ランジスタ及びプルダウントランジスタはＮチャンネル
電界効果トランジスタであることを特徴とするラッチ制
御型出力ドライバ。 - 【請求項１３】 請求項１において、前記プルアップト
ランジスタはＰチャンネル電界効果トランジスタであ
り、且つ前記プルダウントランジスタはＮチャンネル電
界効果トランジスタであることを特徴とするラッチ制御
型出力ドライバ。 - 【請求項１４】 請求項１において、前記第一電源電圧
は高電源電圧であり、且つ前記第二電源電圧は低電源電
圧であることを特徴とするラッチ制御型出力ドライバ。 - 【請求項１５】 ラッチ制御型出力ドライバにおいて、 直列に接続したプルアップトランジスタとプルダウント
ランジスタとを具備する出力ドライバ回路が設けられて
おり、前記プルアップトランジスタは第一電源電圧へ接
続したドレインを有すると共に前記プルダウントランジ
スタのドレインへ接続したソースを有しており、且つ前
記プルダウントランジスタは第二電源電圧へ接続したソ
ースを有しており、 前記プルアップトランジスタとプルダウントランジスタ
との間にドライバ出力が設けられており、 入力と出力とを具備する第一ラッチ回路が設けられてお
り、前記第一ラッチ回路の出力は前記プルアップトラン
ジスタのゲートへ接続しており、 入力と出力とを具備する第二ラッチ回路が設けられてお
り、前記第二ラッチ回路の出力は前記プルダウントラン
ジスタのゲートへ接続しており、 前記第一ラッチ回路の入力へ接続した出力を具備する第
一ゲートが設けられており、前記第二ラッチ回路の入力
へ接続した出力を具備する第二ゲートが設けられてお
り、 第一及び第二ディスエーブル回路が設けられており、前
記第一ディスエーブル回路は前記第一ラッチの入力へ接
続しており、且つ前記第二ディスエーブル回路は前記第
二ラッチの入力へ接続しており、前記第一及び第二ラッ
チは前記プルアップトランジスタ及びプルダウントラン
ジスタがターンオフされて本ラッチ制御型出力ドライバ
がディスエーブルされるように予め選択した状態へ設定
させることが可能であり、 前記第一及び第二ラッチへ接続してデータ回路が設けら
れており、前記データ回路はデータを格納し且つ本ラッ
チ制御型出力ドライバがディスエーブルされた後にイネ
ーブルされると前記データを前記第一及び第二ラッチへ
送給する、 ことを特徴とするラッチ制御型出力ドライバ。 - 【請求項１６】 請求項１５において、前記データ回路
が、前記第一ラッチの入力へ接続した第一ソース／ドレ
インを具備すると共にイネーブル信号によって制御され
るゲートを具備しており前記イネーブル信号によってタ
ーンオンされる第一イネーブルトランジスタと、前記第
二ラッチの入力へ接続している第一ソース／ドレインを
具備すると共にイネーブル信号によって制御されるゲー
トを具備しており前記イネーブル信号によってターンオ
ンされる第二イネーブルトランジスタと、前記第一イネ
ーブルトランジスタの第二ソース／ドレインへ接続して
いる第一ソース／ドレインを具備すると共に前記第二電
源電圧へ接続した第二ソース／ドレインを具備する第一
データトランジスタと、前記第二イネーブルトランジス
タの第二ソース／ドレインへ接続した第一ソース／ドレ
インを具備すると共に前記第二電源電圧へ接続した第二
ソース／ドレインを具備する第二データトランジスタ
と、を有することを特徴とするラッチ制御型出力ドライ
バ。 - 【請求項１７】 請求項１５において、前記第一及び第
二ゲートは、本ラッチ制御型出力ドライバがディスエー
ブルされる場合にディスエーブルされることを特徴とす
るラッチ制御型出力ドライバ。 - 【請求項１８】 請求項１５において、前記プルアップ
トランジスタ及びプルダウントランジスタがＮチャンネ
ル電界効果トランジスタであることを特徴とするラッチ
制御型出力ドライバ。 - 【請求項１９】 請求項１５において、前記プルアップ
トランジスタがＰチャンネル電界効果トランジスタであ
り、且つ前記プルダウントランジスタがＮチャンネル電
界効果トランジスタであることを特徴とするラッチ制御
型出力ドライバ。 - 【請求項２０】 請求項１５において、前記第一電源電
圧が高電源電圧であり且つ前記第二電源電圧が低電源電
圧であることを特徴とするラッチ制御型出力ドライバ。 - 【請求項２１】 請求項１５において、前記第一及び第
二ゲートがパスゲートであることを特徴とラッチ制御型
出力ドライバ。 - 【請求項２２】 ラッチ制御型出力ドライバにおいて、 プルアップトランジスタとプルダウントランジスタとを
具備する出力ドライバ回路が設けられており、前記プル
アップトランジスタは高電源電圧へ接続したドレインを
有すると共に前記プルダウントランジスタのドレインへ
接続したソースを有しており、且つ前記プルダウントラ
ンジスタは低電源電圧へ接続したソースを有しており、 前記プルアップトランジスタとプルダウントランジスタ
との間にドライバ出力が設けられており、 入力と出力とを具備する第一ラッチ回路が設けられてお
り、前記第一ラッチ回路の出力は前記プルアップトラン
ジスタのゲートへ接続しており、 入力と出力とを具備する第二ラッチ回路が設けられてお
り、前記第二ラッチ回路の出力は前記プルダウントラン
ジスタのゲートへ接続しており、 前記第一ラッチ回路の入力へ接続した出力を具備する第
一ゲートが設けられており、前記第二ラッチ回路の入力
へ接続した出力を具備する第二ゲートが設けられてお
り、 前記第一ラッチの入力へ接続した第一ソース／ドレイン
と、前記高電源電圧へ接続した第二ソース／ドレイン
と、ディスエーブル信号によって制御されるゲートとを
具備する第一ディスエーブルトランジスタが設けられて
おり、前記第一ディスエーブルトランジスタは前記ディ
スエーブル信号によってターンオンされ、 前記第二ラッチの入力へ接続した第一ソース／ドレイン
と、前記高電源電圧へ接続した第二ソース／ドレイン
と、ディスエーブル信号によって制御されるゲートとを
具備する第二ディスエーブルトランジスタが設けられて
おり、前記第一トランジスタは前記ディスエーブル信号
によってターンオンされ、 前記第一ラッチの入力へ接続した第一ソース／ドレイン
とイネーブル信号によって制御されるゲートとを具備す
る第一イネーブルトランジスタが設けられており、前記
トランジスタは前記イネーブル信号によってターンオン
され、 前記第二ラッチの入力へ接続した第一ソース／ドレイン
とイネーブル信号によって制御されるゲートとを具備す
る第二イネーブルトランジスタが設けられており、前記
トランジスタは前記イネーブル信号によってターンオン
され、 前記第一イネーブルトランジスタの第二ソース／ドレイ
ンへ接続した第一ソース／ドレインを具備すると共に前
記低電源電圧へ接続した第二ソース／ドレインを具備す
る第一データトランジスタが設けられており、 前記第二イネーブルトランジスタの第二ソース／ドレイ
ンへ接続した第一ソース／ドレインを具備すると共に前
記低電源電圧へ接続した第二ソース／ドレインを具備す
る第二データトランジスタが設けられており、 本ラッチ制御型出力ドライバは、前記第一及び第二ディ
スエーブルトランジスタがターンオンされ且つ前記第一
及び第二イネーブルトランジスタがターンオフされる場
合にディスエーブルされ、その場合に前記プルアップト
ランジスタ及びプルダウントランジスタはターンオフさ
れて本ドライバ出力を開放状態とさせて本ラッチ制御型
出力ドライバをディスエーブルさせ、 本ラッチ制御型出力ドライバは、前記第一及び第二ディ
スエーブルトランジスタがターンオフされ且つ前記第一
及び第二イネーブルトランジスタがターンオンされる場
合にイネーブルされ、その際に前記第一及び第二データ
トランジスタは前記第一及び第二ラッチヘデータを供給
し本ラッチ制御型出力ドライバをイネーブルさせる、 ことを特徴とするラッチ制御型出力ドライバ。 - 【請求項２３】 請求項２２において、前記第一データ
及び第二データトランジスタのゲートへ接続してデータ
回路が設けられており、前記データ回路は、本ラッチ制
御型出力ドライバがイネーブルされる場合に存在する前
記第一及び第二ラッチの状態を格納し、且つ本ラッチ制
御型出力ドライバがディスエーブルされた後にイネーブ
ルされ、且つ前記第一及び第二ラッチにおける前記第二
トランジスタがターンオンされる場合に前記第一及び第
二ラッチの状態を回復させることを特徴とするラッチ制
御型出力ドライバ。 - 【請求項２４】 請求項２３において、前記データ回路
が第一ＮＡＮＤゲートと第二ＮＡＮＤゲートとを有して
おり、前記第一ＮＡＮＤゲートは真データラインへ接続
した第一入力と前記第二ＮＡＮＤゲートの出力へ接続し
た第二入力とを有しており、前記ＮＡＮＤゲートは相補
的データラインへ接続した第一入力と前記第一ＮＡＮＤ
ゲートの出力へ接続した第二入力とを有しており、前記
第一ＮＡＮＤゲートの出力は前記第一データトランジス
タのゲートへ接続しており、かつ前記ＮＡＮＤゲートの
出力は前記第二データトランジスタのゲートへ接続して
いることを特徴とするラッチ制御型出力ドライバ。 - 【請求項２５】 請求項２２において、前記プルアップ
トランジスタ及びプルダウントランジスタがＮチャンネ
ル電界効果トランジスタであることを特徴とするラッチ
制御型出力ドライバ。 - 【請求項２６】 請求項２２において、前記プルアップ
トランジスタがＰチャンネル電界効果トランジスタであ
り、且つ前記プルダウントランジスタがＮチャンネル電
界効果トランジスタであることを特徴とするラッチ制御
型出力ドライバ。
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