JPH07169777A - 半導体デバイス作製用材料とその形成法 - Google Patents
半導体デバイス作製用材料とその形成法Info
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Abstract
(57)【要約】
【目的】 半導体デバイス作製用材料とその形成法を提
供する。 【構成】 全エピタキシャルプロセスは、高抵抗率シリ
コン基板から出発する。シリコン及びシリコン−ゲルマ
ニウムの交互の層を、格子不整転位を有する領域を生じ
る条件下で、基板上にエピタキシャル成長させる。次
に、低抵抗シリコン層を、領域上に成長させる。材料は
高抵抗率層がデバイスのベースを形成するために使用で
きるよう、反転させる。高抵抗率層の厚さは、作製すべ
き半導体デバイスのベース幅に等しく、調整される。
供する。 【構成】 全エピタキシャルプロセスは、高抵抗率シリ
コン基板から出発する。シリコン及びシリコン−ゲルマ
ニウムの交互の層を、格子不整転位を有する領域を生じ
る条件下で、基板上にエピタキシャル成長させる。次
に、低抵抗シリコン層を、領域上に成長させる。材料は
高抵抗率層がデバイスのベースを形成するために使用で
きるよう、反転させる。高抵抗率層の厚さは、作製すべ
き半導体デバイスのベース幅に等しく、調整される。
Description
【０００１】
【産業上の利用分野】本発明は高電圧高速スイッチ整流
器のようなバイポーラ半導体デバイスの作製に用いる材
料及びそれらを作製するための全エピタキシャル法に係
る。
器のようなバイポーラ半導体デバイスの作製に用いる材
料及びそれらを作製するための全エピタキシャル法に係
る。
【０００２】
【従来の技術】エピタキシャル技術及び拡散による半導
体デバイスの作製に用いる材料の作製については、よく
知られている。全エピタキシャル法を用いるプロセスに
ついては、多層エピタキシャル構造とその作製方法と題
するジョセフ・チャン（JosephChan)らによる１９９３
年２月９日に出願された審査中の特許第０８／０１５，
３８４に、明らかにされている。その特許は本件と同じ
権利者に属する。更に、パワー用半導体デバイスのスイ
ッチング速度を制御する格子不整転位の領域を生じる条
件下で、シリコン／シリコン−ゲルマニウム界面を有す
る空乏層を形成するために、エピタキシャル技術を用い
ることが知られている。この点に関しては、米国特許第
５，０９７，３０８号及び米国特許第５，１０２，８１
０号を参照されたい。これら両者はアリ・サリー（Ali
Salih)によるもので、バイポーラパワーデバイスのスイ
ッチング速度の制御方法という題である。両方の特許
は、本件と権利者を同じくする。
体デバイスの作製に用いる材料の作製については、よく
知られている。全エピタキシャル法を用いるプロセスに
ついては、多層エピタキシャル構造とその作製方法と題
するジョセフ・チャン（JosephChan)らによる１９９３
年２月９日に出願された審査中の特許第０８／０１５，
３８４に、明らかにされている。その特許は本件と同じ
権利者に属する。更に、パワー用半導体デバイスのスイ
ッチング速度を制御する格子不整転位の領域を生じる条
件下で、シリコン／シリコン−ゲルマニウム界面を有す
る空乏層を形成するために、エピタキシャル技術を用い
ることが知られている。この点に関しては、米国特許第
５，０９７，３０８号及び米国特許第５，１０２，８１
０号を参照されたい。これら両者はアリ・サリー（Ali
Salih)によるもので、バイポーラパワーデバイスのスイ
ッチング速度の制御方法という題である。両方の特許
は、本件と権利者を同じくする。
【０００３】
【発明が解決しようとする課題】本発明の全体的な目的
は、上述の特許中で明らかにされているものと同様の格
子不整転位領域を形成するために、上述の特許出願第０
８／０１５，３８４号に述べられているのと同様、全エ
ピタキシャル技術を用いて、半導体材料を作製する改善
されたプロセスを、提供することである。材料は高生産
性及び高信頼性で、１０００ボルトに渡る高電圧、高速
スイッチング整流器を作製するのに特に適し、経済的で
ある。
は、上述の特許中で明らかにされているものと同様の格
子不整転位領域を形成するために、上述の特許出願第０
８／０１５，３８４号に述べられているのと同様、全エ
ピタキシャル技術を用いて、半導体材料を作製する改善
されたプロセスを、提供することである。材料は高生産
性及び高信頼性で、１０００ボルトに渡る高電圧、高速
スイッチング整流器を作製するのに特に適し、経済的で
ある。
【０００４】この目的はいくつかの技術を組合せること
によって達成される。その場合特徴のある方法は、エピ
タキシャル材料が形成後、基板として出発したものが、
デバイスのベースが形成される構造になるように、反転
されることである。
によって達成される。その場合特徴のある方法は、エピ
タキシャル材料が形成後、基板として出発したものが、
デバイスのベースが形成される構造になるように、反転
されることである。
【０００５】プロセスは高抵抗率基板から出発する。基
板は中性子変換ドープシリコン又はフロートゾーンシリ
コンが望ましい。高抵抗層の表面は、スライシング、ダ
イヤモンド研磨及び必要ならエッチングにより、準備さ
れる。本質的にゲルマニウムを含まないシリコンと、シ
リコンを含むゲルマニウムの交互の層を、不整転位の領
域を生成させるのに適した条件下で、エピタキシャル成
長させる。不整転位は形成されるデバイスのスイッチン
グ速度を制御する働きをする。不整転位領域上に、低抵
抗層を成長させる。次に材料は、低抵抗層が基板に代
り、高抵抗層が半導体のベースを形成するために用いら
れるエピ層の代りとなるように、反転される。
板は中性子変換ドープシリコン又はフロートゾーンシリ
コンが望ましい。高抵抗層の表面は、スライシング、ダ
イヤモンド研磨及び必要ならエッチングにより、準備さ
れる。本質的にゲルマニウムを含まないシリコンと、シ
リコンを含むゲルマニウムの交互の層を、不整転位の領
域を生成させるのに適した条件下で、エピタキシャル成
長させる。不整転位は形成されるデバイスのスイッチン
グ速度を制御する働きをする。不整転位領域上に、低抵
抗層を成長させる。次に材料は、低抵抗層が基板に代
り、高抵抗層が半導体のベースを形成するために用いら
れるエピ層の代りとなるように、反転される。
【０００６】従って、本発明の基本的な目的は、高電圧
高速スイッチングバイポーラ・パワー半導体デバイスの
作製に有用な材料を作製するエピタキシャルプロセスを
提供することである。
高速スイッチングバイポーラ・パワー半導体デバイスの
作製に有用な材料を作製するエピタキシャルプロセスを
提供することである。
【０００７】高抵抗層と低抵抗層の位置が交換されるよ
う、材料が反転されるエピタキシャルプロセスを提供す
ることが、本発明のもう１つの目的である。
う、材料が反転されるエピタキシャルプロセスを提供す
ることが、本発明のもう１つの目的である。
【０００８】非常に高抵抗で、非常に厚いエピ層を成長
させるという困難さがなく、スイッチング速度を制御す
るために、欠陥工学が用いられる、１０００ボルトに渡
る高電圧整流器を作製するのに有用な材料を作成する方
法を提供することが、本発明のもう１つの目的である。
させるという困難さがなく、スイッチング速度を制御す
るために、欠陥工学が用いられる、１０００ボルトに渡
る高電圧整流器を作製するのに有用な材料を作成する方
法を提供することが、本発明のもう１つの目的である。
【０００９】
【課題を解決するための手段】本発明の一視点に従う
と、高抵抗の厚いベースを有する型の半導体デバイスを
作製するのに有用な材料の作製方法が、明らかになる。
多層シリコン領域は不整転位領域を生じる条件下で、準
備された表面に隣接して、気相堆積により成長させる。
相対的に低抵抗のシリコン層を、多層領域に隣接させ
て、成長させる。高抵抗層の厚さは、形成すべきデバイ
スのベースの幅に適した厚さに減す。その後、高抵抗率
シリコン層をベースに用いて、材料中にデバイスが形成
できる。
と、高抵抗の厚いベースを有する型の半導体デバイスを
作製するのに有用な材料の作製方法が、明らかになる。
多層シリコン領域は不整転位領域を生じる条件下で、準
備された表面に隣接して、気相堆積により成長させる。
相対的に低抵抗のシリコン層を、多層領域に隣接させ
て、成長させる。高抵抗層の厚さは、形成すべきデバイ
スのベースの幅に適した厚さに減す。その後、高抵抗率
シリコン層をベースに用いて、材料中にデバイスが形成
できる。
【００１０】表面の準備工程は、高抵抗率シリコンをス
ライシングし、ダイヤモンドで表面を研磨する工程を含
むのが好ましい。研磨された表面は次に、エピタキシャ
ル反応容器中で気相エッチングするか、機械化学的に研
磨する。
ライシングし、ダイヤモンドで表面を研磨する工程を含
むのが好ましい。研磨された表面は次に、エピタキシャ
ル反応容器中で気相エッチングするか、機械化学的に研
磨する。
【００１１】多層領域の形成工程は、第１の本質的にゲ
ルマニウムを含まないシリコン層を形成し、数パーセン
トゲルマニウムを含む第１のシリコン層を形成し、２つ
のシリコン／シリコン−ゲルマニウム境界面を生成させ
る工程を含む。
ルマニウムを含まないシリコン層を形成し、数パーセン
トゲルマニウムを含む第１のシリコン層を形成し、２つ
のシリコン／シリコン−ゲルマニウム境界面を生成させ
る工程を含む。
【００１２】多層領域の形成工程は更に、第２の本質的
にゲルマニウムを含まない層を形成し、かつ数パーセン
トのゲルマニウムを含む第２のシリコン層を形成し、更
に２つのシリコン／シリコン−ゲルマニウム境界面を生
成させる工程を含む。
にゲルマニウムを含まない層を形成し、かつ数パーセン
トのゲルマニウムを含む第２のシリコン層を形成し、更
に２つのシリコン／シリコン−ゲルマニウム境界面を生
成させる工程を含む。
【００１３】第３の本質的にゲルマニウムを含まない層
を、２つの工程で形成する。この第３の層の表面は、多
層領域の表面を形成するため、部分的に除去される。
を、２つの工程で形成する。この第３の層の表面は、多
層領域の表面を形成するため、部分的に除去される。
【００１４】本方法は更に、多層領域に隣接したシリコ
ンバッファ層を形成する工程を含む。低抵抗率の層は、
バッファ層に隣接して形成される。
ンバッファ層を形成する工程を含む。低抵抗率の層は、
バッファ層に隣接して形成される。
【００１５】高抵抗率層の厚さを減す工程は、低抵抗率
層の表面を研磨する工程を含む。
層の表面を研磨する工程を含む。
【００１６】本方法は更に、高抵抗率層の研磨面をエッ
チングする工程を含む。高抵抗率シリコン層は、たとえ
ば１００Ω・cmのＮ形フロートゾーン又は中性子変換ド
ープシリコンから成る。
チングする工程を含む。高抵抗率シリコン層は、たとえ
ば１００Ω・cmのＮ形フロートゾーン又は中性子変換ド
ープシリコンから成る。
【００１７】数パーセントのゲルマニウムを含むシリコ
ン層は、約２ミクロンの厚さに成長させる。ゲルマニウ
ムを含まない各層は、やはり約２ミクロンの厚さに成長
させる。やはりGeを含まない第３の層の形成工程は、約
２ミクロンの厚さの第１の部分の成長と、次に部分的に
エッチング除去され、第３の層の表面を形成する第２の
部分を成長させる工程を含む。
ン層は、約２ミクロンの厚さに成長させる。ゲルマニウ
ムを含まない各層は、やはり約２ミクロンの厚さに成長
させる。やはりGeを含まない第３の層の形成工程は、約
２ミクロンの厚さの第１の部分の成長と、次に部分的に
エッチング除去され、第３の層の表面を形成する第２の
部分を成長させる工程を含む。
【００１８】低抵抗率シリコン層は、．００５Ω・cm以
下の抵抗率を有する。低抵抗率シリコン層は、１００ミ
クロンの厚さに成長させる。
下の抵抗率を有する。低抵抗率シリコン層は、１００ミ
クロンの厚さに成長させる。
【００１９】これらの目的及び以下で述べる目的のため
に、本発明は半導体の作製に用いる材料とその作製方法
に係る。以下で詳細に述べ、特許請求の範囲で列挙する
ように、添付した図面とともに述べる。
に、本発明は半導体の作製に用いる材料とその作製方法
に係る。以下で詳細に述べ、特許請求の範囲で列挙する
ように、添付した図面とともに述べる。
【００２０】
【実施例】図面から明らかなように、出発材料は１−１
−１又は１−０−０面の比較的高抵抗率（１００Ω・c
m）を有するフロートゾーン又は中性子交換ドープシリ
コンの層１０である。この例において、それはＮ形で、
厚さは約１０ミルである。
−１又は１−０−０面の比較的高抵抗率（１００Ω・c
m）を有するフロートゾーン又は中性子交換ドープシリ
コンの層１０である。この例において、それはＮ形で、
厚さは約１０ミルである。
【００２１】層１０の表面はスライシング及び機械化学
研磨又は本件と権利者を同じくするジー・ザカルク（G.
Zahaluk）による１９９３年４月８日に申請された審査
中の特許出願第０８／０２１，１３０号に述べられてい
る、等価な二工程ダイヤモンド研磨プロセスにより、準
備する。
研磨又は本件と権利者を同じくするジー・ザカルク（G.
Zahaluk）による１９９３年４月８日に申請された審査
中の特許出願第０８／０２１，１３０号に述べられてい
る、等価な二工程ダイヤモンド研磨プロセスにより、準
備する。
【００２２】表面１２上が鏡面仕上げされた後、二工程
高温ＨＣｌガスエッチが用いられる。その後、２つのシ
リコン／シリコン−ゲルマニウム境界を含む多層領域
を、不整転位の形成の原因となる条件下で、成長させ
る。この領域が気相堆積技術により形成された６つの分
離されたＮ形層を含むことが望ましい。
高温ＨＣｌガスエッチが用いられる。その後、２つのシ
リコン／シリコン−ゲルマニウム境界を含む多層領域
を、不整転位の形成の原因となる条件下で、成長させ
る。この領域が気相堆積技術により形成された６つの分
離されたＮ形層を含むことが望ましい。
【００２３】第１の本質的にゲルマニウムを含まないシ
リコン層１４は、１０Ω・cmの抵抗率と約５ミクロンの
厚さをもつ。シリコン層１４に隣接して、数パーセント
のゲルマニウムを含む第１のシリコン層１６を成長させ
る。層１６は１０Ω・cmの抵抗率を有し、約３％のゲル
マニウムを含み、約２ミクロンの厚さをもつ。
リコン層１４は、１０Ω・cmの抵抗率と約５ミクロンの
厚さをもつ。シリコン層１４に隣接して、数パーセント
のゲルマニウムを含む第１のシリコン層１６を成長させ
る。層１６は１０Ω・cmの抵抗率を有し、約３％のゲル
マニウムを含み、約２ミクロンの厚さをもつ。
【００２４】層１６に隣接して、１０Ω・cmの抵抗率と
約２ミクロンの厚さを有する第２の本質的にゲルマニウ
ムを含まない層１８がある。層１８の次に、第２のゲル
マニウムを含む層２０を成長させる。層２０は１０Ω・
cmの抵抗率を有し、約３％のゲルマニウムを含み、約２
ミクロンの厚さを有する。
約２ミクロンの厚さを有する第２の本質的にゲルマニウ
ムを含まない層１８がある。層１８の次に、第２のゲル
マニウムを含む層２０を成長させる。層２０は１０Ω・
cmの抵抗率を有し、約３％のゲルマニウムを含み、約２
ミクロンの厚さを有する。
【００２５】層２０に隣接して、１０Ω・cmの抵抗率と
約２ミクロンの厚さを有する第１のシリコン部分層２２
と、やはり１０Ω・cmの抵抗率と２ミクロンの厚さを有
する第２のシリコン部分層２４を含む第３のゲルマニウ
ムを含まないシリコン層が形成される。
約２ミクロンの厚さを有する第１のシリコン部分層２２
と、やはり１０Ω・cmの抵抗率と２ミクロンの厚さを有
する第２のシリコン部分層２４を含む第３のゲルマニウ
ムを含まないシリコン層が形成される。
【００２６】部分層２４の表面は、部分層の一部を除去
するため、ＨＣｌガスエッチをする。この工程はまた、
容器からのゲルマニウムの堆積を除き、その後の好まし
くない源として働くのを防止する。
するため、ＨＣｌガスエッチをする。この工程はまた、
容器からのゲルマニウムの堆積を除き、その後の好まし
くない源として働くのを防止する。
【００２７】部分層２４のエッチされた表面に隣接し
て、抵抗率１０Ω・cmのＮ形シリコンバッファ層２６を
成長させる。層２６は５ないし１５ミクロンの範囲の厚
さである。その後、比較的低抵抗（．００５Ω・cm以
下）のＮ+ 層２８を、１００ミクロンの厚さに成長させ
る。
て、抵抗率１０Ω・cmのＮ形シリコンバッファ層２６を
成長させる。層２６は５ないし１５ミクロンの範囲の厚
さである。その後、比較的低抵抗（．００５Ω・cm以
下）のＮ+ 層２８を、１００ミクロンの厚さに成長させ
る。
【００２８】得られた材料は一般に、Ｎ+ ／SiGe／Ｎ-
構造を有する。次に、材料は図２に示されるように、高
抵抗率Ｎ- 層１０が最上部にあり、低抵抗Ｎ+ 層２８が
下に配置されるように、反転される。層１０の表面３０
は所望の電圧を保持するのに必要なあらかじめ決められ
た厚さを有するように、その一部を除去するため、研磨
される。すなわち、層１０は拡散を追加した後、デバイ
スの高抵抗層として働くのに十分なだけ残るような厚さ
にする。層の表面３０はＨＣｌガスエッチするか、別の
損傷除去エッチをし、研磨プロセスからの損傷を最小に
する。
構造を有する。次に、材料は図２に示されるように、高
抵抗率Ｎ- 層１０が最上部にあり、低抵抗Ｎ+ 層２８が
下に配置されるように、反転される。層１０の表面３０
は所望の電圧を保持するのに必要なあらかじめ決められ
た厚さを有するように、その一部を除去するため、研磨
される。すなわち、層１０は拡散を追加した後、デバイ
スの高抵抗層として働くのに十分なだけ残るような厚さ
にする。層の表面３０はＨＣｌガスエッチするか、別の
損傷除去エッチをし、研磨プロセスからの損傷を最小に
する。
【００２９】材料を反応容器からとり出す。それはデバ
イス加工の準備ができている。それはＮ- ／SiGe／Ｎ+
構造を有する。
イス加工の準備ができている。それはＮ- ／SiGe／Ｎ+
構造を有する。
【００３０】本発明は１０００ボルトに渡る高電圧スイ
ッチング整流器のようなバイポーラパワー半導体デバイ
スの作製に用いるのに特に適した材料と、その特徴ある
作製法に係ることが、認識されよう。材料は高抵抗率の
Ｎ層で始まる。スイッチ速度制御のための不整転位を含
むSiGe多層領域を成長させる。次に、低抵抗率Ｎ形層が
形成される。次に材料は反転され、高抵抗層の厚さは、
高抵抗層がデバイスのベースになるよう、調整される。
ッチング整流器のようなバイポーラパワー半導体デバイ
スの作製に用いるのに特に適した材料と、その特徴ある
作製法に係ることが、認識されよう。材料は高抵抗率の
Ｎ層で始まる。スイッチ速度制御のための不整転位を含
むSiGe多層領域を成長させる。次に、低抵抗率Ｎ形層が
形成される。次に材料は反転され、高抵抗層の厚さは、
高抵抗層がデバイスのベースになるよう、調整される。
【００３１】説明のために、１つだけ好ましい実施例を
述べてきたが、多くの変形及び修正をすることができる
であろう。特許請求の範囲の視野に入るこれらすべての
変形及び修正をカバーすることが、意図されている。
述べてきたが、多くの変形及び修正をすることができる
であろう。特許請求の範囲の視野に入るこれらすべての
変形及び修正をカバーすることが、意図されている。
【図１】反転前まで形成された本発明の材料を断面で示
す概略図。
す概略図。
【図２】デバイス作製のための準備ができた本発明の材
料を断面で示す概略図。
料を断面で示す概略図。
１０ 層 １２ 表面 １４、１６ シリコン層、層 １８、２０ 層 ２２、２４ 部分層 ２６ バッファ層、層 ２８ Ｎ+ 層 ３０ 表面
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/417 29/73 (72)発明者 デニス ガービス アメリカ合衆国．ニューヨーク，ハンチン グトン ステーション，ダービイ ドライ ヴ 29
Claims (22)
- 【請求項１】 一定のベース幅を有するベースをもつ型
の半導体デバイスの作製に有用な材料の作製方法におい
て、該方法は比較的高抵抗率のシリコン層の表面を準備
する工程と、準備した表面に隣接して、局在した格子不
整転位が生じるような条件下で、気相堆積により多層シ
リコン領域を成長させる工程と、多層領域に隣接して、
比較的低抵抗率のシリコン層を成長させる工程と、材料
を反転させる工程と、該デバイスの一部が、高抵抗率シ
リコン層を用いて、材料中に形成でき、デバイスのベー
スとして働くよう十分残る厚さに、該高抵抗率層の厚さ
を減す工程とを含むことを特徴とする方法。 - 【請求項２】 前記表面の準備工程は高抵抗率シリコン
をスライシングし、表面をダイヤモンド研磨する工程を
含む請求項１記載の方法。 - 【請求項３】 前記表面の準備工程は更に、研磨した表
面のエッチング工程を含む請求項２記載の方法。 - 【請求項４】 前記多層領域の形成工程は、第１の本質
的にゲルマニウムを含まないシリコン層を形成する工程
及び数パーセントのゲルマニウムを含む第１のシリコン
層を形成し、第１のシリコン／シリコン−ゲルマニウム
界面が生じるようにする工程を含む請求項１記載の方
法。 - 【請求項５】 前記多層領域の形成工程は、第２の本質
的にゲルマニウムを含まないシリコン層を形成する工程
及び数パーセントのゲルマニウムを含む第２のシリコン
層を形成し、第２のシリコン／シリコン−ゲルマニウム
界面を生じるようにする工程を更に含む請求項４記載の
方法。 - 【請求項６】 前記多層領域の形成工程は、第３の本質
的にゲルマニウムを含まないシリコン層を形成する工程
及び多層領域の表面を形成するため、その表面を部分的
に除去する工程を含む請求項５記載の方法。 - 【請求項７】 前記多層領域に隣接して、シリコンバッ
ファ層を形成する工程を更に含む請求項１記載の方法。 - 【請求項８】 前記低抵抗層はバッファ層に隣接して形
成される請求項７記載の方法。 - 【請求項９】 前記高抵抗層の厚さを減す工程は、該高
抵抗層の表面をダイヤモンド研磨する工程を更に含む請
求項１記載の方法。 - 【請求項１０】 前記高抵抗層の研磨された表面をエッ
チングする工程を更に含む請求項９記載の方法。 - 【請求項１１】 前記高抵抗率シリコン層は１００Ω・
cmのＮ形フロートゾーン又は中性子変換ドープシリコン
から成る請求項１記載の方法。 - 【請求項１２】 前記シリコン層は、数パーセントのゲ
ルマニウムを含み、約２ミクロンの厚さに成長させる請
求項４記載の方法。 - 【請求項１３】 該層のそれぞれは、約２ミクロンの厚
さに成長させる請求項５記載の方法。 - 【請求項１４】 前記第３の層の形成工程は、約２ミク
ロン厚の第１の部分層を成長させる工程及び第３の層の
表面を形成するため、第２の部分層を成長させる工程を
含む請求項６記載の方法。 - 【請求項１５】 前記低抵抗率シリコン層は、００５Ω
・cm以下の抵抗率を有する請求項１記載の方法。 - 【請求項１６】 前記低抵抗率シリコン層は、１００ミ
クロンの厚さに成長させる請求項１記載の方法。 - 【請求項１７】 一定のベース幅を有するベースをもつ
型の半導体デバイスの作製に有用な材料において、該材
料は前記一定の幅に等しい厚さを有する比較的高抵抗率
のシリコン層を含み、前記高抵抗率層は格子不整転位を
生じるような条件下で形成されたシリコン／シリコン−
ゲルマニウム界面を含む領域上に配置され、比較的低抵
抗率のエピタキシャル層が含まれ、前記低抵抗率層は前
記領域の下に配置され、高抵抗率層は半導体デバイスの
ベースを形成するのに適した材料。 - 【請求項１８】 前記領域は格子不整転位を生じるよう
な条件下で形成された第２のシリコン／シリコン−ゲル
マニウム界面を更に含む請求項１７記載の材料。 - 【請求項１９】 前記領域は本質的にゲルマニウムを含
まないシリコンの第１の層と、数パーセントのゲルマニ
ウムを含むシリコン層の第１の層とを含む請求項１７記
載の材料。 - 【請求項２０】 前記領域は本質的にゲルマニウムを含
まないシリコンの第２の層と、数パーセントのゲルマニ
ウムを含むシリコン層の第２の層とを含む請求項１９記
載の材料。 - 【請求項２１】 前記領域は本質的にゲルマニウムを含
まないシリコンの第３の層を更に含む請求項２０記載の
材料。 - 【請求項２２】 前記領域及び前記低抵抗率シリコン層
の間に配置されたバッフア層が更に含まれる請求項１７
記載の材料。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US082952 | 1993-07-01 | ||
| US08/082,952 US5298457A (en) | 1993-07-01 | 1993-07-01 | Method of making semiconductor devices using epitaxial techniques to form Si/Si-Ge interfaces and inverting the material |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169777A true JPH07169777A (ja) | 1995-07-04 |
| JP2948449B2 JP2948449B2 (ja) | 1999-09-13 |
Family
ID=22174503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225490A Expired - Lifetime JP2948449B2 (ja) | 1993-07-01 | 1993-09-10 | 半導体デバイス作製用材料とその形成法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5298457A (ja) |
| EP (1) | EP0633606A1 (ja) |
| JP (1) | JP2948449B2 (ja) |
| KR (1) | KR950004383A (ja) |
| TW (1) | TW223179B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007518264A (ja) * | 2004-01-16 | 2007-07-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高度な緩和及び低い積層欠陥密度を有する薄いＳｉＧｅオン・インシュレータ（ＳＧＯＩ）ウェハを形成する方法。 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6162665A (en) * | 1993-10-15 | 2000-12-19 | Ixys Corporation | High voltage transistors and thyristors |
| US5698454A (en) * | 1995-07-31 | 1997-12-16 | Ixys Corporation | Method of making a reverse blocking IGBT |
| US6727527B1 (en) | 1995-07-31 | 2004-04-27 | Ixys Corporation | Reverse blocking IGBT |
| US20040061170A1 (en) * | 1995-07-31 | 2004-04-01 | Ixys Corporation | Reverse blocking IGBT |
| EP0809865B1 (en) * | 1995-12-15 | 2000-07-12 | Koninklijke Philips Electronics N.V. | SEMICONDUCTOR FIELD EFFECT DEVICE COMPRISING A SiGe LAYER |
| US5640043A (en) | 1995-12-20 | 1997-06-17 | General Instrument Corporation Of Delaware | High voltage silicon diode with optimum placement of silicon-germanium layers |
| JP2000075328A (ja) * | 1998-09-02 | 2000-03-14 | Murata Mfg Co Ltd | 音響光学偏向器 |
| US6936908B2 (en) | 2001-05-03 | 2005-08-30 | Ixys Corporation | Forward and reverse blocking devices |
| US6812086B2 (en) * | 2002-07-16 | 2004-11-02 | Intel Corporation | Method of making a semiconductor transistor |
| US20050274988A1 (en) * | 2004-06-01 | 2005-12-15 | Hong Sungkwon C | Imager with reflector mirrors |
| US20090166770A1 (en) * | 2008-01-02 | 2009-07-02 | International Business Machines Corporation | Method of fabricating gate electrode for gate of mosfet and structure thereof |
| US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
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| US4711857A (en) * | 1986-08-28 | 1987-12-08 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Tailorable infrared sensing device with strain layer superlattice structure |
| DE3852180T2 (de) * | 1987-12-23 | 1995-04-06 | British Telecomm | Halbleiterheterostruktur. |
| JP2752371B2 (ja) * | 1988-05-16 | 1998-05-18 | 株式会社日本自動車部品総合研究所 | 半導体装置の製造方法 |
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| US5102810A (en) * | 1990-03-13 | 1992-04-07 | General Instrument Corp. | Method for controlling the switching speed of bipolar power devices |
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1993
- 1993-07-01 US US08/082,952 patent/US5298457A/en not_active Expired - Lifetime
- 1993-07-13 TW TW082105583A patent/TW223179B/zh active
- 1993-09-10 JP JP5225490A patent/JP2948449B2/ja not_active Expired - Lifetime
-
1994
- 1994-03-24 EP EP94302141A patent/EP0633606A1/en not_active Withdrawn
- 1994-03-26 KR KR1019940006224A patent/KR950004383A/ko not_active Application Discontinuation
Patent Citations (1)
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| JP4686480B2 (ja) * | 2004-01-16 | 2011-05-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高度な緩和及び低い積層欠陥密度を有する薄いＳｉＧｅオン・インシュレータ（ＳＧＯＩ）ウェハを形成する方法。 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004383A (ko) | 1995-02-17 |
| US5298457A (en) | 1994-03-29 |
| JP2948449B2 (ja) | 1999-09-13 |
| TW223179B (en) | 1994-05-01 |
| EP0633606A1 (en) | 1995-01-11 |
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