JPH02235327A - 半導体成長装置および半導体成長方法 - Google Patents
半導体成長装置および半導体成長方法Info
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- JPH02235327A JPH02235327A JP1055827A JP5582789A JPH02235327A JP H02235327 A JPH02235327 A JP H02235327A JP 1055827 A JP1055827 A JP 1055827A JP 5582789 A JP5582789 A JP 5582789A JP H02235327 A JPH02235327 A JP H02235327A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 21
- 238000010438 heat treatment Methods 0.000 claims abstract description 30
- 239000012495 reaction gas Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 abstract description 20
- 239000007789 gas Substances 0.000 abstract description 18
- 239000000463 material Substances 0.000 abstract description 11
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract 2
- 239000012159 carrier gas Substances 0.000 abstract 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 241000238557 Decapoda Species 0.000 description 1
- 241000237858 Gastropoda Species 0.000 description 1
- 108010010803 Gelatin Proteins 0.000 description 1
- 241001591005 Siga Species 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229920000159 gelatin Polymers 0.000 description 1
- 239000008273 gelatin Substances 0.000 description 1
- 235000019322 gelatine Nutrition 0.000 description 1
- 235000011852 gelatine desserts Nutrition 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02576—N-type
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02579—P-type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Si系半導体材料のエビタキシャル層を形成するための
CVD装置およびこれを用いた複数層の半導体層の成゜
長方法に関し. 充分に浅いエビタキシャルPN接合を形成することがで
きるようにする,と共に.半導体基板の側壁にもエビタ
キシャルPN接合を形成することができるようにするこ
とを目的とし. 反応容器と,ウェハを加熱するための加熱炉と,加熱炉
に電力を供給するための電源と,反応ガスの21Irf
L.を断続するための切換装置と.電源および切換装置
を制御して,反応ガスを流す期間のみウェハを成長温度
まで加熱し,かつ,反応ガスを切り換えている期間は.
加熱を停止させるように電源と切換装置とを同期させる
ための制御装置とを有する装置.および.この装置を用
いて,反応容器に反応ガスを導入している期間のみ反応
容器内を成長温度まで加熱し,反応ガスを切り換えてい
る期間は8反応容器内の加熱を停止するように構成する
. 〔産業上の利用分野〕 本発明は.半導体成長装置,特に, Si系半導体材料
のエビタキシャル層を形成するためのCVD装置に関す
る. 近年, SL, SiGe, StCなどのSt系半導
体材料を用いた素子の微細化,高速化に伴い, ■充分に薄いエビタキシャル層を形成する技術2■充分
に浅いPN接合を形成する技術,■半導体基板の側壁に
エビタキシャル層を形成すろ技術. が要求されている。
CVD装置およびこれを用いた複数層の半導体層の成゜
長方法に関し. 充分に浅いエビタキシャルPN接合を形成することがで
きるようにする,と共に.半導体基板の側壁にもエビタ
キシャルPN接合を形成することができるようにするこ
とを目的とし. 反応容器と,ウェハを加熱するための加熱炉と,加熱炉
に電力を供給するための電源と,反応ガスの21Irf
L.を断続するための切換装置と.電源および切換装置
を制御して,反応ガスを流す期間のみウェハを成長温度
まで加熱し,かつ,反応ガスを切り換えている期間は.
加熱を停止させるように電源と切換装置とを同期させる
ための制御装置とを有する装置.および.この装置を用
いて,反応容器に反応ガスを導入している期間のみ反応
容器内を成長温度まで加熱し,反応ガスを切り換えてい
る期間は8反応容器内の加熱を停止するように構成する
. 〔産業上の利用分野〕 本発明は.半導体成長装置,特に, Si系半導体材料
のエビタキシャル層を形成するためのCVD装置に関す
る. 近年, SL, SiGe, StCなどのSt系半導
体材料を用いた素子の微細化,高速化に伴い, ■充分に薄いエビタキシャル層を形成する技術2■充分
に浅いPN接合を形成する技術,■半導体基板の側壁に
エビタキシャル層を形成すろ技術. が要求されている。
〔従来の技術及び発明が解決しようとする課題〕(11
従来, Si, SiGe, SiCなどのSL系半導
体材料の薄いエビタキシャル層を形成するためには,C
VD法,MBE法,光エビタキシャル成長法などが用い
られていた. CVD法は,850−1200℃という比較的高温で長
時間にわたりエビタキシャル成長を行うために,不純物
の拡散が生じ,要求を満足できるほど充分に浅いPN接
合を形成することができない.という問題があった. これに対して.600〜700℃と比較的低温でエビタ
キシャル成長を行う方法として,MBE法および光エビ
タキシャル成長方法がある,しかしながら,MBE法に
は,■高真空を必要とするため量産に向かない.■形成
されたエビタキシャル層の結晶性が悪い,■半導体基板
の側壁にエビタキシャル成長させることができない.■
選択成長を行うこ・とができない,■不純物を高濃度に
ドーピングすることができない,という問題があった. また.光エビタキシャル成長法には,■Uv光を導入す
るための窓がくもってしまうために量産性が悪い,■半
導体基板の側壁にエビタキシャル成長させることができ
ない,という問題があった.(2)従来, St, S
iGa, SiCなどのSi系半導体材料の浅いPN接
合を形成するためには,イオン注入法が用いられていた
が.要求を満足できるほど充分な電気特性と薄さとを有
するPN接合を形成することができない.という問題が
あった。
従来, Si, SiGe, SiCなどのSL系半導
体材料の薄いエビタキシャル層を形成するためには,C
VD法,MBE法,光エビタキシャル成長法などが用い
られていた. CVD法は,850−1200℃という比較的高温で長
時間にわたりエビタキシャル成長を行うために,不純物
の拡散が生じ,要求を満足できるほど充分に浅いPN接
合を形成することができない.という問題があった. これに対して.600〜700℃と比較的低温でエビタ
キシャル成長を行う方法として,MBE法および光エビ
タキシャル成長方法がある,しかしながら,MBE法に
は,■高真空を必要とするため量産に向かない.■形成
されたエビタキシャル層の結晶性が悪い,■半導体基板
の側壁にエビタキシャル成長させることができない.■
選択成長を行うこ・とができない,■不純物を高濃度に
ドーピングすることができない,という問題があった. また.光エビタキシャル成長法には,■Uv光を導入す
るための窓がくもってしまうために量産性が悪い,■半
導体基板の側壁にエビタキシャル成長させることができ
ない,という問題があった.(2)従来, St, S
iGa, SiCなどのSi系半導体材料の浅いPN接
合を形成するためには,イオン注入法が用いられていた
が.要求を満足できるほど充分な電気特性と薄さとを有
するPN接合を形成することができない.という問題が
あった。
本発明は.上記の問題点を解決し,充分に浅いエビタキ
シャルPN接合を形成することができるようにする,と
共に.゛半導体基板の側壁にもエビタキシャルPNI合
を形成することができるようにした,半導体成長装1.
特に, Si, SiGe. SiCなどのSt系半導
体材料のエビタキシャル層を形成するためのCvD装置
,および.この装置を用いた半導体成長方法を提供する
ことを目的とする.(課題を解決するための手段〕 上記の目的を達成するために,本発明に係る第1の発明
である半導体成長装置,特に, St, SiGe+S
iCなどのSj系半導体材料のエビタキシャル層を形成
するためのCVD装置は,反応容器と,この反応容器の
中に載置されたウェハを加熱するための加熱炉と.この
加熱炉に電力を供給するための電源と.反応容器内へ導
入する反応ガスの流れを断続するための切換装置と,電
源および切換装置を制御して,反応ガスを流す期間のみ
ウェハを成長温度まで加熱し,かつ,反応ガスを切り換
えている期間は.加熱を停止させるように電源と切換装
置とを同期させるための制御装置とを有するように構成
する. また.本発明に係る第2の発明である半導体成長方法は
.反応容器に導入される反応ガスを切り換えて複数の半
導体層を成長させる半導体成長方法において,反応容器
に反応ガスを導入している期間のみ反応容器内を成長温
度まで加熱し.反応ガスを切り換えている期間は,反応
容器内の加熱を停止するように構成する. 〔作用〕 本発明に係る半導体成長装置および半導体成長方法,特
にr Si,SiGe, sicなどのsi系半導体材
料のエビタキシャル層を形成するためのCVD装置およ
びそれを用いたエビタキシャル層形成方法は.制御装置
によって,ウェハを加熱するための赤外線加熱炉に電力
を供給するための電源と反応容器内へ導入する反応ガス
の流れを高速に断続するための高速ガス切換装置とを制
御することにより.反応ガスを流す時間とウェハを加熱
する時間とを同期させるようにしているので,ウェハに
熱のかかっている時間を短くすることができるため.不
純物の拡散が抑制され,非常に薄いエピタキシャルPN
接合を形成することができる.また,堆積反応が熱反応
であるので.半導体基板の側壁にもエビタキシャルPN
接合を形成することができる. (実施例〕 第1図は,本発明の一実施例構成を示す図である. 第1図において,lは石英管などからなる反応容器.2
はウェハを支えるためのピン,3はsi,SiGe,
SiCなどのSt系半導体材料からなるウェハ,4はウ
ェハ3を加熱するための赤外線加熱炉,5は赤外線加熱
炉4に電力を供給するための電源.6は反応容器l内へ
導入する反応ガスの流れを高速に断続するための高速ガ
ス切換装置,7は電源5および高速ガス切換装置6を制
御して,反応ガスを流す時間とウェハ3を加熱する時間
とを同期させるための制御装置である. 以下.第1図に示す装置を用いて.不純物濃度I X
1 0 ISam−”のn型Sl基板上にp型エピタキ
シャル層を形成した例を説明する. ■反応容器l中に.キャリアガスとしてH,をl01/
■inの流量で流し続ける. ■反応容器l内を900℃. 5Torrにし,n型
St基板を5分間ク・リーニングする.■反応容器l内
を500℃まで冷却する.■反応ガスとして,SiH<
とBmH&との混合ガス(SiHn j Bz H&
= 1 0 0 0 : 3)を用いテ, n型s
iJ[上にp型エビタキシャル層を形成する.エビタキ
シャル成長のシーケンスを第2図に示す.すなわち.制
御装置7は,第2図に示した0秒より少し前に電源5を
起動し,赤外線加熱炉4により基板温度を上昇させて.
O秒の時点で850℃になるように制御する.一方,制
御装置7は,高速ガス切換装置6を制御して,SiHa
とBt H&との混合ガスからなる反応ガスのうち.S
iH4のガス流量が1 0 0 cc/+sinとなる
ようにする.この状態を10秒間維持する. ■10秒間経遇したら.制御装置7は,電源5を断にし
て.反応容器l内を冷却すると共に高速ガス切換装置6
を制御して,反応ガスの供給を断つ. 以上の工程により,n型Si基板上に厚さ約1000人
のp型エピタキシャル層を形成することができた. SIMSによる不純物プロファイルを第3図に示す.同
図から.本発明によれば.非常にシャープなエビタキシ
ャルPN接合を極めて浅く形成することができる,とい
うことがわかる.次に.本発明を適用してデバイスを作
製した例を示す. (適用例l) 第4図は.本発明の第1の適用例を示すもので.本発明
に係る半導体成長装置により.選択エビタキシャル成長
法でMOSFETを作製した例である. 第4図において.41はSi基板,42はフィールド酸
化膜゜.43はゲート酸化膜,44はポリSiゲーロ
45は保護酸化膜,46は本発明により形成した厚さ2
000人のエビタキシャル層からなるソース.47は本
発明により形成した厚さ2000人のエビタキシャノレ
層からなるドレインである. このように,ソース46およびドレイン47をst[4
t上に薄《形成することにより,ゲート長が短くなって
も正常に動作するMOSFETを実現することができる
. (適用例2) 第5図は,本発明の第2の適用例を示すもので,本発明
に係る半導体成長装置によりSi基板の側壁にバイポー
ラ・トランジスタを形成した例である.第5図において
.51はSi基板.52はn型コレクタ,53はSiO
x膜,54は本発明により形成した厚さ1000人のp
型エピタキシャルSiべ一ス層,55はSing膜,5
6はn型エミシタ領域,57はn9型ポリSiエミッタ
電極,58はNベース電極である. この構造のバイボーラ・トランジスタは,ベースを形成
するためのフォトリソグラフィ工程が不要なため.非常
に微細な素子を作製することができる.また,寄生容量
が小さいので.高速に動作するものが得られる. (適用例3) 第6図は,本発明の第3の通用例を示すもので,本発明
に係る半導体成長装置によりバイボーラ・?ランジスタ
を形成した例である. 第6図において,61はSt基板.62はフィールドS
iO■膜,63はn型コレクタ.64は本発明により形
成した厚さ1000人のp型エピタキシャルSiベース
層.65は310g膜.66はn型エミッタ,67はn
9型ボリStエミソタ電極,68はNベース電極である
. この構造のバイポーラ・トランジスタは.ペース層64
を極めて薄く形成することができるので,高速に動作さ
せることができる。
シャルPN接合を形成することができるようにする,と
共に.゛半導体基板の側壁にもエビタキシャルPNI合
を形成することができるようにした,半導体成長装1.
特に, Si, SiGe. SiCなどのSt系半導
体材料のエビタキシャル層を形成するためのCvD装置
,および.この装置を用いた半導体成長方法を提供する
ことを目的とする.(課題を解決するための手段〕 上記の目的を達成するために,本発明に係る第1の発明
である半導体成長装置,特に, St, SiGe+S
iCなどのSj系半導体材料のエビタキシャル層を形成
するためのCVD装置は,反応容器と,この反応容器の
中に載置されたウェハを加熱するための加熱炉と.この
加熱炉に電力を供給するための電源と.反応容器内へ導
入する反応ガスの流れを断続するための切換装置と,電
源および切換装置を制御して,反応ガスを流す期間のみ
ウェハを成長温度まで加熱し,かつ,反応ガスを切り換
えている期間は.加熱を停止させるように電源と切換装
置とを同期させるための制御装置とを有するように構成
する. また.本発明に係る第2の発明である半導体成長方法は
.反応容器に導入される反応ガスを切り換えて複数の半
導体層を成長させる半導体成長方法において,反応容器
に反応ガスを導入している期間のみ反応容器内を成長温
度まで加熱し.反応ガスを切り換えている期間は,反応
容器内の加熱を停止するように構成する. 〔作用〕 本発明に係る半導体成長装置および半導体成長方法,特
にr Si,SiGe, sicなどのsi系半導体材
料のエビタキシャル層を形成するためのCVD装置およ
びそれを用いたエビタキシャル層形成方法は.制御装置
によって,ウェハを加熱するための赤外線加熱炉に電力
を供給するための電源と反応容器内へ導入する反応ガス
の流れを高速に断続するための高速ガス切換装置とを制
御することにより.反応ガスを流す時間とウェハを加熱
する時間とを同期させるようにしているので,ウェハに
熱のかかっている時間を短くすることができるため.不
純物の拡散が抑制され,非常に薄いエピタキシャルPN
接合を形成することができる.また,堆積反応が熱反応
であるので.半導体基板の側壁にもエビタキシャルPN
接合を形成することができる. (実施例〕 第1図は,本発明の一実施例構成を示す図である. 第1図において,lは石英管などからなる反応容器.2
はウェハを支えるためのピン,3はsi,SiGe,
SiCなどのSt系半導体材料からなるウェハ,4はウ
ェハ3を加熱するための赤外線加熱炉,5は赤外線加熱
炉4に電力を供給するための電源.6は反応容器l内へ
導入する反応ガスの流れを高速に断続するための高速ガ
ス切換装置,7は電源5および高速ガス切換装置6を制
御して,反応ガスを流す時間とウェハ3を加熱する時間
とを同期させるための制御装置である. 以下.第1図に示す装置を用いて.不純物濃度I X
1 0 ISam−”のn型Sl基板上にp型エピタキ
シャル層を形成した例を説明する. ■反応容器l中に.キャリアガスとしてH,をl01/
■inの流量で流し続ける. ■反応容器l内を900℃. 5Torrにし,n型
St基板を5分間ク・リーニングする.■反応容器l内
を500℃まで冷却する.■反応ガスとして,SiH<
とBmH&との混合ガス(SiHn j Bz H&
= 1 0 0 0 : 3)を用いテ, n型s
iJ[上にp型エビタキシャル層を形成する.エビタキ
シャル成長のシーケンスを第2図に示す.すなわち.制
御装置7は,第2図に示した0秒より少し前に電源5を
起動し,赤外線加熱炉4により基板温度を上昇させて.
O秒の時点で850℃になるように制御する.一方,制
御装置7は,高速ガス切換装置6を制御して,SiHa
とBt H&との混合ガスからなる反応ガスのうち.S
iH4のガス流量が1 0 0 cc/+sinとなる
ようにする.この状態を10秒間維持する. ■10秒間経遇したら.制御装置7は,電源5を断にし
て.反応容器l内を冷却すると共に高速ガス切換装置6
を制御して,反応ガスの供給を断つ. 以上の工程により,n型Si基板上に厚さ約1000人
のp型エピタキシャル層を形成することができた. SIMSによる不純物プロファイルを第3図に示す.同
図から.本発明によれば.非常にシャープなエビタキシ
ャルPN接合を極めて浅く形成することができる,とい
うことがわかる.次に.本発明を適用してデバイスを作
製した例を示す. (適用例l) 第4図は.本発明の第1の適用例を示すもので.本発明
に係る半導体成長装置により.選択エビタキシャル成長
法でMOSFETを作製した例である. 第4図において.41はSi基板,42はフィールド酸
化膜゜.43はゲート酸化膜,44はポリSiゲーロ
45は保護酸化膜,46は本発明により形成した厚さ2
000人のエビタキシャル層からなるソース.47は本
発明により形成した厚さ2000人のエビタキシャノレ
層からなるドレインである. このように,ソース46およびドレイン47をst[4
t上に薄《形成することにより,ゲート長が短くなって
も正常に動作するMOSFETを実現することができる
. (適用例2) 第5図は,本発明の第2の適用例を示すもので,本発明
に係る半導体成長装置によりSi基板の側壁にバイポー
ラ・トランジスタを形成した例である.第5図において
.51はSi基板.52はn型コレクタ,53はSiO
x膜,54は本発明により形成した厚さ1000人のp
型エピタキシャルSiべ一ス層,55はSing膜,5
6はn型エミシタ領域,57はn9型ポリSiエミッタ
電極,58はNベース電極である. この構造のバイボーラ・トランジスタは,ベースを形成
するためのフォトリソグラフィ工程が不要なため.非常
に微細な素子を作製することができる.また,寄生容量
が小さいので.高速に動作するものが得られる. (適用例3) 第6図は,本発明の第3の通用例を示すもので,本発明
に係る半導体成長装置によりバイボーラ・?ランジスタ
を形成した例である. 第6図において,61はSt基板.62はフィールドS
iO■膜,63はn型コレクタ.64は本発明により形
成した厚さ1000人のp型エピタキシャルSiベース
層.65は310g膜.66はn型エミッタ,67はn
9型ボリStエミソタ電極,68はNベース電極である
. この構造のバイポーラ・トランジスタは.ペース層64
を極めて薄く形成することができるので,高速に動作さ
せることができる。
(適用例4)
第7図は,本発明の第4の適用例を示すもので,本発明
に係る半導体成長装置により量子細線を利用した素子を
形成した例である. 第7図において.71はSi基板,72はノンドープの
SiGe層,73はノンドープのSr層,74はノンド
ープのSiGe層,75はノンドーブのSi層,76は
ノンドープのSiGe層,77はノンドープのSi層,
78はノンドープのSiGe層,79は後述のp0型エ
ピタキシ・ヤルSi層とSiGe層界面に形成された量
子細線,80は本発明により形成した厚さ500Aのp
9型エピタキシャル層である.この構造によって形成さ
れた量子細線中では,キャリアが散乱されにくいために
,キャリアの易動度が非常に大きい.したがって.この
量子細線を使ってFETを作れば,非常に優れた高速素
子が形成できる. 以上に説明した通用例で示した素子のほかに本発明に係
る半導体成長装置は.量子干渉効果を利用した素子の作
製にも通用することができる.〔発明の効果〕 本発明に係る半導体成長装置および半導体成長方法によ
れば.2000人以下の非常に薄いSi.SiGa,
SiCなどのSt系半導体材料のエビタキシャルPN接
合を形成することができる.と共に,半導体基板の側壁
にもエビタキシャルPN接合を形成することができる. 第1図は本発明の一実施例構成を示す図,第2図はエビ
タキシャル成長のシーケンスを示す図. 第3図は不純物プロファイルを示す図.第4図は本発明
の通用例lを示す図, 第5図は本発明の適用例2を示す図. 第6図は本発明の適用例3を示す図, 第7図は本発明の適用例4を示す図 である.
に係る半導体成長装置により量子細線を利用した素子を
形成した例である. 第7図において.71はSi基板,72はノンドープの
SiGe層,73はノンドープのSr層,74はノンド
ープのSiGe層,75はノンドーブのSi層,76は
ノンドープのSiGe層,77はノンドープのSi層,
78はノンドープのSiGe層,79は後述のp0型エ
ピタキシ・ヤルSi層とSiGe層界面に形成された量
子細線,80は本発明により形成した厚さ500Aのp
9型エピタキシャル層である.この構造によって形成さ
れた量子細線中では,キャリアが散乱されにくいために
,キャリアの易動度が非常に大きい.したがって.この
量子細線を使ってFETを作れば,非常に優れた高速素
子が形成できる. 以上に説明した通用例で示した素子のほかに本発明に係
る半導体成長装置は.量子干渉効果を利用した素子の作
製にも通用することができる.〔発明の効果〕 本発明に係る半導体成長装置および半導体成長方法によ
れば.2000人以下の非常に薄いSi.SiGa,
SiCなどのSt系半導体材料のエビタキシャルPN接
合を形成することができる.と共に,半導体基板の側壁
にもエビタキシャルPN接合を形成することができる. 第1図は本発明の一実施例構成を示す図,第2図はエビ
タキシャル成長のシーケンスを示す図. 第3図は不純物プロファイルを示す図.第4図は本発明
の通用例lを示す図, 第5図は本発明の適用例2を示す図. 第6図は本発明の適用例3を示す図, 第7図は本発明の適用例4を示す図 である.
Claims (2)
- (1)反応容器(1)と、 この反応容器(1)の中に載置されたウェハ(3)を加
熱するための加熱炉(4)と、 この加熱炉(4)に電力を供給するための電源(5)と
、 反応容器(1)内へ導入する反応ガスの流れを断続する
ための切換装置(6)と、 電源(5)および切換装置(6)を制御して、反応ガス
を流す期間のみウェハ(3)を成長温度まで加熱し、か
つ、反応ガスを切り換えている期間は、加熱を停止させ
るように電源(5)と切換装置(6)とを同期させるた
めの制御装置(7)とを有することを特徴とする半導体
成長装置。 - (2)反応容器(1)に導入される反応ガスを切り換え
て複数の半導体層を成長させる半導体成長方法において
、 反応容器(1)に反応ガスを導入している期間のみ反応
容器(1)内を成長温度まで加熱し、反応ガスを切り換
えている期間は、反応容器(1)内の加熱を停止する ことを特徴とする半導体成長方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1055827A JPH02235327A (ja) | 1989-03-08 | 1989-03-08 | 半導体成長装置および半導体成長方法 |
EP19900104205 EP0386676A3 (en) | 1989-03-08 | 1990-03-05 | Semiconductor growth process and apparatus therefore |
US07/488,837 US5180684A (en) | 1989-03-08 | 1990-03-06 | Semiconductor growth process |
KR1019900003007A KR940004441B1 (ko) | 1989-03-08 | 1990-03-07 | 반도체 성장방법 및 그에 대한 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1055827A JPH02235327A (ja) | 1989-03-08 | 1989-03-08 | 半導体成長装置および半導体成長方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02235327A true JPH02235327A (ja) | 1990-09-18 |
Family
ID=13009798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1055827A Pending JPH02235327A (ja) | 1989-03-08 | 1989-03-08 | 半導体成長装置および半導体成長方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5180684A (ja) |
EP (1) | EP0386676A3 (ja) |
JP (1) | JPH02235327A (ja) |
KR (1) | KR940004441B1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07105497B2 (ja) * | 1990-01-31 | 1995-11-13 | 新技術事業団 | 半導体デバイス及びその製造方法 |
US5213995A (en) * | 1992-04-16 | 1993-05-25 | At&T Bell Laboratories | Method of making an article comprising a periodic heteroepitaxial semiconductor structure |
DE4301333C2 (de) * | 1993-01-20 | 2003-05-15 | Daimler Chrysler Ag | Verfahren zur Herstellung von Silizium-Germanium-Heterobipolartransistoren |
US5342805A (en) * | 1993-07-01 | 1994-08-30 | G.I. Corporation | Method of growing a semiconductor material by epilaxy |
US5298457A (en) * | 1993-07-01 | 1994-03-29 | G. I. Corporation | Method of making semiconductor devices using epitaxial techniques to form Si/Si-Ge interfaces and inverting the material |
US5685946A (en) * | 1993-08-11 | 1997-11-11 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Method of producing buried porous silicon-geramanium layers in monocrystalline silicon lattices |
JPH1116838A (ja) * | 1997-06-24 | 1999-01-22 | Nec Corp | 多結晶シリコン膜の成長方法およびcvd装置 |
US6583057B1 (en) * | 1998-12-14 | 2003-06-24 | Motorola, Inc. | Method of forming a semiconductor device having a layer deposited by varying flow of reactants |
WO2001018564A1 (en) * | 1999-09-08 | 2001-03-15 | Suni Imaging Microsystems, Inc. | Digital x-ray imaging device |
KR101050377B1 (ko) * | 2001-02-12 | 2011-07-20 | 에이에스엠 아메리카, 인코포레이티드 | 반도체 박막 증착을 위한 개선된 공정 |
JP4399517B2 (ja) * | 2004-01-05 | 2010-01-20 | 株式会社堀場製作所 | 成膜装置と成膜方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5696834A (en) * | 1979-12-28 | 1981-08-05 | Mitsubishi Monsanto Chem Co | Compound semiconductor epitaxial wafer and manufacture thereof |
US4400409A (en) * | 1980-05-19 | 1983-08-23 | Energy Conversion Devices, Inc. | Method of making p-doped silicon films |
US4411728A (en) * | 1981-03-30 | 1983-10-25 | Agency Of Industrial Science & Technology | Method for manufacture of interdigital periodic structure device |
GB2114367A (en) * | 1982-01-28 | 1983-08-17 | Western Electric Co | Semiconductor memory device |
DE3376432D1 (en) * | 1982-01-28 | 1988-06-01 | Toshiba Machine Co Ltd | Semiconductor vapor phase growing apparatus |
GB2158843A (en) * | 1984-05-14 | 1985-11-20 | Philips Electronic Associated | Method of manufacturing a semiconductor device by molecular beam epitaxy |
US4659401A (en) * | 1985-06-10 | 1987-04-21 | Massachusetts Institute Of Technology | Growth of epitaxial films by plasma enchanced chemical vapor deposition (PE-CVD) |
CA1292550C (en) * | 1985-09-03 | 1991-11-26 | Masayoshi Umeno | Epitaxial gallium arsenide semiconductor wafer and method of producing the same |
JPH01204411A (ja) * | 1988-02-09 | 1989-08-17 | Nec Corp | 半導体装置の製造方法 |
US4948752A (en) * | 1988-08-10 | 1990-08-14 | Itt Corporation | Method of making sagfets on buffer layers |
US4962051A (en) * | 1988-11-18 | 1990-10-09 | Motorola, Inc. | Method of forming a defect-free semiconductor layer on insulator |
-
1989
- 1989-03-08 JP JP1055827A patent/JPH02235327A/ja active Pending
-
1990
- 1990-03-05 EP EP19900104205 patent/EP0386676A3/en not_active Ceased
- 1990-03-06 US US07/488,837 patent/US5180684A/en not_active Expired - Lifetime
- 1990-03-07 KR KR1019900003007A patent/KR940004441B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0386676A3 (en) | 1990-10-24 |
KR900015259A (ko) | 1990-10-26 |
KR940004441B1 (ko) | 1994-05-25 |
US5180684A (en) | 1993-01-19 |
EP0386676A2 (en) | 1990-09-12 |
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