JPH07162315A

JPH07162315A - 復調回路

Info

Publication number: JPH07162315A
Application number: JP31043293A
Authority: JP
Inventors: Masatomo Hori; 雅智堀
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-12-10
Filing date: 1993-12-10
Publication date: 1995-06-23

Abstract

(57)【要約】【目的】データ復調時おけるビットスリップ（クロッ
クの過多，消失）によるバーストエラーの防止を図る。【構成】１ワードｎビットの変調データを１ワードｍ
ビットの復調データに変換する変換手段３と、変調デー
タのビットの欠落あるいは過多を検出するビットスリッ
プ検出手段４とで構成され、変換手段３はビットスリッ
プ検出手段４の検出結果に基づきｎビットの変調データ
の同期タイミングを変更する。１ビットの欠落が生じた
とき，ビットスリップ検出手段４はそれを検出し変換手
段３へ伝える。変換手段３は同期タイミングを１ビット
分早める。よって以降の復調データ列は正常なワード単
位で復調される。ビットスリップによる誤り伝搬がな
く、常に安定した正確な再生データを得る事ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定ヘッド方式による
再生ないしは記録再生を行うデジタルオーディオテープ
レコーダ、特に近年発表されたデジタルコンパクトカセ
ットレコーダ（以下、ＤＣＣという）に適用する、復調
回路に係わる。

【０００２】

【従来の技術】ＤＣＣについての公知技術は特開平２−
２３２８０２号公報、及び解説記事として日経エレクト
ロニクス誌Ｎｏ．５３５，１９９１．９．２号１２７頁
〜１４１頁に掲載されているので、ここでは本発明に関
係する再生系について説明する。ＤＣＣの再生系を示す
概要のブロック図を図９に示す。

【０００３】図９において、ヘッド５１は磁気テープに
記録された信号を再生する。増幅等化器５２は再生信号
の符号間干渉を補正しクロック抽出回路５３に出力す
る。クロック抽出回路５３は増幅等化器５２の出力より
クロックを抽出し、そのクロックで再生信号を打ち抜い
て復調回路５４へ出力する。復調回路５４では記録変調
の復調処理を行い誤り訂正回路５５へ出力する。誤り訂
正回路５５では誤り訂正符号を用いて誤り訂正を行う。
誤り訂正回路５５の出力５６は、その後図示していない
圧縮伸長プロセッサ、Ｄ／Ａコンバータを経由し再生オ
ーディオ信号として出力される。

【０００４】従来の復調回路の例を示すブロック図を図
１０に、その動作を示すタイミングチャートを図１１に
示す。

【０００５】図１０において、１は１ワード１０ビット
の変調データの入力端子、２は１ワード８ビットの復調
データの出力端子、３１は変調データをシリアルパラレ
ル変換するシフトレジスタ、３２はシフトレジスタ３１
の出力をアドレスとして１ワード８ビットのデータを出
力するＲＯＭ、３３はＲＯＭ３２の出力が所定の同期信
号であるときに初期化される同期カウンタ、３４は同期
カウンタ３３の出力が所定値であることを検出するデコ
ーダ、３５はデコーダ３４が所定の値を検出したときＲ
ＯＭ３２の出力を復調データとして出力するゲートであ
る。

【０００６】以上のように構成された従来の復調回路の
動作を図１１のタイミングチャートを用いて説明する。
図１１の（ａ）に示す１０ビット１ワードのシリアル変
調データを入力端子１に与える。シフトレジスタ３１は
変調データをパラレルデータに変換しＲＯＭ３２へ与え
る。ＲＯＭ３２は入力された変調データに対応した図１
１の（ｂ）に示す復調データを出力する。変調データに
はあらかじめユニークな同期信号を挿入されており、Ｒ
ＯＭ３２の出力が同期信号に対応するとき（図１１の
（ｂ）に示すＳを参照）、同期カウンタ３３は初期化さ
れる。デコーダ３４は同期カウンタ３３の出力が０のと
き”Ｈ”となる（図１１の（ｄ）を参照）。ゲート３５
はデコーダ３４の出力が”Ｈ”のときデータを通すの
で、出力端子２に図１１の（ｅ）に示すような復調デー
タが出力される。

【０００７】

【発明が解決しようとする課題】ＤＣＣはテープとヘッ
ドの相対速度が遅いため、ミクロンオーダのメカニズム
の振動が±数十％の非常に大きな伝送レートの変動とな
る。例えば車載用途を考えた場合、振動による伝送レー
トの変動は±３０％を越える。

【０００８】一方、クロック抽出回路は数％のキャプチ
ャレンジが限界であるため、メカニズムに振動を与えた
場合、クロック抽出が不可能となり、ビットの欠落，過
多（以降、総称してビットスリップと呼ぶ）が生じる。

【０００９】ビットスリップが生じた場合の従来の復調
回路の動作を、図１０に示すブロック図及び図１２に示
すタイミングチャートを用いて説明する。

【００１０】図１２の（ａ）に示すように、変調データ
ｄ_n+1 にビットの欠落が生じた場合、同期カウンタ３３
の出力が０になるタイミングと、ＲＯＭ３２の出力の復
調データのタイミングが一致しない。よって、再び同期
信号が入力されるまで誤ったデータがゲート３５を通過
し、誤った復調データが出力される。

【００１１】このようにビットスリップが発生した場
合、ビットのまとまりの規則性が乱れるため、以降のデ
ータが全て誤りとなる。ＤＣＣの場合、シンボルと呼ぶ
１０ビットのワードのまとまりの規則が乱れて、ブロッ
クシンクと呼ばれる同期用のシンボルが再生されるまで
最大４８０ビットの誤りが発生する。すなわち、ドロッ
プアウト等のノイズエッジによる誤りが以降のデータに
伝搬し大きな誤りとなり、再生音の音切れ等重大な欠陥
を招くという問題点を有していた。

【００１２】本発明は上記従来の問題点を解決するもの
で、ビットスリップによる誤り伝搬がなく、常に良好な
再生音が得られる復調回路を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】この目的を達成するため
に本発明の復調回路は、１ワードｎビットの変調データ
を１ワードｍビットの復調データに変換する変換手段
と、変調データのビットの欠落あるいは過多を検出する
ビットスリップ検出手段とを備え、変換手段はビットス
リップ検出手段の検出結果に基づきｎビットの変調デー
タの同期タイミングを変更する構成とする。

【００１４】

【作用】本発明は上記した構成により、１ビットの欠落
が生じたとき，ビットスリップ検出手段はそれを検出し
変換手段へ伝える。変換手段は同期タイミングを１ビッ
ト分早める。よって、以降の復調データ列は正常なワー
ド単位で復調される。

【００１５】

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。

【００１６】図１は本発明の第１の実施例における復調
回路のブロック図を示すものである。図１において、１
は１ワード１０ビットの変調データの入力端子、２は１
ワード８ビットの復調信号の出力端子、３は変換手段、
４はビットスリップ検出手段である。

【００１７】変換手段３を構成する、３１は変調データ
をシリアルパラレル変換するシフトレジスタ、３２はシ
フトレジスタ３１の出力をアドレスとして１ワード８ビ
ットのデータを出力するＲＯＭ、３３はＲＯＭ３２の出
力が所定の同期信号であるときに初期化される同期カウ
ンタ、３４は同期カウンタ３３の出力が所定値であるこ
とを検出するデコーダ、３５はデコーダ３４が所定の値
を検出したときＲＯＭ３２の出力を復調データとして出
力するゲートである。

【００１８】ビットスリップ検出手段４を構成する、４
１はＲＯＭ３２の出力が用いる変調規則に違反している
ことを検出する違反検出手段である。

【００１９】以上のように構成された本実施例の復調回
路について、以下その動作について説明する。図２は本
実施例の復調回路の動作を示すタイミングチャートであ
り、（ａ）は入力端子１に与えられる変調データ、
（ｂ）はＲＯＭ３２の出力、（ｃ）はカウンタ３３の出
力、（ｄ）はデコーダ３４の出力、（ｅ）は出力端子２
に出力される復調データ、（ｆ）は違反検出手段４１の
出力である。

【００２０】図２の（ａ）に示す１０ビット１ワードの
シリアル変調データを入力端子１に与える。シフトレジ
スタ３１は変調データをパラレルデータに変換しＲＯＭ
３２へ与える。ＲＯＭ３２は入力された変調データに対
応した図２の（ｂ）に示す復調データを出力する。変調
データにはあらかじめユニークな同期信号を挿入されて
おり、ＲＯＭ３２の出力が同期信号に対応するとき（図
２の（ｂ）に示すＳを参照）、同期カウンタ３３は初期
化される。デコーダ３４は同期カウンタ３３の出力が０
のとき”Ｈ”となる（図２の（ｄ）を参照）。ゲート３
５はデコーダ３４の出力が”Ｈ”のときデータを通すの
で，出力端子２に図２の（ｅ）に示すような復調データ
が出力される。

【００２１】ここで、図２の（ａ）に示すように変調デ
ータｄ_n+1 にビットの欠落が生じた場合、同期カウンタ
３３の出力が０になるタイミングと、ＲＯＭ３２の出力
の復調データのタイミングが一致せず、誤った復調デー
タがゲート３５を通過し、誤った復調データが出力され
る。このとき違反検出手段４１は、誤った復調データが
変調規則に違反していることを検出し、デコーダ３４の
出力が”Ｈ”になる条件を変更する。図２では、同期カ
ウンタ３３の出力が０のとき”Ｈ”だったものを、９の
とき”Ｈ”になるように変更している。これにより、復
調データのタイミングはビットの欠落に対応して１ビッ
ト進み、正常に戻る。

【００２２】一方、変調データに１ビット過多が生じた
ときは、復調データのタイミングを１ビット遅らせるよ
うにすれば良い。具体的には、同期カウンタ３３の出力
が０のとき”Ｈ”だったものを、１のとき”Ｈ”になる
ように変更すればよい。

【００２３】ここで、違反検出手段４１は、実際は図３
に示すようにＲＯＭ３２の内部に組み込むことが可能で
ある。出力ビットを拡張して変調規則外の入力が与えら
れたとき、そのビットを”Ｈ”とすれば良い。

【００２４】ここで、ゲート３５は、実際は図３に示す
ようにＲＯＭ３２の内部に組み込むことが可能である。
デコーダ３４の出力をＲＯＭ３２のアウトプットイネー
ブルに与えてやれば良い。

【００２５】以上のように本実施例によれば、復調デー
タが変調規則に違反したとき、同期タイミングを変更す
るので、以降のデータに誤りが伝搬することはない。

【００２６】図４は本発明の第２の実施例を示す復調回
路のブロック図である。同図において、１は１ワード１
０ビットの変調データの入力端子、２は１ワード８ビッ
トの復調信号の出力端子、３は変換手段、４はビットス
リップ検出手段である。

【００２７】変換手段３を構成する、３１は変調データ
をシリアルパラレル変換するシフトレジスタ、３２はシ
フトレジスタ３１の出力をアドレスとして１ワード８ビ
ットのデータを出力するＲＯＭ、３３はＲＯＭ３２の出
力が所定の同期信号であるときに初期化される同期カウ
ンタ、３４は同期カウンタ３３の出力が所定値であるこ
とを検出するデコーダである。

【００２８】ビットスリップ検出手段４を構成する、４
２はシフトレジスタ、４６はアンドゲートである。

【００２９】以上のように構成された本実施例の復調回
路について、以下その動作について説明する。第１の実
施例と同様にして復調データが変調規則に違反している
ことを検出した結果はシフトレジスタ４２に与えられ
る。所定回数違反が検出されると、シフトレジスタ４２
のパラレル出力がすべて”Ｈ”となり、アンドゲート４
６の出力が”Ｈ”となる。デコーダ３４はこれをうけて
以降、第１の実施例と同様にして、復調データのタイミ
ングを正常に戻す。

【００３０】以上のように本実施例によれば、復調デー
タが変調規則に違反したとき、即時に同期タイミングを
変更せず、所定回数変調規則違反が生じたとき同期タイ
ミングを変更するので、ビットスリップ以外の原因で変
調規則違反が生じたときに誤動作することはない。

【００３１】図５は本発明の第３の実施例を示す復調回
路のブロック図である。同図において、１は１ワード１
０ビットの変調データの入力端子、２は１ワード８ビッ
トの復調信号の出力端子、３は変換手段、４はビットス
リップ検出手段である。

【００３２】変換手段３を構成する、３１は変調データ
をシリアルパラレル変換するシフトレジスタ、３２はシ
フトレジスタ３１の出力をアドレスとして１ワード８ビ
ットのデータを出力するＲＯＭ、３３はＲＯＭ３２の出
力が所定の同期信号であるときに初期化される同期カウ
ンタ、３４は同期カウンタ３３の出力が所定値であるこ
とを検出するデコーダである。

【００３３】ビットスリップ検出手段４を構成する、４
３はカウンタ、４４はインバータ、４５はアンドゲート
である。

【００３４】以上のように構成された本実施例の復調回
路について、以下その動作について説明する。第１の実
施例と同様にして復調データが変調規則に違反している
ことを検出した結果はカウンタ４３のクロック入力、及
びアンドゲート４５に与えられる。所定回数違反が検出
されると、カウンタ４３の上位ビットが”Ｈ”となり、
インバータ４４の出力が”Ｌ”となり、アンドゲート４
５の出力は変調規則違反の発生に係わらず常に”Ｌ”と
なる。よって以降、復調データのタイミングの変更はな
されない。

【００３５】以上のように本実施例によれば、復調デー
タが変調規則に違反した回数が所定回数を越えたとき、
以降変調規則違反が生じても同期タイミングを変更しな
いので、エラーレートが悪い条件下等でビットスリップ
以外の原因で変調規則違反が頻発しても発散することな
く安定に動作する。

【００３６】図６は本発明の第４の実施例における復調
回路のブロック図を示すものである。図１において、１
は１ワード１０ビットの変調データの入力端子、２は１
ワード８ビットの復調信号の出力端子、３１は変調デー
タをシリアルパラレル変換するシフトレジスタ、３２は
シフトレジスタ３１の出力をアドレスとして１ワード８
ビットのデータを出力するＲＯＭ、３３はＲＯＭ３２の
出力が所定の同期信号であるときに初期化される同期カ
ウンタ、３４(1) 〜３４(3) は同期カウンタ３３の出力
が所定値であることを検出するデコーダ、３５(1) 〜３
５(3) はデコーダ３４が所定の値を検出したときＲＯＭ
３２の出力を復調データとして出力するゲート、６１は
選択回路である。

【００３７】選択回路６１を構成する、６２はスイッ
チ、４１(1) 〜４１(3) は違反検出手段、６３は選択デ
コーダである。

【００３８】以上のように構成された本実施例の復調回
路について、以下その動作について説明する。図７は本
実施例の復調回路の動作を示すタイミングチャートであ
り、（ａ）は入力端子１に与えられる変調データ、
（ｂ）はＲＯＭ３２の出力、（ｃ）はカウンタ３３の出
力、（ｄ）はデコーダ３４(1) の出力、（ｅ）はゲート
３５(1)の出力、（ｆ）はデコーダ３４(2) の出力、
（ｇ）はゲート３５(2) の出力、（ｈ）はデコーダ３４
(3) の出力、（ｉ）はゲート３５(3) の出力、（ｊ）は
スイッチ６２の出力であり、かつ出力端子２に出力され
る復調データである。

【００３９】図７の（ａ）に示す１０ビット１ワードの
シリアル変調データを入力端子１に与える。シフトレジ
スタ３１は変調データをパラレルデータに変換しＲＯＭ
３２へ与える。ＲＯＭ３２は入力された変調データに対
応した図７の（ｂ）に示す復調データを出力する。変調
データにはあらかじめユニークな同期信号を挿入されて
おり、ＲＯＭ３２の出力が同期信号に対応するとき（図
７の（ｂ）に示すＳを参照）、同期カウンタ３３は初期
化される。デコーダ３４(1) は同期カウンタ３３の出力
が０のとき”Ｈ”となる（図７の（ｄ）を参照）。ゲー
ト３５(1)はデコーダ３４(1) の出力が”Ｈ”のときデ
ータを通すので、図７の（ｅ）に示すようなデータが出
力される。

【００４０】デコーダ３４(2) は同期カウンタ３３の出
力が９のとき”Ｈ”となる（図７の（ｆ）を参照）。ゲ
ート３５(2) はデコーダ３４(2) の出力が”Ｈ”のとき
データを通すので、図７の（ｇ）に示すようなデータが
出力される。

【００４１】デコーダ３４(3) は同期カウンタ３３の出
力が１のとき”Ｈ”となる（図７の（ｈ）を参照）。ゲ
ート３５(3) はデコーダ３４(3) の出力が”Ｈ”のとき
データを通すので、図７の（ｉ）に示すようなデータが
出力される。

【００４２】ここで、図７の（ａ）に示すように変調デ
ータｄ_n+1 にビットの欠落が生じた場合、ゲート３５
(1) の出力は図７の（ｅ）に示すようにそれ以降誤りと
なる。

【００４３】一方、同期カウンタ３３の出力が９のと
き”Ｈ”となるデコーダ３４(2) が接続されたゲート３
５(2) の出力に正しい復調データが現れる。

【００４４】このとき、ゲート３５(1) の出力に接続さ
れた違反検出手段４１(1) はゲート３５(1) の出力が変
調規則違反であることを検出し、同時にゲート３５(2)
の出力に接続された違反検出手段４１(2) は、ゲート３
５(2) の出力が変調規則に違反していないことを検出す
る。選択デコーダ６３はこの結果をもとに、スイッチ６
２をゲート３５(1) からゲート３５(2) に切り換える。
その結果、出力端子２には図７の（ｊ）に示すようにビ
ット欠落のあったｄ_n+1 以降のデータが正常に復調され
て出力される。

【００４５】以上のように本実施例によれば、本来の同
期タイミングの前後にあらかじめ別の同期タイミングを
用意しておき、復調データが変調規則に違反したとき、
用意した復調タイミングのうち変調規則に違反していな
い同期タイミングを採用するので、以降のデータへの誤
り伝搬防止の信頼性を向上できる。

【００４６】図８は本発明の第５の実施例における復調
回路のブロック図を示すものである。図１において、１
は１ワード１０ビットの変調データの入力端子、２は１
ワード８ビットの復調信号の出力端子、３１は変調デー
タをシリアルパラレル変換するシフトレジスタ、３２は
シフトレジスタ３１の出力をアドレスとして１ワード８
ビットのデータを出力するＲＯＭ、３３はＲＯＭ３２の
出力が所定の同期信号であるときに初期化される同期カ
ウンタ、３４(1) 〜３４(3) は同期カウンタ３３の出力
が所定値であることを検出するデコーダ、３５(1) 〜３
５(3) はデコーダ３４が所定の値を検出したときＲＯＭ
３２の出力を復調データとして出力するゲート、６１は
選択回路である。

【００４７】選択回路６１を構成する、６２はスイッ
チ、４１(1) 〜４１(3) は違反検出手段、８１(1) 〜８
１(3) は記憶手段、８２(1) 〜８２(3) はカウンタ、８
３は最小値検出手段である。

【００４８】以上のように構成された本実施例の復調回
路について、以下その動作について説明する。１０ビッ
ト１ワードのシリアル変調データを入力端子１に与え
る。シフトレジスタ３１は変調データをパラレルデータ
に変換しＲＯＭ３２へ与える。ＲＯＭ３２は入力された
変調データに対応した復調データを出力する。変調デー
タにはあらかじめユニークな同期信号を挿入されてお
り、ＲＯＭ３２の出力が同期信号に対応するとき、同期
カウンタ３３は初期化される。デコーダ３４(1) は同期
カウンタ３３の出力が０のとき”Ｈ”となる。ゲート３
５(1) はデコーダ３４(1) の出力が”Ｈ”のときデータ
を通す。デコーダ３４(2) は同期カウンタ３３の出力が
９のとき”Ｈ”となる。ゲート３５(2) はデコーダ３４
(2) の出力が”Ｈ”のときデータを通す。デコーダ３４
(3) は同期カウンタ３３の出力が１のとき”Ｈ”とな
る。ゲート３５(3) はデコーダ３４(3) の出力が”Ｈ”
のときデータを通す。

【００４９】記憶手段８１(1) 〜８１(3) はそれぞれフ
ァーストインファーストアウトメモリで構成されゲート
３５(1) 〜３５(3) の出力を所定量記憶する。違反検出
手段４１(1) 〜４１(3) は、それぞれゲート３５(1) 〜
３５(3) の出力が変調規則に違反したとき，”Ｈ”を出
力する。カウンタ８２(1) 〜８２(3) はそれぞれ違反検
出手段４１(1) 〜４１(3) の”Ｈ”の数、すなわち変調
規則に違反した回数を累算し、最小値検出手段８３に出
力する。最小値検出手段８３は記憶手段８１(1) 〜８１
(3) のうち、変調規則に違反した回数の最も少なかった
ものを選ぶ。

【００５０】ここで、記憶手段の容量は最低、同期信号
が挿入される間のワード数分用意すれば良い。

【００５１】以上のように本実施例によれば、本来の同
期タイミングと、その前後の同期タイミングで復調され
たデータを記憶しておき、それらのうち復調データの変
調規則違反の回数が最も少なかった復調データを採用す
るので、ビットスリップによるデータエラーを最小限に
抑えることができる。

【００５２】

【発明の効果】以上のように本発明は、ビットスリップ
に対し復調ワード単位を合わせ込む構成としたため、あ
るいはビットスリップに対し前後の復調タイミングで得
られるワードを採用する構成としたため、ビットスリッ
プによる誤り伝搬はない。ＤＣＣに適用することで、常
に安定した高品質の再生音を得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における復調回路の構成
を示すブロック図

【図２】同第１の実施例における復調回路の動作を示す
タイミングチャート

【図３】同第１の実施例における復調回路の他の構成を
示すブロック図

【図４】本発明の第２の実施例における復調回路の構成
を示すブロック図

【図５】本発明の第３の実施例における復調回路の構成
を示すブロック図

【図６】本発明の第４の実施例における復調回路の構成
を示すブロック図

【図７】同第４の実施例における復調回路の動作を示す
タイミングチャート

【図８】本発明の第５の実施例における復調回路の構成
を示すブロック図

【図９】ＤＣＣの再生系を示す概要のブロック図

【図１０】従来の復調回路の構成を示すブロック図

【図１１】従来の復調回路の動作を示すタイミングチャ
ート

【図１２】従来の復調回路の動作を示すタイミングチャ
ート

【符号の説明】

３変換手段４ビットスリップ検出手段３１，４２シフトレジスタ３２ＲＯＭ３３同期カウンタ３４デコーダ３５ゲート４１違反検出手段４３，８２カウンタ４４インバータ４５，４６アンドゲート６１選択回路６２スイッチ６３選択デコーダ８１記憶手段８３最小値検出手段

Claims

【特許請求の範囲】

【請求項１】１ワードｎビットの変調データを１ワー
ドｍビットの復調データに変換する変換手段と、変調データのビットの欠落あるいは過多を検出するビッ
トスリップ検出手段とを備え、上記変換手段は上記ビットスリップ検出手段の検出結果
に基づきｎビットの変調データの同期タイミングを変更
することを特徴とした復調回路。
【請求項２】変換手段は、入力変調データをシリアルパラレル変換するシフトレジ
スタと、上記シフトレジスタの出力をアドレスとしてデータを出
力するＲＯＭと、上記ＲＯＭの出力が所定の同期信号であるときに初期化
される同期カウンタと、上記同期カウンタの出力が所定値であることを検出する
デコーダと、上記デコーダが所定の値を検出したとき上記ＲＯＭの出
力を復調データとして出力するゲートとで構成された請
求項１記載の復調回路。
【請求項３】ビットスリップ検出手段は、用いる変調
方式の変調規則に違反しているワードが存在したことを
検出する請求項１記載の復調回路。
【請求項４】ビットスリップ検出手段は、用いる変調
方式の変調規則に違反しているワードが所定回数連続し
て存在したことを検出する請求項１記載の復調回路。
【請求項５】変換手段は、所定時間内に同期タイミン
グを変更する回数を所定回数以下とした請求項１記載の
復調回路。
【請求項６】変換手段は、デコーダの所定値を変更す
ることで同期タイミングの変更を実現する請求項２記載
の復調回路。
【請求項７】１ワードｎビットの変調データをシリア
ルパラレル変換するシフトレジスタと、上記シフトレジスタの出力をアドレスとして１ワードｎ
ビットのデータを出力するＲＯＭと、上記ＲＯＭの出力が所定の同期信号であるときに初期化
される同期カウンタと、上記同期カウンタの出力が所定値であることを検出する
ｘ個のデコーダと、上記デコーダが所定値を検出したとき上記ＲＯＭの出力
を出力するｘ個のゲートと、上記各ゲートの出力のいずれかを選択し復調データとし
て出力する選択回路とで構成された復調回路。
【請求項８】選択回路は、各ゲートの出力が用いる変
調方式の変調規則に違反しているか否かに基づき復調デ
ータを選択する請求項７記載の復調回路。
【請求項９】選択回路は、各ゲートの出力を所定ワー
ド記憶するｘ個の記憶手段を備え、上記各記憶手段に記
憶されたワードのうち、用いる変調方式の変調規則に違
反しているワード数の最も少ない復調データを選択する
請求項７記載の復調回路。
【請求項１０】選択回路は、各ゲートの出力を所定ワ
ード記憶するｘ個の記憶手段を備え、各デコーダのうち
出力タイミングが同期カウンタの初期化タイミングと一
致するデコーダが接続された記憶手段に記憶された復調
データを選択する請求項７記載の復調回路。
【請求項１１】選択回路は、各ゲートの出力を所定ワ
ード記憶するｘ個の記憶手段と、上記各記憶手段に記憶
されたワードの誤り訂正処理を行うｘ個の誤り訂正回路
とを備え、誤りワード数の最も少ない復調データを選択
する請求項７記載の復調回路。