JP3286025B2 - ディジタル信号検出回路 - Google Patents
ディジタル信号検出回路Info
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- JP3286025B2 JP3286025B2 JP17710293A JP17710293A JP3286025B2 JP 3286025 B2 JP3286025 B2 JP 3286025B2 JP 17710293 A JP17710293 A JP 17710293A JP 17710293 A JP17710293 A JP 17710293A JP 3286025 B2 JP3286025 B2 JP 3286025B2
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Description
れた再生信号をA/D(アナログ/ディジタル)変換し
て、ディジタル信号を検出するディジタル信号検出回路
に関するものである。
262号公報に開示されている磁気記録装置のディジタ
ル信号検出回路では、磁気記録媒体から読み出された再
生信号を波形整形回路(波形等化器)に入力することに
より、符号ビット間の干渉を取り除いている。波形整形
回路で得られた等化信号は、A/Dコンバーターと2値
化回路に入力される。2値化回路では、等化信号を2値
化することにより、2値化信号が生成される。2値化信
号はクロック発生回路に入力され、2値化信号に同期し
たクロック信号が生成される。A/Dコンバーターは、
このクロック信号に基づいて、等化信号をディジタル信
号に変換している。
66839号公報に開示されたディジタル信号検出回路
では、上記のA/Dコンバーターからのディジタル検出
信号をさらに第2の等化器に入力することにより、ディ
ジタル信号のばらつきを低減している。
従来例の構成では、2値化信号のジッターが最小になる
ように波形整形回路の特性を設定した場合、すなわち、
図4(b)に示すような2値化信号が得られるように波
形整形回路の特性を設定した場合、図4(c)に示すよ
うに、ジッターがほとんどないクロック信号が得られ
る。したがって、A/D変換を行う時刻(図の変換点K
に対応)が正確に定まる。しかしながら、この場合、変
換点Kにおける等化信号のアイ開口率が図4(a)に示
すように低下するため、正確なディジタル信号が得られ
ないという問題点を有している。
率が最大となるように波形整形回路の特性を設定した場
合、図5(a)に示すように、変換点Kにおいて符号間
干渉がほとんどない等化信号が得られる。しかしなが
ら、この場合、図5(b)に示すように、2値化信号に
ジッターが発生するため、図5(c)に示すように、A
/D変換を行う時刻が正確に定まらない。したがって、
この場合においても、正確なディジタル信号が得られな
いという問題点を有している。
様に、A/Dコンバーターと2値化回路へは、同一の波
形等化器の出力信号を入力しているため、上記と同様の
問題点を有している。
ターの後段にパーシャルレスポンス用の第2の等化器を
付加し、ディジタル信号の信頼性を向上させているが、
2値化信号のジッターが最小になるように等化特性を調
整した場合、第1の等化器の帯域が増大し、等化信号H
のS/Nの劣化が生じ、ディジタル信号のばらつきが増
大する。これは符号間干渉が原因ではないため、第2の
等化器で低減することは困難である。また、等化信号の
アイ開口率が大きくなるように等化特性を調整した場
合、変換点Kのジッターが増大し、A/D変換後のディ
ジタル信号のばらつきが生じるが、第2の等化器によっ
てこのディジタル信号のばらつきを低減させることは困
難である。
読み出された再生信号を波形等化することにより第1の
等化信号を出力する第1の波形等化器と、第1の等化信
号をクロック信号に基づいてアナログ/ディジタル変換
するアナログ/ディジタルコンバーターと、再生信号ま
たは第1の等化信号のいずれかを波形等化することによ
り第2の等化信号を出力する第2の波形等化器と、第2
の等化信号を2値化することにより2値化信号を出力す
る2値化回路と、2値化信号に同期したクロック信号を
発生するクロック発生回路とが備えられていることを特
徴とするディジタル信号検出回路である。
得られ、情報を正確に再生することが可能になる。
に基づいて説明すれば、以下のとおりである。
1に示すように、磁気ヘッドや光学ヘッド等のピックア
ップ3により記録媒体から読み出された再生信号をディ
ジタル信号に変換して出力するものである。
3からの再生信号から符号ビット間の干渉を取り除く2
系統の波形等化器1(第1の波形等化器)、2(第2の
波形等化器)と、波形等化器2で得られた等化信号2a
(第2の等化信号)を2値化する2値化回路5と、2値
化回路5で得られた2値化信号に同期したクロック信号
を生成するクロック発生回路6と、クロック発生回路6
からのクロック信号に基づいて波形等化器1で得られた
等化信号1a(第1の等化信号)をA/D変換し、ディ
ジタル信号として出力するA/Dコンバーター4とを備
えている。
コンバーター4に入力される等化信号1aの、A/D変
換時における符号ビット間の干渉を低減させるよう設定
されている。一方、上記の波形等化器2の等化特性は、
2値化回路5に入力される等化信号2aの、2値化時に
おける符号ビット間の干渉を低減させるように設定され
ている。
の再生信号は波形等化器1、2に入力される。
に、2値化回路5で2値化するときに符号ビット間の干
渉があまり起こらないような等化信号2aが得られる。
これにより、2値化回路5では、同図(b)に示すよう
に、ジッターのほとんどない2値化信号が得られる。ク
ロック発生回路6では、2値化信号に同期したクロック
信号を生成するため、同図(c)に示すように、ほとん
どジッターを含まないクロック信号が得られる。したが
って、A/D変換を行う時刻(図の変換点Kに対応)が
正確に定まる。
に、A/Dコンバーター4でA/D変換するときに符号
ビット間の干渉があまり起こらないような等化信号1a
が得られる。つまり、アイ開口率が増大した等化信号1
aが得られる。
からのアイ開口率が増大した等化信号1aが、クロック
発生回路6からのほとんどジッターを含まないクロック
信号に基づいてA/D変換される。これにより、正確な
ディジタル信号を得ることができる。したがって、情報
を正確に再生することが可能になる。
て説明すれば、以下のとおりである。なお、説明の便宜
上、前記の実施例の図面に示した部材と同一の機能を有
する部材には、同一の符号を付記し、その説明を省略す
る。
形等化器2に、ピックアップ3からの再生信号を入力す
るのではなく、図3に示すように、波形等化器1からの
等化信号1aを入力する点で前記実施例とは異なってい
る。
の再生信号は波形等化器1に入力される。
アイ開口率が増大した等化信号1aが得られる。
化信号1aを基にして、前記実施例と同様に、2値化回
路5で2値化するときに符号ビット間の干渉があまり起
こらないような等化信号2aが得られる。その結果、前
記実施例と同様に、クロック発生回路6において、ほと
んどジッターを含まないクロック信号が得られる。
同様に、波形等化器1からのアイ開口率が増大した等化
信号1aが、クロック発生回路6からのほとんどジッタ
ーを含まないクロック信号に基づいてA/D変換され
る。これにより、正確なディジタル信号を得ることがで
きる。したがって、情報を正確に再生することが可能に
なる。
磁気ディスク装置、追記型の光ディスク装置、光カード
装置、光テープ装置、磁気ディスク装置、磁気カード装
置、磁気テープ装置等の情報記録・再生装置に幅広く使
用され得る。
例に挙げたが、これに限らず、パーシャルレスポンス等
化にも本発明を応用できる。
は、記録媒体から読み出された再生信号を波形等化する
ことにより等化信号1aを出力する波形等化器1と、等
化信号1aをクロック信号に基づいてA/D変換するA
/Dコンバーター4と、再生信号または等化信号1aの
いずれかを波形等化することにより等化信号2aを出力
する波形等化器2と、等化信号2aを2値化することに
より2値化信号を出力する2値化回路5と、2値化信号
に同期したクロック信号を発生するクロック発生回路6
とが備えられている構成である。
号1aの、アナログ/ディジタル変換時における符号ビ
ット間の干渉を低減させることができ、波形等化器2に
より、等化信号2aの、2値化時における符号ビット間
の干渉を低減させることができる。これにより、正確な
ディジタル信号が得られるので、情報を正確に再生する
ことが可能になる。
が得られ、情報を正確に再生することが可能になる。
タル信号検出回路の概略の構成を示すブロック図であ
る。
る。
タル信号検出回路の概略の構成を示すブロック図であ
る。
る。
る。
Claims (1)
- 【請求項1】記録媒体から読み出された再生信号を波形
等化することにより第1の等化信号を出力する第1の波
形等化器と、第1の等化信号をクロック信号に基づいて
アナログ/ディジタル変換するアナログ/ディジタルコ
ンバーターと、再生信号または第1の等化信号のいずれ
かを波形等化することにより第2の等化信号を出力する
第2の波形等化器と、第2の等化信号を2値化すること
により2値化信号を出力する2値化回路と、2値化信号
に同期したクロック信号を発生するクロック発生回路と
が備えられていることを特徴とするディジタル信号検出
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17710293A JP3286025B2 (ja) | 1993-07-16 | 1993-07-16 | ディジタル信号検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17710293A JP3286025B2 (ja) | 1993-07-16 | 1993-07-16 | ディジタル信号検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0729306A JPH0729306A (ja) | 1995-01-31 |
JP3286025B2 true JP3286025B2 (ja) | 2002-05-27 |
Family
ID=16025188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17710293A Expired - Lifetime JP3286025B2 (ja) | 1993-07-16 | 1993-07-16 | ディジタル信号検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3286025B2 (ja) |
-
1993
- 1993-07-16 JP JP17710293A patent/JP3286025B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0729306A (ja) | 1995-01-31 |
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