KR100462536B1 - 디지탈정보신호의전송,기록및재생 - Google Patents

디지탈정보신호의전송,기록및재생 Download PDF

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KR100462536B1 KR10-1998-0701712A KR19980701712A KR100462536B1 KR 100462536 B1 KR100462536 B1 KR 100462536B1 KR 19980701712 A KR19980701712 A KR 19980701712A KR 100462536 B1 KR100462536 B1 KR 100462536B1
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요하네스 오또 푸르만
헨드릭 디르크 로데비유크 홀만
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

M이 2보다 큰 정수상수이고 fb가 채널 인코드 정보신호에서 비트 주파수일때, fb/M에서 단일 주파수 성분을 가지는 재생되는 수신 아날로그 신호를 발생시키는 채널 인코드 정보신호에서 적어도 데이터 시퀀스의 길이가 제한되도록 디지탈 정보신호는 채널신호로 채널 인코드 된다.

Description

디지탈 정보신호의 전송, 기록 및 재생
본 발명은 전송 매체를 통해 디지탈 정보신호를 전송하기 위한 장치에 관한 것으로, 특히 기록매체상의 트랙에 디지탈 정보신호를 기록하는 장치, (n-1)비트 정보 워드를 n 비트변환 워드로 변환하기 위한 컨버터 장치와, (n-1)비트 정보 워드를 n비트 채널워드로 채널 인코딩하고, 컨버터 장치를 구비하는 채널 인코더와, n 비트 변환 정보 워드를 (n-1)비트 재변환 정보 워드로 재변환하기 위한 리컨버터 장치에 관한 것이다. 또한, 본 발명은 전송방법에 관한 것이다.
기록매체 상에 디지탈 정보신호를 기록하기 위한 상술한 바와 같은 장치는 본 명세서의 말단에 기술된 종래기술 연관 서류 목록의 문헌 D1인 미국특허 USP5,142,421호에 공지되어 있다. 자기(磁氣)기록매체상의 런길이 제한 시퀀스의 기록의 과제에 관한 그 이상의 서류는 관련 서류 목록의 문헌 D2에 있다.
다음은 기록 및 재생장치에 관해서 설명한다. 그러나, 그 설명은 전송 시스템에도 동일하게 적용 가능하다는 것을 주목해야 한다.
기록매체, 특히 자기 기록매체로부터 디지탈 정보신호를 재생하기 위한 재생 장치는 종래부터 공지되어 있다. 연관 서류 목록의 문헌 D3인, 미국특허 USP5,469,462호와 연관 서류목록 문헌 D4인, EP-A 549,030호를 참조한다.
재생장치는, 종종 이득 제어용의 AGC회로와 기록매체로부터 판독된 신호를 등화 제어하기 위한 슬로프 이퀄라이저를 구비해서, 클록과 데이터 회복을 최소량의 에러로 실현한다. 때때로, 종래기술의 재생장치는 검출된 디지탈 신호가 높은 에러 비율로 나타난다.
도 1은 기록매체 상에 기록된 디지탈 정보신호를 재생하는 재생장치를 나타내는 도면.
도 2는 재생장치에 통상 있는 AGC회로의 수단에 의해 기록매체로부터 판독된 신호의 증폭과, 재생장치에 통상 있는 슬로프 이퀄라이저의 수단에 의해 기록매체로부터 판독된 신호의 균등화를 나타내는 도면.
도 3은 채널 인코더가 설치된 본 발명에 따른 기록 장치를 나타내는 도면.
도 3a는 도 3의 장치의 상세도.
도 4는 도 3의 채널 인코더에 사용되는 8-대-9 비트 컨버터 유니트, 9비트 변환된 워드를 원래의 8비트 워드로 재변환하는 9-대-8 비트 리컨버터 유니트의 예를 나타내는 도면.
도 5는 도 4의 컨버터 유니트가 구비된 채널 인코더와 대응한 채널 디코더를 나타내는 도면.
도 6은 도 5의 채널 인코더에 사용된 극성 제어 신호 발생기의 예를 나타내는 도면.
도 7은 채널 인코더에서 컨버터 유니트의 또 다른 실시예를 나타내는 도면.
본 발명에 따르면, 기록매체상의 트랙에 디지탈 정보신호를 기록하기 위한 장치는,
-디지탈 정보신호를 수신하기 위한 입력 수단과,
-채널 인코드 정보신호를 얻도록 디지탈 정보신호를 채널 인코딩하기 위한 채널 인코딩 수단과,
-채널 인코드 정보신호를 출력하기 위한 출력 수단을 구비하고, 상기 채널 인코딩 수단이, M이 2보다 큰 정수상수(整數常數)이고, fb가 채널 인코드 정보신호에서 비트 주파수일 때, 주파수 fb/M에서 거의 단일 주파수 성분을 구비하는 신호에 대한 수신을 발생시키는 채널 인코드 정보신호에서 적어도 데이터 패턴의 길이를 제한하기 위한 수단으로 구성된다.
본 발명은 다음의 인식에 의거한다. 런길이 제한(RLL; run-lenght-limited)변조 코드들은, 디지탈 전송 및 기록 시스템에 폭넓게 이용된다. 그들은, 인코드 데이터 스트림에서 하나 이상의 런길이 제약으로 도입한다. 적절한 경우는 k-제약이고, 그것은 동일 심볼의 런(run)이 최장 k+1 심볼 간격 길이로 약정한다. 이러한 제약은 데이터 천이가 규칙적으로 일어나는 것을 확인해서, 데이터 수신기에서 적당한 타이밍 회복 구성의 적당한 동작을 용이하게 한다. DC를 제거하기 위한 시스템에서도 k-제약이 자동 이득 제어에 알맞다.
현대의 전송 및 기록 시스템은 대역폭 초과를 거의 하지 않는다. 나이키스트 비율(Nyquist-rate) 데이터 패턴은 전송 또는 기록되고 초과 대역이 무시되면, 그후, 수신신호는 거의 순수한 노이즈로 구성될 것이다. 결국, 타이밍 회복, 이득제어 또는 이퀄라이저를 이용하여 어느 제어 정보를 추출하는 것이 기본적으로 불가능하고, 그 결과, 타이밍 회복, 이득제어 및 데이터 수신기에서의 적응 루프는 잘못 수렴된다. 이러한 불합리한 점을 피하기 위해, 나이키스트 비율 데이터 패턴은 제한된 지속기간을 갖는 것이 바람직하다. 이러한 제한은, 나이키스트 비율 패턴의 최대 런길이를 k2+1 심볼 간격으로 제한하는 k2 제약을 통해 달성된다. k2제약 그 자체는, 이전에 사용된 것으로 나타나지 않으나, 문헌 D2에서 나타난 바와 같이 PRML 채널의 출력에서 제로 심볼의 런길이 상에 제약의 결과로서 현존의 변조코드에 반드시 나타난다.
모든 제어 루프의 적절한 동작에 k 및 k2 제약이 필요한 반면에 충분히 필요치 않다.
본 발명은, 데이터 수신기들, 즉 슬로프 이퀄라이저가 존재하는 데이터 수신기의 특별한 범주를 충분히 달성하는데 필요한 제약에 관한 것이다. 슬로프 이퀄라이저는, 고주파수에서 점진적 롤오프(roll-off)하는 채널에 자주 이용된다. 롤오프의 슬로프와 등급은, 불확실하게 되는 경향이 있고 이 때문에 슬로프 이퀄라이저가 채용되어야 한다. 채널의 이득변동은 AGC를 경유하여 보상하고, 슬로프 이퀄라이저는 고저주파 사이의 불균형을 보상한다.
이득과 슬로프를 합쳐서 결정할 수 있도록, 수신 신호는 적어도 2개의 별개의 주파수 성분을 포함해야한다. 전송 데이터가 연장 주기동안 채널의 통과 대역내에 단일 성분만을 갖는다면, AGC와 슬로프 이퀄라이저는 잘못 수렴된다. 이러한, 문제점을 피하기 위하여, 그러한 성분을 발생하는 데이터 패턴의 최대 런길이는, 제한된다.
실용적인 전송 및 기록 시스템은, 항상 하나 이상의 AC커플링을 포함하고, 대역폭을 초과하지 않는 경향이 있다. 그러므로, 그들의 통과 대역은, 양쪽의 에지 주파수를 포함하지 않는 DC에서 나이키스트 주파수사이의 범위로 간주될 수 있다.
바람직하게는, 이 통과 대역내의 최대 단일 주파수 성분을 갖는 모든 데이터 패턴은 본 발명에 따른 길이로 제한되어야 한다. 그들은 T가 비트타임일 때, 3T,4T 및 6T의 주기를 가지는 데이터 패턴이다.
그러므로, 본 발명에 따르면, 데이터 패턴의 길이가 소정의 길이를 초과하지 않는다는 점에서 하나 이상의 그들 데이터 패턴에 관한 제약은 도입하는 변조 코드를 제반한다.
또한, 본 발명은 기록 장치 내에 포함되는 채널 인코더에 사용되는 특정의 컨버터 장치와, 대응한 재생장치에 사용되는 대응한 리컨버터에 관한 것이다.
본 발명의 특성과 그 외의 목적은 다음의 상세한 설명에서 기술되는 실시예를 참조하여 더 명확하게 될 것이다.
기록매체 상의 트랙으로부터 디지탈 정보신호를 재생하는 재생장치는, 재생된 정보신호의 진폭을 제어하는 자동 이득 제어회로와, 재생된 정보신호의 주파수 특성을 제어하는 슬로프 이퀄라이저를 일반적으로 구비하고 있다. 도 1은 그러한 재생장치의 예를 나타내고 있다. 자기 판독 헤드 1의 형으로 된 판독수단은, 자기 기록매체 2로부터 정보를 판독하기 위해 있다. 기록매체 2로부터 판독된 신호는, 이득 제어 신호를 수신하는 제어신호 입력 6과 이득 제어 출력 신호를 공급하는 출력 8을 갖는 자동 이득 제어회로 4에 공급된다. 이 신호는, 제어 신호 입력 14와 등가화된 출력 신호를 공급하는 출력 16을 가진 슬로프 이퀄라이저 회로 12의 입력 10으로 공급된다. 등가화된 출력 신호는, 비트 검출기 회로 20의 입력 18로 공급된다. 이 비트 검출기 회로는, 예를 들면, 비터비(Viterbi) 검출기의 검출에 따른 비트 검출기 회로를 포함하는 A/D컨버터에 의해 슬로프 이퀄라이저 회로 12로부터 상기 등가화된 출력 신호 상에 비트검출을 실현한다. A/D 컨버터의 샘플 비는, 신호 그 자체로부터 추출된다. 재생 정보신호는 비트 검출기 회로 20의 출력 22에서 이용 가능할 것이다.
제어 신호 발생기는 도시되지 않으나, 비트 검출기 유니트 20에 포함되고 제 1 제어 신호 s1을 제어 신호 출력 26으로 공급하고 제 2 제어신호 s2를 비트 검출기 유니트 20의 제어 신호 출력 28로 공급하게 된다. 제어 신호 출력 26은 자동 이득 제어 회로 4의 제어 신호 입력 6에 접속되어서 제어 신호 s1은 자동 이득 제어 회로 4의 설정을 제어한다. 제어 신호 출력 28은 슬로프 이퀄라이저 회로 12의 제어 신호 입력 14에 접속되어서 제어신호 s2는 이퀄라이저 회로 12의 슬로프 이퀄라이저의 설정을 제어한다.
제 1 및 제 2 제어 신호 s1과 s2는 공지의 방법으로 얻어질 수 있다. 그 내용은 연관 문헌의 목차 문헌 D5의 IEEE Transactions publication of Cherubini에 언급되어 있다.
자동 이득 제어 회로 4와 슬로프 이퀄라이저 회로 12의 기능은 도 2를 참조 하여 더 설명한다. 제 1 제어 신호 s1에 응답해서, 자동 이득제어 회로 4는 주파수와 독립적인 그 입력에 인가되는 신호의 증폭을 행한다. 이것은, 제어 신호 s1에 대한 두개의 다른 제어 신호 값에 각각 응답하는 두개의 증폭률 A1, A2로 나타낸 두개의 선 A1, A2로 도 2에 도시되어 있다. 제 2 제어 신호 s2에 응답해서, 이퀄라이저 회로 12는 그 입력에 인가된 신호의 주파수 의존 증폭을 행한다. 이것은, 제어 신호 s2에 대한 두개의 다른 제어 신호 값에 각각 응답하여 두개의 다른 필터 특성 F1, F2를 표시하는 두개의 선 F1, F2로 도 2에 도시되어 있다.
기록매체로부터 판독된 신호에 응답해서, 비트 검출기 회로 20은 정정 비트 검출 결과와 같이 두개의 제어신호 s1, s2를 발생한다.
여기서, 기록매체로부터 판독된 신호는, 하나의 주파수 성분을 포함하는 아날로그 재생신호로 가정한다. 바꾸어 말하면, 재생정보신호의 주파수 특성은 기록 매체로부터 판독되고, 아날로그 형태이며, 하나의 주파수 성분을 가진다. 기록된 디지탈 정보신호에서 다양한 데이터 패턴에 의해 단일 주파수 성분을 갖는 아날로그 형태로 재생된 정보신호가 생긴다. 그러한 디지탈 데이터 시퀀스의 예는 :
3T 패턴. . .110110110110110. . . .
4T 패턴. . .1100110011001100. . . , 및
. . .1110111011101110. . . ,
6T 패턴. . .111000111000111. . . .
이다.
다른 패턴도 가능하다.
상기 주어진 제 1 패턴으로, fb가 정보신호의 비트주파수이고, T가 디지탈 정보신호의 비트 타임 간격일 때, 그 1/3T와 같은 주파수 값 fb/3에서 재생시의 단일 주파수 성분을 갖는 아날로그 신호가 생긴다. 상기 주어진 두개의 4T패턴으로, 1/4T와 같은 주파수 값 fb/4에서 단일 주파수 성분을 갖는 재생시의 아날로그 신호가 모두 생긴다. 마지막 패턴으로, 1/6T와 같은 주파수 값 fb/6에서 단일 주파수 성분을 갖는 재생시의 아날로그 신호가 생긴다.
예를 들면, 3T 패턴도 DC의 주파수 스펙트럼에서 피크를 갖는 것에 주목해야 한다. 그러나, 전송 채널(예를 들면, 기록-재생 경로)은 이 주파수에 대해 동작하지 않는다. 같은 방법으로, 상기 주어진 일부 패턴이 나이키스트 주파수(1/2T)의 주파수 스펙트럼에서 피크가 나타난다. 그러나, 일반적으로, 전송 채널도 나이키스트 주파수에 대해 동작하지 않는다. 그 결과, 재생된 아날로그 신호는, 일반적으로 DC와 나이키스트 주파수에서 주파수 피크가 없다.
기록매체로부터 판독된 다중 주파수 성분 신호에 대해서, 비트 검출기 회로는, AGC회로가 값 A1으로 설정되고, 슬로프 이퀄라이저가 커브 F2로 설정되도록 제어신호 s1, s2를 생성한다고 가정한다. 이것이 주파수 값 f1에서 일정한 증폭률 M(f1)을 의미하는 주파수 의존 증폭률 A1 · F2를 발생한다. 여기서, 이 신호의 내용은 주파수 f1을 갖는 단일 성분 신호로 바뀐다고 가정한다. 상기 증폭률 M(f1)은, 이 신호에 대한 정확한 증폭률이다.
여기서, A1 · F2는 A2 · F1과 같다고 가정한다. 이 상태에서, 주파수 성분 f1을 갖는 단일 성분 신호가 재생된다고 가정하면, 발생된 제어신호에 의해 AGC회로가 값 A2로 설정되고, 슬로프 이퀄라이저가 커브 F1로 설정되며, 또, 단일 주파수 성분 신호에 대해 정확하게 설정되는 증폭률M(f1)이 생긴다. 그러나, 다른 주파수 성분이 기록매체로부터 판독된 신호에 나타나자마자, AGC와 슬로프 이퀄라이저 모두가 잘못 설정되어서, 고 에러 비트 검출이 되어, 기록매체로부터 판독된 데이터는 사라져 버린다.
그래서, 본 발명은 기록매체 상에 기록된 단일 주파수 디지탈 정보신호 성분이 재생시에 단일 주파수 신호 성분에 대해 정확한 AGC회로 4와 슬로프 이퀄라이저 12를 위한 설정이 되지만, 복수의 주파수 성분을 포함하는 디지탈 정보신호가 재생 되자마자 에러가 나기도 한다.
그래서, 본 발명에 따르면, 디지탈 정보신호가 기록되고 하나의 단일 주파수 성분을 가지는 아날로그 재생신호로 되는 긴 데이터 패턴은 기록하려고 하는 데이터 스트림에 나타나지 않아야 한다.
도 3은 기록매체에 디지탈 정보신호를 기록하기 위한 장치의 실시예를 나타낸다. 이 장치는, 기록되는 디지탈 정보신호를 수신하기 위한 입력 단자 30을 구비한다. 입력 단자 30은, 하드디스크이어도 되는 기록매체 2상에 상기 채널 인코드 디지탈 정보신호를 기록하기 위한 자기 기록 헤드 38의 형태로 있고, 채널 인코드 디지탈 정보신호가 기록 유니트로 공급하기 위한 출력 36을 갖는 채널 인코더회로 34의 입력 단자 32에 접속된다.
채널 인코더는, 기록매체 상에 기록하기에 적합하도록 디지탈 정보신호를 인코드 한다. 다양한 제약은, 채널 인코드 정보신호에 의해 만족되어야 한다. 그러한 제약 중 하나는, 데이터 시퀀스에서 서로의 뒤에 최대 k+1의 '1들' 또는 '0들'을 포함하는 채널 인코드 정보신호를 나타내는 k-제약이 있다. 이런 제약은, 기록된 정보신호의 재생시에 충분한 비트 클록 회복을 실현하고, 또, 재생장치에서 AGC회로에 정확한 AGC 설정을 실현하기 위해 필요하다. 또한, 상술한 바와 같이, 제약은, 상기 주어진 것들과 같고, 하나의 단일 주파수 성분을 갖는 긴 데이터 패턴이 기록하려고 하는 데이터 스트림에서 나타나지 않아야 되는 기록하려고 하는 채널신호상에서 나타나야 한다.
도 3a는 도 3의 장치의 더 상세한 도면이다. 그 장치는, 예를 들면, 종래의 공지기술과 같이 (n-1)비트 정보 워드를 n비트 채널 워드로 변환하는 채널 컨버터 34A를 구비한다. 또한, 버퍼 메모리 34B는, 변환 데이터 워드의 시퀀스의 충분한 길이를 저장하도록 구성된다. 검출기 유니트 34C는 상기 정의된 데이터 패턴을 검출하는데 이용가능하고, 그것에 의해 데이터 패턴이 소정의 길이를 초과하는 단일 주파수 성분을 구비하는 재생시의 아날로그 신호로 된다. 이러한 검출시에, 제어신호는, 검출기 34C에 의해 극성 인버터 34D로 공급된다. 극성 인버터는, 소정의 길이를 초과하는 상기 정의된 데이터 패턴과 일치하는 위치에서 변환 데이터워드의 시퀀스를 반전한다. 그 결과, 상기 소정의 길이를 초과하는 데이터 패턴은 절반 두개로 줄여서, 각 절반이 상기 소정길이 보다 짧게된다. 이것을 또 다른 실시예에서 설명하면 다음과 같다.
도 3a를 참조하여 설명된 인코더는 연관 서류 목록 문헌 D6의 R.0.Carter에 의해 기술된 바와 같이 특별한 극성 비트 인코더의 형태이다.
일례로서, 도 4는 상기의 목적을 실현할 수 있는 채널 인코더를 사용하는 8비트 정보 워드를 9비트 변환 워드로 변환하는 컨버터를 나타내고, 동시에 해당 채널 디코더에서 사용될 수 있는 대응한 9-대-8 비트 리컨버터를 나타낸다.
채널 인코더와 그에 대응하는 채널 디코더는 도 5를 참조해서 설명한다. 도 4는 8비트 정보 워드가 9비트 변환 워드로 변환되는 바이트형 컨버터 40을 나타낸다. 컨버터 40의 입력 32는, 본 예에서는 입력 32로 공급되는 연속적인 8비트 정보 워드의 각각이 비트 a8m,을 a8m+7에 공급하는 8개의 출력 42.1-42.8을 갖는 직병렬 컨버터 41에 접속된다. 컨버터 40은, 연속적인 변환 워드의 9 비트를 공급하는 9개의 출력 44.1-44.9를 가진다. 출력44.5는 '1비트'를 공급하는 단자에 접속된다. 또한, 직병렬 컨버터 40의 출력 42.4와 42.5는, 컨버터 40의 출력 44.4와 44.6에 각각 직접 접속된다. 컨버터 40은 6개의 승산기 유니트 46.1-46.6에 더 구비된다. 출력 42.1은, 승산기 유니트 46.1의 해당 입력에 접속되고, 그 출력은 컨버터 40의 출력 44.1에 접속된다. 출력 42.2는 EXOR 게이트 46.2의 해당 입력에 접속되고, 그 출력은 컨버터 40의 출력 44.2에 접속됨과 동시에, EXOR게이트 46.1의 제 2 입력에 접속된다. 출력 42.3과 42.4는, 승산기 유니트46.3의 해당 입력에 접속되고, 그 출력은 컨버터 40의 출력 44.3과 접속됨과 동시에, 승산기 유니트 46.2의 제 2 입력에도 접속된다. 출력 42.5와 42.6은, 승산기 유니트 46.4의 해당 입력에 접속되고, 그 출력은 컨버터 40의 출력 44.7에 접속됨과 동시에, 승산기 유니트 46.5의 해당 입력에 접속된다. 출력 42.7은, 승산기 유니트 46.5의 제 2 입력에 접속되고, 그 출력은 컨버터 40의 출력 44.8에 접속됨과 동시에 승산기 유니트 46.6의 해당 입력에 접속된다. 출력 42.8은, 승산기 유니트 46.6의 제 2 입력에 접속되고, 그 출력은 컨버터 40의 출력 44.9에 접속된다.
해당 리컨버터 50은, 입력 52,1-52.9를 각각 경유하여 b9m, . . . . . ,b9m＋8로 표시된 상기 연속적인 9비트 변환 워드의 9비트를 수신한다. 리컨버터 50은, 8개의 승산기 유니트 54.1-54.8의 형태인 8개의 승산기 유니트와, 8개의 입력 58.1-58.8을 가지는 병직렬 컨버터 56에 설치되고, 그 출력은 리컨버터 50의 출력 60에 접속된다.
입력 52.1과 52.2는, 승산기 유니트 54.1의 해당 입력에 접속되고, 그 출력은 병직렬 컨버터 56의 입력 58.1에 접속된다. 입력 52.2, 52.3은, 승산기 유니트 54.2의 해당 입력에 접속되고, 그 출력은 병직렬 컨버터 56의 입력 58.2에 접속된다. 입력 52.3과 52.4는, 승산기 유니트 54.3의 해당 입력에 접속되고, 그 출력은 병직렬 컨버터 56의 입력 58.3에 접속된다. 입력 52.4와 52.5는 승산기 유니트 54.4의 해당 입력에 접속되고, 그 출력은 병직렬 컨버터 56의 입력 58.4에 접속된다. 입력 52.5와 52.6은 승산기 유니트 54.5의 해당 입력에 접속되고, 그 출력은 병직렬 컨버터 56의 입력 58.5에 접속된다. 입력 52.6과 52.7은, 승산기 유니트 게이트 54.6의 해당 입력에 접속되고, 그 출력은 병직렬 컨버터 56의 입력 58.6에 접속된다. 입력 52.7과 52.8은, 승산기 유니트 54.7의 해당 입력에 접속되고, 그 출력은 병직렬 컨버터 56의 입력 58.7에 접속된다. 입력 52.8과 52.9는, 승산기 유니트 54.8의 해당 입력에 접속되고, 그 출력은 병직렬 컨버터 56의 입력 58.7에 접속된다. 입력 52.8과 52.9는, 승산기 유니트 54.8의 해당 입력에 접속되고, 그 출력은 병직렬 컨버터 56의 입력 58.8에 접속된다. 병직렬 컨버터 56은, 그 입력으로 공급된 8비트 병렬 워드를 8비트 재변환 워드의 직렬 데이터 시퀀스로 변환한다. 재변환된 8비트 워드는 입력 32에 공급되는 원래의 8비트 워드와 동일하다.
리컨버터 50의 주 특성은, 그 극성에 무관한 것이고, 9비트 변환된 워드는 물론 그 해당 극성이 반전된 9비트 워드도 리컨버터 50에 의해 동일한 8비트 정보 워드로 재변환 된다.
또한, 상술한 것처럼, 컨버터-리컨버터의 결합은 리컨버터 50에 의해 잘못 수신된 하나의 비트가 재변환된 워드내의 최대 2개의 연속적인 비트에 영향을 미치게 된다. 리컨버터내의 에러 전파가 최대 2개의 심볼 간격으로 제한되는 것이다. 또한, 에러는 워드 경계 이상으로 전파되지 않는다.
여기서, (n-1)비트 정보 워드를 n 비트 변환 워드로 변환하는 컨버터에 대해 도 4의 컨버터의 일반화를 간단히 하여, 상술한 8-대-9 컨버터의 논의를 없어지게 한다는 것이다. 동일한 것은 상기 언급된 일반화된 리컨버터일 수 있다. 그렇게 일반화된 컨버터와 리컨버터는 모두 본 발명의 범위 내에 포함된다.
여기서, 도 4에 나타난 바와 같이 컨버터-리컨버터 결합은, 전송 기술자에 의해 정규적으로 사용되는 {1,-1} 값을 갖는 디지탈 신호를 변환/재변환한다는데 의미가 있다는 것을 주목해야 한다. 그러한 신호에 의해, 승산기 유니트는 실제의 승산기 유니트가 된다. '0들'을 '-1'비트로 '1들'을 '1'비트로 변환함으로써 '0들' 과 '1들'을 갖는 2진 디지탈 신호에서 디지탈 값{1,-1}이 얻어지게 된다.
도 4에 나타난 바와 같이, 동일한 컨버터와 리컨버터 결합은,'0들'과 '1들' 에 의한 '정상' 표시로 표현된 2진 신호를 직접 변환-재변환하는데 사용될 수 있을 것이다. 그러한 상태에서, 승산기 유니트는, 모두 EXOR 게이트 또는 EXNOR게이트 형태일 수 있다. 컨버터에서 EXNOR 게이트를 사용할 때, EXNOR 게이트는 리컨버터에 사용해야 한다. 컨버터에서 EXOR 게이트를 사용할 때, 그것은 '0'비트를 단자 44.5에 인가하는데 필요하다. 또한, 리컨버터 유니트에서도 EXOR 게이트를 사용해야한다.
도 7은 40'로 표시된 컨버터의 또 다른 실시예를 나타낸다. 이 컨버터 40'은 리컨버터 50과 함께 동작하며 사용될 수 있다. 일정 값 '1'이 단자 44.1에 인가되는 사실 때문에, 컨버터 40'에는 하나 그 이상의 승산기 유니트가 더 존재하게 된다. 컨버터 40'에 관한 더 이상의 설명은 도 4의 컨버터 유니트 40의 연장 설명한 후에 필요하지 않다. 컨버터 유니트의 다른 출력 단자에 '1' 값이 인가되는 경우, 다양한 컨버터의 다른 실시예가 가능한 것에 더 주목해야 한다.
도 5는 정보 워드를 채널 워드로 인코딩하기 위한 도 3의 채널 디코더 34의 예를 나타내고 채널 인코더에 의해 발생된 채널 워드를 원래의 정보 워드로 디코딩 하기 위해 사용되는 해당 채널 디코더를 나타낸다. 채널 인코더는 참조 부호 34'로 표시되고 도 4를 참조하여 상기 설명된 컨버터 40을 구비한다. 채널 인코더 34'는, pm으로 표시되는 극성 제어신호의 영향하에서 컨버터 40에 의해 공급된 상기 변환된 데이터스트림의 극성을 반전할 수 있는 극성 반전 회로 60을 더 구비한다. 또한, 제어 신호 발생기 62는 극성제어 신호 pm을 생성하기 위해 설치되고, 그 신호 pm는 출력 68로 공급한다.
후술하는 것처럼, 극성 제어 신호는 자동으로 각 비트에 대해 생성된다. 변환된 데이터스트림의 극성을 바꿈으로써, 추가의 주파수 성분은, 극성 반전이 일어나는 경계에서 발생한다. 이 때에, AGC회로 4와 슬로프 이퀄라이저 회로 12가 정확하게 설정하게 된다. 극성 제어 신호 발생기 회로는, 8비트 원래의 정보 워드와 그 결과의 9비트 채널 워드로부터 극성 제어 신호 pm를 발생하므로, 각각의 8비트 정보 워드의 적어도 1비트를 수신하기 위한 제 1 입력 64와 각각의 9비트의 채널 워드의 적어도 1비트를 수신하기 위한 제 2 입력 66을 가진다.
도 6은 도면부호 62'로 나타낸 극성 제어 신호 발생기 회로 62의 예를 나타낸다. 발생기 회로 62'는, 승산기 유니트 70,72의 형태로 된 승산기 유니트를 포함 한다. 승산기 유니트 71은, 각 (n-1)비트 정보 워드의 제 1(최하위비트)비트 및 제 4비트를 수신하기 위한 제 1 및 제 2 입력이 있다. 승산기 유니트 70의 출력은, 승산기 유니트 72의 제 1 입력에 접속된다. 이 승산기 유니트 회로의 제 2 입력은, 각 (n-1) 비트 정보 워드의 제 5비트를 수신한다.
발생기 회로는 승산기 유니트 74.76 형태의 2개 그 이상의 승산기 유니트 회로를 포함한다. 승산기 유니트 72의 출력은, 승산기 유니트 74의 제 1 입력에 접속되고, 그 출력은 발생기 회로 62'의 출력 68에 접속된다. 발생기 회로 62'의 입력 66은 지연회로 78을 경유하여 승산기 유니트 76의 제 1 입력에 접속된다. 승산기 유니트 76의 출력은 승산기 유니트 74의 제 2 입력에 접속된다. 승산기 유니트 76의 제 2 입력은 '-1' 신호를 수신한다.
현재 변환된 9비트워드의 마지막 비트는 입력 66으로 공급되어 9T의 시간 간격에 걸쳐 지연 유니트 78에서 지연된다. 발생기 회로 62'에 의해 생성된 극성 제어 신호는, 상술한 모든 패턴의 런길이를 최대 14로 제한한다.
또한, 도 6의 기술된 실시예에서는, 회로의 디지탈 신호를 {-1.1} 표시로 가정한다. 도 6의 회로는 '정규적인' 2진 표시법 {0,1}로 디지탈 신호를 처리하도록 변형된다. 이것은, 승산기 유니트를 EXNOR회로로 대체함으로써 실현된다. 이 경우에, 신호 '0'은 승산기 유니트 76의 제 2 입력에 인가되어야 한다.
EXOR로 승산기 유니트를 대체할 때, 승산기 유니트 76의 제 2 입력에 인가되는 신호는 '1' 신호이어야 한다.
또 다른 극성 제어 신호 발생기를 사용함으로써, 기록되는 신호가 DC 성분이 없다는 요구조건과 같은 기록되는 신호에 대한 다른 제약을 실현시키는 것이 가능한 것에 주목한다.
적어도 9개의 데이터심볼의 길이를 갖는 상기 주어진 모든 데이터 패턴을 억제할 수 있는 '최적의' 극성 제어 신호 발생기는 다음과 같은 식으로 나타낼 수 있다.
단 '-'는 논리 부정을 나타내고, ' . '와 '+'는 논리 AND 와 OR 연산을 각각 나타낸다. 이 식은 잠재적인 양이 맵핑(mapping) '-1'→'1'과 '+1'→'0'에 따라 논리 표시{0,1}로 먼저 바뀌게 된다고 가정한다.
얻어진 양 tm이 {-1,1} 표시로 재변환된 후, 여기서, 극성 제어 신호 pm는 다음식으로부터 얻어질 수 있다.
단 '.' 심볼은 도 4 및 6을 참조하여 설명된 것처럼 그 의미에 있어서 실제 곱셈을 의미한다.
본 발명은 그 바람직한 실시예를 참조해서 기술한 반면에, 이것들은 이 실시예로 제한되는 것이 아니다. 그래서, 본 발명의 기술사상을 해치지 않고, 청구 범위에 정의된 대로 당업자가 다양한 변경을 할 수 있다. 예로서, 기록과 재생상태에 대한 모든 실시예는 자기 또는 광학 중 하나 이다. 이전에 기술한 바와 같이, 본 발명은 방송 시스템과 같은 전송 시스템에 적절히 응용할 수 있다.
또한, 본 발명은, 상기 개시된 것처럼, 각각 및 모든 신규한 특징 또는 그 특징들의 조합을 포함한다.
(연관 서류의 목차)
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transmission over metallic cables'.
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Claims (19)

  1. 전송 매체를 경유하여 디지탈 정보신호를 전송하는 장치에 있어서,
    디지탈 정보신호를 수신하는 입력수단과,
    채널 인코드 정보신호를 얻도록 디지탈 정보신호를 채널 인코딩 하는 채널 인코딩 수단과,
    채널 인코드 정보신호를 출력하는 출력 수단을 구비하고,
    상기 채널 인코딩 수단은, M이 2보다 큰 정수상수이고, fb가 채널 인코드 정보신호에서 비트 주파수일 때, 수신시에 주파수 fb/M에서 단일 주파수 성분을 포함하는 신호를 발생시키는 채널 인코드 정보신호에서 적어도 데이터 패턴의 길이를 제한하는 수단을 구비한 것을 특징으로 하는 전송 매체를 경유하여 디지탈 정보신호를 전송하는 장치.
  2. 제 1 항에 있어서,
    M=3인 것을 특징으로 하는 전송 매체를 경유하여 디지탈 정보신호를 전송하는 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제한 수단은, 수신시에 fb/4에서 단일 주파수 성분을 포함하는 신호를 발생시키는 채널 인코드 정보신호에서 데이터 패턴의 길이를 제한하도록 구성된 것을 특징으로 하는 전송 매체를 경유하여 디지탈 정보신호를 전송하는 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제한 수단은 N이 4 보다 큰 정수상수 일 때, 수신시에 fb/N에서 단일 주파수 성분을 포함하는 신호를 발생시키는 채널 인코드 정보신호에서 적어도 데이터 패턴의 길이를 제한하도록 구성된 것을 특징으로 하는 전송 매체를 경유하여 디지탈 정보신호를 전송하는 장치.
  5. 제 1 항에 있어서,
    기록매체 상의 트랙에 디지탈 정보신호를 기록하기 위하여, 상기 출력수단은 상기 기록매체의 트랙에 채널 인코드 정보신호를 기록하도록 구성되고, 상기 제한 수단은, M이 2 보다 큰 정수상수이고. fb가 채널 인코드 정보신호에서 비트 주파수 일 때, 재생시에 주파수 fb/M에서 단일 주파수 성분을 포함하는 신호를 발생시키는 채널 인코드 정보신호에서 적어도 데이터 패턴의 길이를 제한하도록 구성된 것을 특징으로 하는 전송 매체를 경유하여 디지탈 정보신호를 전송하는 장치.
  6. (n-1)이 짝수 정수일 때, (n-1)비트 정보 워드를 n비트 변환 워드로 변환하는 컨버터에 있어서,
    (n-1) 비트 정보 워드를 수신하는 n-1개의 단자(42.1-42.8)와,
    각각이 제 1 및 제 2 입력과 출력을 가지는 n-3개의 신호 결합 유니트(46.1-46.6)와,
    n 비트 변환 워드를 공급하는 n개의 출력 단자(44.1-44.9)를 구비하고,
    i가 1≤ i≤ (n-3)/2 사이의 정수변수일 때,
    i번째 단자(42.1)는 i번째 신호 결합 유니트(46.1)의 제 1 입력에 접속되고 그 출력은 컨버터의 i번째 출력 단자(44.1)에 접속되고,
    (n-1)/2 번째 단자(42.4)는 (n-3)/2 번째 신호 결합 유니트(46.3)의 제 2 입력에 접속됨과 동시에 컨버터의 (n-1)/2 번째 출력 단자(44.4)에 접속되며,
    (i+1) 번째 신호 결합 유니트의 출력은 i번째 신호 결합 유니트의 제 2 입력에 접속되고,
    j가 (n+3)/2≤ j≤ n-1 사이의 정수변수일 때,
    j번째 단자(42.8)는 (j-2)번째 신호 결합 유니트(46.6)의 제 1 입력에 접속 되고, 그 출력은 컨버터의 (j+1)번째 출력단자(44.9)에 접속되며,
    (n+1)/2 번째 단자(42.5)는 (n-1)/2 번째 신호 결합 유니트(46.4)의 제 2 입력에 접속됨과 동시에 컨버터의 (n+3)/2 번째 출력 단자(44.6)에 접속되고,
    (j-2)번째 신호 결합 유니트의 출력은 (j-1)번께 신호 결합 유니트의 제 2 입력에 접속되며,
    컨버터의 (n+1)/2 번째 출력 단자(44.5)는 일정의 전위점에 접속되는 것을 특징으로 하는 컨버터.
  7. n이 정수일 때, (n-1)비트 정보 워드를 n비트 변환 워드로 변환하는 컨버터에 있어서,
    (n-1)비트 정보 워드를 수신하는 n-1개의 단자(42.1-42.8)와,
    각각이 제 1 및 제 2 입력과 출력을 가지는 n-2개의 신호 결합 유니트와,
    n비트 변환 워드를 공급하는 n개의 출력 단자(44.1-44.9)를 구비하고,
    i는 1≤ i≤ (n-2)사이의 정수변수일 때,
    i번째 단자(42.1)는 i번째 신호 결합 유니트(46.1)의 제 1 입력에 접속되고, 그 출력은 컨버터의 i번째 출력 단자에 접속되고,
    (i+1)번째 단자(42.4)는 i번째 신호 결합 유니트의 제 2 입력에 접속되며,
    컨버터의 하나 그 이상의 출력 단자가 일정 전위점에 접속되는 것을 특징으로 하는 컨버터.
  8. 제 6 항 또는 제 7 항에 있어서,
    n=9인 것을 특징으로 하는 컨버터.
  9. 제 6 항 또는 제 7 항에 있어서,
    직렬 형태를 병렬 형태로 상기 입력(32)에 공급된 (n-1)비트 정보 워드를 변환하는 입력(32)과 n-1개의 출력을 가지는 직병렬 컨버터를 더 구비하고, 상기 직병렬 컨버터의 n-1개의 출력의 각각이 컨버터의 n-1개의 단자의 해당 단자에 접속되는 것을 특징으로 하는 컨버터.
  10. 청구항 6 또는 7의 컨버터를 포함하고, (n-1)비트 정보 워드를 n비트 채널워드로 채널 인코딩 하는 채널 인코더에 있어서,
    극성 제어 신호(pm)에 응답해서 컨버터에 의해 공급된 n 비트 변환 워드의 극성을 반전하는 극성반전 수단(60)과,
    상기 극성 제어 신호를 발생하는 극성 제어 신호 발생기 수단(62)과,
    n비트 채널 워드를 공급하는 출력 수단을 더 구비한 것을 특징으로 하는 채널 인코더.
  11. 제 10 항에 잇어서,
    상기 극성 제어 신호 발생기 수단은 극성 반전 수단에 의해 발생된 채널 워드와 컨버터에 공급되는 정보 워드에 응답해서 상기 극성 제어 신호를 발생하도록 구성된 것을 특징으로 하는 채널 인코더.
  12. 제 11 항에 있어서,
    상기 극성 제어 신호 발생기 수단은 M이 2보다 큰 정수상수이고, fb가 채널 인코드 정보신호에서의 비트 주파수일 때, 소정 시간 간격을 초과하고, fb/M과 같은 단일 주파수 성분을 가지는 데이터 시퀀스가 채널 워드의 데이터스트림에 부재하도록 상기 극성 제어 신호를 발생하도록 구성된 것을 특징으로 하는 채널 인코더.
  13. 제 10 항에 있어서,
    n=9일 때, 상기 극성 제어 신호 발생기 수단은,
    8비트의 정보 워드를 수신하는 제 1 입력수단(64)과,
    9비트의 채널 워드를 수신하는 제 2 입력수단(66)과,
    극성 제어 신호를 공급하는 출력수단(68)과,
    입력수단에 접속되는 제 1 및 제 2 입력과 출력을 가지는 제 1 신호 결합수단(7())과,
    제 1 신호 결합 수단의 출력에 접속되는 제 1 입력, 상기 입력수단에 접속된 제 2 입력 및 출력을 가지는 제 2 신호 결합 수단(72)과,
    제 2 신호 결합 수단의 출력에 접속되는 제 1 입력, 제 2 입력 및 출력수단(68)에 접속되는 출력을 가지는 제 3 신호 결합 수단(74)과,
    제 2 입력 수단에 접속되는 제 1 입력, 일정 전위의 신호를 수신하는 제 2 입력 및 제 3 신호 결합 수단의 제 2 입력에 접속되는 출력을 가지는 제 4 신호 결합수단(76)을 구비하는 것을 특징으로 하는 채널 인코더.
  14. 기록매체의 트랙에 디지탈 정보신호를 기록하는 장치에 있어서,
    디지탈 정보신호를 수신하는 입력 수단과,
    채널 인코드 정보신호를 얻기 위한 청구항 10의 채널 인코더와,
    기록매체의 트랙에 채널 인코드 정보신호를 기록하는 기록 수단을 구비하는 것을 특징으로 하는 장치.
  15. n이 정수일 때, n비트 변환 정보 워드를 (n-1)비트 재변환 정보 워드를 재변환하는 리컨버터에 있어서,
    n 비트 변환 정보 워드를 수신하는 n개의 입력 단자(52.1-52,9)와,
    제 1 및 제 2 입력과 출력을 각각 가지는 n-1개의 신호 결합 유니트(54.1-54.8)와,
    (n-1)비트 재변환 워드를 제공하는 n-1개의 단자(58.1-58.8)를 구비하고,
    i가 1≤ i≤ (n-1) 사이의 정수변수일 때,
    i번째 입력 단자(52.1)는 i 번째 신호 결합 유니트(54.1)의 제 1 입력에 접속되고, 그 출력은 리컨버터의 i번째 단자(58.1)에 접속되며,
    (i+1)번째 입력 단자는 i 번째 신호 결합 유니트의 제 2 입력에 접속되는 것을 특징으로 하는 리컨버터.
  16. 제 15 항에 있어서,
    n=9인 것을 특징으로 하는 리컨버터.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 리컨버터는, 병렬 형태를 직렬 형태로 n-1개의 입력에 공급된 (n-1)비트 재변환 정보 워드를 변환하는 n-1개의 입력(58.1-58.8)과 하나의 출력(60)을 가지는 병직렬 컨버터를 더 구비하고, 병직렬 컨버터의 n-1개의 입력의 각각이 리컨버터의 n-1개의 단자의 해당 단자에 접속되는 것을 특징으로 하는 리컨버터.
  18. 전송 매체를 경유하여 디지탈 정보신호를 전송하는 방법에 있어서,
    디지탈 정보신호를 수신하는 스텝과,
    채널 인코드 정보신호를 얻도록 디지탈 정보신호를 채널 인코딩하는 스텝과,
    채널 인코드 정보신호를 출력하는 스텝을 구비하고,
    상기 채널 인코딩 스텝은 M이 2보다 큰 정수상수이고, fb가 채널 인코드 정보신호에서 비트 주파수일 때, fb/M과 같은 단일 주파수 성분을 가지는 채널 인코드 정보신호에서 적어도 데이터 시퀀스의 길이를 제한하는 서브스텝을 구비하는 것을 특징으로 하는 디지탈 정보신호를 전송하는 방법.
  19. 제 18 항에 있어서,
    기록매체의 트랙에 정보신호를 기록하기 위하여, 상기 출력 스텝은 기록매체의 트랙에 채널 인코드 정보신호를 기록하는 서브스텝을 더 구비하는 것을 특징으로 하는 디지탈 정보신호를 전송하는 방법.
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