JPH07162247A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPH07162247A JPH07162247A JP31072593A JP31072593A JPH07162247A JP H07162247 A JPH07162247 A JP H07162247A JP 31072593 A JP31072593 A JP 31072593A JP 31072593 A JP31072593 A JP 31072593A JP H07162247 A JPH07162247 A JP H07162247A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- potential
- transistors
- differential amplifier
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 ＦＥＴ高周波差動増幅回路の高調波ひずみ及
び高周波特性の改善を図る。 【構成】 差動対トランジスタＦ１，Ｆ２の各ゲート
に、バイアス抵抗ＲG1〜ＲG6を用いて負極性のバイアス
を付与する。これにより、トランジスタＦ１，Ｆ２のＣ
gs（ゲートソース間容量）が減少し、高周波域での出力
減少量が少なくなり、位相遅れも改善される。
び高周波特性の改善を図る。 【構成】 差動対トランジスタＦ１，Ｆ２の各ゲート
に、バイアス抵抗ＲG1〜ＲG6を用いて負極性のバイアス
を付与する。これにより、トランジスタＦ１，Ｆ２のＣ
gs（ゲートソース間容量）が減少し、高周波域での出力
減少量が少なくなり、位相遅れも改善される。
Description
【０００１】
【産業上の利用分野】本発明は差動増幅回路に関し、特
に電界効果トランジスタを用いたマイクロ波帯の差動増
幅回路に関するものである。
に電界効果トランジスタを用いたマイクロ波帯の差動増
幅回路に関するものである。
【０００２】
【従来の技術】従来の差動増幅回路は、図５にその構成
を示す如く、一対の差動接続構成とされた電界効果トラ
ンジスタＦ１及びＦ２を有し、両トランジスタの共通ソ
ース接続点と負バイアス−ＶGGとの間には、定電流源Ｉ
SSと抵抗ＲSSとの並列回路が接続されている。
を示す如く、一対の差動接続構成とされた電界効果トラ
ンジスタＦ１及びＦ２を有し、両トランジスタの共通ソ
ース接続点と負バイアス−ＶGGとの間には、定電流源Ｉ
SSと抵抗ＲSSとの並列回路が接続されている。
【０００３】両トランジスタＦ１，Ｆ２の各ドレインと
ドレインバイアス＋ＶDDとの間には、互いに等しい抵抗
値を有する負荷抵抗ＲD1，ＲD2が夫々接続されており、
これ等負荷抵抗により差動出力ＶO1，ＶO2が夫々導出さ
れるようになっている。
ドレインバイアス＋ＶDDとの間には、互いに等しい抵抗
値を有する負荷抵抗ＲD1，ＲD2が夫々接続されており、
これ等負荷抵抗により差動出力ＶO1，ＶO2が夫々導出さ
れるようになっている。
【０００４】トランジスタＦ１のゲートには高周波入力
Ｖi1がカップリングコンデンサＣ１を介して印加されて
おり、トランジスタＦ２のゲートはコンデンサＣ２によ
り交流接地とされている。両トランジスタのゲートは抵
抗ＲG1，ＲG2により零バイアスとされている。
Ｖi1がカップリングコンデンサＣ１を介して印加されて
おり、トランジスタＦ２のゲートはコンデンサＣ２によ
り交流接地とされている。両トランジスタのゲートは抵
抗ＲG1，ＲG2により零バイアスとされている。
【０００５】この回路は、アンバランス−バランス変換
回路としてよく用いられる。トランジスタＦ１のゲート
に高周波信号が入力されると、トランジスタＦ２のゲー
トが高周波的に接地されているために、負荷抵抗ＲＤ２
には、負荷抵抗ＲＤ１と逆向きの高周波電流が流れるこ
とになり、位相回転が無視可能な領域では、バランス出
力ＶO1，アンバランス出力ＶO2は逆相（１８０°差）と
なる。
回路としてよく用いられる。トランジスタＦ１のゲート
に高周波信号が入力されると、トランジスタＦ２のゲー
トが高周波的に接地されているために、負荷抵抗ＲＤ２
には、負荷抵抗ＲＤ１と逆向きの高周波電流が流れるこ
とになり、位相回転が無視可能な領域では、バランス出
力ＶO1，アンバランス出力ＶO2は逆相（１８０°差）と
なる。
【０００６】この差動増幅回路の高調波ひずみについて
考える。図６にトランジスタＦ１のドレイン，ソース，
ゲートの動作時の各出力波形を示す。ここで高調波ひず
みを改善するためには、図６に示すＶDSmin の値を大き
くすればよく、従来の手法としては、 （１）Ｆ１，Ｆ２のデバイスとしてピンチオフ電圧の大
きい素子を用いる。
考える。図６にトランジスタＦ１のドレイン，ソース，
ゲートの動作時の各出力波形を示す。ここで高調波ひず
みを改善するためには、図６に示すＶDSmin の値を大き
くすればよく、従来の手法としては、 （１）Ｆ１，Ｆ２のデバイスとしてピンチオフ電圧の大
きい素子を用いる。
【０００７】（２）ドレイン電圧（ＶDD）を大きくして
ドレイン−ソース間電圧を大きくする。 の２つが考えられる。
ドレイン−ソース間電圧を大きくする。 の２つが考えられる。
【０００８】次に差動増幅回路の高周波特性について考
える。差動増幅回路をアンバランス入力で使用する場
合、図５のトランジスタのＦ１はソース接地、トランジ
スタＦ２はゲート接地として動作していると考えられ
る。
える。差動増幅回路をアンバランス入力で使用する場
合、図５のトランジスタのＦ１はソース接地、トランジ
スタＦ２はゲート接地として動作していると考えられ
る。
【０００９】トランジスタＦ１の高周波の動作は図７
（Ａ）に示すようなソース接地等価回路に置き換えられ
る。ここでＲGDは、ＲDSよりも非常に大きいので省略で
き、ＣGDは、Ｃgsの１／１０程度で無視できるので、高
周波領域は図７（Ｂ）の等価回路のようになる。
（Ａ）に示すようなソース接地等価回路に置き換えられ
る。ここでＲGDは、ＲDSよりも非常に大きいので省略で
き、ＣGDは、Ｃgsの１／１０程度で無視できるので、高
周波領域は図７（Ｂ）の等価回路のようになる。
【００１０】尚、図７において、Ｇはゲート、Ｓはソー
ス、Ｄはドレイン、Ｒg はゲート抵抗、ＲGDはゲートド
レイン間抵抗、ＲDSはドレインソース間抵抗、ＲD は負
荷抵抗、Ｖi1は入力電圧、Ｖgsはゲートソース間電圧、
ＶO1は出力電圧、Ｃgsはゲートソース間容量、ＣGDはゲ
ートドレイン間容量、ＣDSはドレインソース間容量を夫
々示している。
ス、Ｄはドレイン、Ｒg はゲート抵抗、ＲGDはゲートド
レイン間抵抗、ＲDSはドレインソース間抵抗、ＲD は負
荷抵抗、Ｖi1は入力電圧、Ｖgsはゲートソース間電圧、
ＶO1は出力電圧、Ｃgsはゲートソース間容量、ＣGDはゲ
ートドレイン間容量、ＣDSはドレインソース間容量を夫
々示している。
【００１１】図７（Ａ）において、 １／Ｒsh＝１／ＲDS＋１／ＲD ＝（ＲD ＋ＲDS）／ＲDS＊ＲD …………（１式） Ｃsh＝Ｃgs＋ＣDS …………（２式） とすると出力電圧ＶO1は、 ＶO1＝−ｇｍ＊Ｖgs／（１／Ｒsh＋ｊω＊Ｃsh） ＝−ｇｍ＊Ｒsh＊Ｖgs／（１＋ｊω＊Ｒsh＊Ｃsh） となる。
【００１２】よって電圧利得は、 ＶO1／Ｖgs＝Ａvh＝−ｇｍ＊Ｒsh／（１＋ｊω＊Ｒsh＊Ｃsh）………（３式） となる。
【００１３】ここで、静電容量の影響が無視できる中域
周波数での利得Ａvmは、等価回路が図７（Ｃ）のように
書けることから、 Ａvm＝−ｇｍ＊Ｒsh と表せ、これと高周波領域の電圧利得Ａvhの比は、 Ａvh／Ａvm＝１／（１＋ｊω＊Ｒsh＊Ｃsh）………（４式） のようになり、周波数が高くなると出力電圧ＶO1の大き
さは減少し、位相は遅れる。
周波数での利得Ａvmは、等価回路が図７（Ｃ）のように
書けることから、 Ａvm＝−ｇｍ＊Ｒsh と表せ、これと高周波領域の電圧利得Ａvhの比は、 Ａvh／Ａvm＝１／（１＋ｊω＊Ｒsh＊Ｃsh）………（４式） のようになり、周波数が高くなると出力電圧ＶO1の大き
さは減少し、位相は遅れる。
【００１４】このように、ＦＥＴ差動増幅回路をアンバ
ランス入力で使用すると、ＦＥＴの相互コンダクタンス
（ｇｍ）が小さいために扱う周波数が高くなるにつれて
ＦＥＴの高周波特性により、１８０°から位相がずれる
ことになり、よって周波数特性が劣り数百ＭＨｚまでの
動作が限界となっている。
ランス入力で使用すると、ＦＥＴの相互コンダクタンス
（ｇｍ）が小さいために扱う周波数が高くなるにつれて
ＦＥＴの高周波特性により、１８０°から位相がずれる
ことになり、よって周波数特性が劣り数百ＭＨｚまでの
動作が限界となっている。
【００１５】この様に、従来のＦＥＴ差動増幅回路で
は、アンバランス−バランス変換回路として良く用いら
れ、トランジスタＦ１のゲートに高周波入力信号が印加
されてトランジスタＦ２のゲートが高周波的に接地され
ており、両トランジスタのゲートの直流電位は回路構成
簡素化のために接地とされている。
は、アンバランス−バランス変換回路として良く用いら
れ、トランジスタＦ１のゲートに高周波入力信号が印加
されてトランジスタＦ２のゲートが高周波的に接地され
ており、両トランジスタのゲートの直流電位は回路構成
簡素化のために接地とされている。
【００１６】
【発明が解決しようとする課題】この種の差動増幅回路
において、高調波ひずみはトランジスタＦ１を流れる電
流と、ドレイン電圧と、接地されたゲート電位とにより
決まり、この高調波ひずみを改善する手法は上記
（１），（２）項として掲げたものがある。
において、高調波ひずみはトランジスタＦ１を流れる電
流と、ドレイン電圧と、接地されたゲート電位とにより
決まり、この高調波ひずみを改善する手法は上記
（１），（２）項として掲げたものがある。
【００１７】しかしながら、（１）項の場合は、トラン
ジスタＦ１，Ｆ２を流れる電流が増大し消費電力も増大
する。またデバイスパラメータの変更にともなう回路設
計の変更も必要になる。また、（２）項の場合は、ＶDD
を大きくすることにより他の回路との電源の共通化が図
れず別電源が必要になり、使用状態へのインパクトが大
きくなる。
ジスタＦ１，Ｆ２を流れる電流が増大し消費電力も増大
する。またデバイスパラメータの変更にともなう回路設
計の変更も必要になる。また、（２）項の場合は、ＶDD
を大きくすることにより他の回路との電源の共通化が図
れず別電源が必要になり、使用状態へのインパクトが大
きくなる。
【００１８】本発明の目的は、高調波ひずみの改善及び
高周波特性の改善を極めて簡単な構成で可能とし得る差
動増幅回路を提供することである。
高周波特性の改善を極めて簡単な構成で可能とし得る差
動増幅回路を提供することである。
【００１９】
【課題を解決するための手段】本発明による差動増幅回
路は、差動対接続構成とされた一対の電界効果トランジ
スタと、これ等一対のトランジスタのゲートバイアスと
してドレインバイアス電位とは逆極性の電位を付与する
バイアス手段とを含むことを特徴としている。
路は、差動対接続構成とされた一対の電界効果トランジ
スタと、これ等一対のトランジスタのゲートバイアスと
してドレインバイアス電位とは逆極性の電位を付与する
バイアス手段とを含むことを特徴としている。
【００２０】
【実施例】以下に本発明の実施例を図面を用いて説明す
る。
る。
【００２１】図１は本発明の一実施例の回路図であり、
図５と同等部分は同一符号により示している。図におい
て、トランジスタＦ１とＦ２のソース電極が共通接続さ
れ、その接続点に定電流源が接続され、ドレインバイア
ス（＋ＶDD）供給側にそれぞれにＲD1＝ＲD2＝ＲＤの負
荷抵抗が接続されている。
図５と同等部分は同一符号により示している。図におい
て、トランジスタＦ１とＦ２のソース電極が共通接続さ
れ、その接続点に定電流源が接続され、ドレインバイア
ス（＋ＶDD）供給側にそれぞれにＲD1＝ＲD2＝ＲＤの負
荷抵抗が接続されている。
【００２２】トランジスタＦ１のゲートバスアス回路と
してＲG2，ＲG3のブリータ抵抗に−ＶGGの電位を供給
し、ＲG1の抵抗を介してトランジスタＦ１のゲートに接
続するようになっている。トランジスタＦ２のゲートバ
イアス回路も同様にＲG5，ＲG6のブリーダ抵抗に−ＶGG
の電位を供給し、ＲG4の抵抗を介してトランジスタＦ２
のゲートに接続するようになっている。
してＲG2，ＲG3のブリータ抵抗に−ＶGGの電位を供給
し、ＲG1の抵抗を介してトランジスタＦ１のゲートに接
続するようになっている。トランジスタＦ２のゲートバ
イアス回路も同様にＲG5，ＲG6のブリーダ抵抗に−ＶGG
の電位を供給し、ＲG4の抵抗を介してトランジスタＦ２
のゲートに接続するようになっている。
【００２３】この場合トランジスタＦ１のゲートとドレ
インとソースの関係についての出力波形特性の計算例を
図２に示す。この波形図から明らかな如く、ＶDSmin の
値が従来の回路の出電圧波形（図６）に比べて大きくな
っていることがわかる。
インとソースの関係についての出力波形特性の計算例を
図２に示す。この波形図から明らかな如く、ＶDSmin の
値が従来の回路の出電圧波形（図６）に比べて大きくな
っていることがわかる。
【００２４】これは、トランジスタＦ１，Ｆ２ゲートに
マイナスの電位を供給することにより、ソースの電位も
マイナスの電位側に移って行き、その結果トランジスタ
Ｆ１，Ｆ２の動作時のＶDSを大きくとることができ、か
つ出力電圧波形においてもＶDSmin の値を大きくとれ、
よって＋ＶDDの電圧値を大きくした場合と同様の効果が
得られ、高調波ひずみに関して特性が改善できる。
マイナスの電位を供給することにより、ソースの電位も
マイナスの電位側に移って行き、その結果トランジスタ
Ｆ１，Ｆ２の動作時のＶDSを大きくとることができ、か
つ出力電圧波形においてもＶDSmin の値を大きくとれ、
よって＋ＶDDの電圧値を大きくした場合と同様の効果が
得られ、高調波ひずみに関して特性が改善できる。
【００２５】また、高周波領域での特性は、ゲート電位
を接地した場合に比べ、ゲートソース間の電位（Ｖgs）
の負の電位が大きくなる。それによりゲートソース間容
量Ｃgsは、 Ｃgs＝Ｃgs0 ／｛（１−Ｖgs／Ｖbi）m ｝…………（５式） となる。尚、Ｖbiはビルトインポテンシャルで通常は
０．８Ｖであり、ｍは定数であって一般にｍ＝１．２で
あるが、回路構成、素子により異なる。
を接地した場合に比べ、ゲートソース間の電位（Ｖgs）
の負の電位が大きくなる。それによりゲートソース間容
量Ｃgsは、 Ｃgs＝Ｃgs0 ／｛（１−Ｖgs／Ｖbi）m ｝…………（５式） となる。尚、Ｖbiはビルトインポテンシャルで通常は
０．８Ｖであり、ｍは定数であって一般にｍ＝１．２で
あるが、回路構成、素子により異なる。
【００２６】この（５式）の関係式より動作点でのＣgs
が小さくなり低周波領域と高周波領域の電圧利得関係式
である（４式）において、Ｃsh＝Ｃgs＋ＣDSであるか
ら、Ｃgsが小さくなると高周波領域でのＶo1の減少量は
小さくなり、位相の遅れも同様に改善されることにな
る。
が小さくなり低周波領域と高周波領域の電圧利得関係式
である（４式）において、Ｃsh＝Ｃgs＋ＣDSであるか
ら、Ｃgsが小さくなると高周波領域でのＶo1の減少量は
小さくなり、位相の遅れも同様に改善されることにな
る。
【００２７】図３に位相−周波数特性例を示しており、
特性Ａが本実施例におけるトランジスタＦ１の出力位相
を示し、特性Ｂが従来例のトランジスタＦ１の出力位相
を示す。従って、本実施例のトランジスタＦ１の位相特
性が、トランジスタＦ２の出力位相特性Ｃとの位相差に
関して従来例に比し高域で改善されていることが判る。
特性Ａが本実施例におけるトランジスタＦ１の出力位相
を示し、特性Ｂが従来例のトランジスタＦ１の出力位相
を示す。従って、本実施例のトランジスタＦ１の位相特
性が、トランジスタＦ２の出力位相特性Ｃとの位相差に
関して従来例に比し高域で改善されていることが判る。
【００２８】図４は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号にて示している。本実施
例では、トランジスタＦ２のゲートを交流接地する代わ
りに、直流カット用コンデンサＣ２を介してそのゲート
に高周波入力信号Ｖi2を印加するようにしたものであ
る。本例でも、トランジスタＦ１，Ｆ２のゲートバイア
スは負極性となっているので、前述の実施例と同様の効
果がある。
り、図１と同等部分は同一符号にて示している。本実施
例では、トランジスタＦ２のゲートを交流接地する代わ
りに、直流カット用コンデンサＣ２を介してそのゲート
に高周波入力信号Ｖi2を印加するようにしたものであ
る。本例でも、トランジスタＦ１，Ｆ２のゲートバイア
スは負極性となっているので、前述の実施例と同様の効
果がある。
【００２９】尚、上記実施例では、差動対接続構成のト
ランジスタＦ１，Ｆ２をＮチャンネル型で構成し、ドレ
インバイアスＶDDを正極性として、ゲートバイアス−Ｖ
GGを負極性としたが、トランジスタＦ１，Ｆ２としてＰ
チャンネルを用い、ドレンバイアスＶDDを負極性とすれ
ば、ゲートバイアスＶGGを正極性とすれば良いことにな
る。
ランジスタＦ１，Ｆ２をＮチャンネル型で構成し、ドレ
インバイアスＶDDを正極性として、ゲートバイアス−Ｖ
GGを負極性としたが、トランジスタＦ１，Ｆ２としてＰ
チャンネルを用い、ドレンバイアスＶDDを負極性とすれ
ば、ゲートバイアスＶGGを正極性とすれば良いことにな
る。
【００３０】
【発明の効果】以上述べた如く、本発明によれば、差動
対トランジスタのゲート電位としてドレイン電位とは逆
極性の電位を供給するようにしたので、高調波ひずみの
改善と高周波領域での特性改善が可能となるという効果
を有する。
対トランジスタのゲート電位としてドレイン電位とは逆
極性の電位を供給するようにしたので、高調波ひずみの
改善と高周波領域での特性改善が可能となるという効果
を有する。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の各部動作波形図である。
【図３】図１の回路の位相−周波数特性を従来例との比
較において示す図である。
較において示す図である。
【図４】本発明の他の実施例の回路図である。
【図５】従来の差動増幅回路の例を示す図である。
【図６】図５の回路の各部動作波形図である。
【図７】図５の回路の等価回路例を示す図である。
Ｆ１，Ｆ２ 電界効果トランジスタ ＩSS1 定電流源 ＶDD ドレインバイアス電圧 ＶGG ゲートバイアス電圧 Ｖi1，Ｖi2 入力信号 Ｖo1，Ｖo2 出力信号 ＲD1，ＲD2 ドレイン負荷抵抗 ＲG1〜ＲG6 ゲートバイアス抵抗 Ｃ１，Ｃ２ コンデンサ
Claims (4)
- 【請求項１】 差動対接続構成とされた一対の電界効果
トランジスタと、これ等一対のトランジスタのゲートバ
イアスとしてドレインバイアス電位とは逆極性の電位を
付与するバイアス手段とを含むことを特徴とする差動増
幅回路。 - 【請求項２】 前記一対のトランジスタの一方のゲート
には高周波入力信号が印加され、他方のゲートは交流的
に接地されていることを特徴とする請求項１記載の差動
増幅回路。 - 【請求項３】 前記一対のトランジスタのゲートには互
いに高周波入力信号が印加されていることを特徴とする
請求項１記載の差動増幅回路。 - 【請求項４】 前記一対のトランジスタはＮチャンネル
型の電界効果素子であり、前記ドレインバイアス電位は
正極性を有し、前記ゲートバイアスは負極性を有するこ
とを特徴とする請求項１〜３記載のいずれかの差動増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31072593A JPH07162247A (ja) | 1993-12-10 | 1993-12-10 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31072593A JPH07162247A (ja) | 1993-12-10 | 1993-12-10 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07162247A true JPH07162247A (ja) | 1995-06-23 |
Family
ID=18008729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31072593A Pending JPH07162247A (ja) | 1993-12-10 | 1993-12-10 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07162247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015062278A (ja) * | 2013-08-20 | 2015-04-02 | 株式会社半導体エネルギー研究所 | 信号処理装置、信号処理装置の駆動方法およびプログラム |
-
1993
- 1993-12-10 JP JP31072593A patent/JPH07162247A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015062278A (ja) * | 2013-08-20 | 2015-04-02 | 株式会社半導体エネルギー研究所 | 信号処理装置、信号処理装置の駆動方法およびプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2770846B2 (ja) | Ｆｅｔスイッチ回路 | |
| US5475339A (en) | Op amp with rail to rail output swing and employing an improved current mirror circuit | |
| JPS5855685B2 (ja) | ゾウフクカイロ | |
| US20160036391A1 (en) | Source or emitter follower buffer circuit and method with mirrored current | |
| KR20030029857A (ko) | 서브-미크론에서 자기-바이어스된 캐스코드 ｒｆ 전력증폭기 | |
| JP4403827B2 (ja) | 周波数変換回路、ｉｃおよび受信機 | |
| US4716319A (en) | Switched capacitor filter for low voltage applications | |
| JPH04227103A (ja) | ドライバ回路 | |
| JPH04313907A (ja) | 信号処理装置 | |
| JP3339892B2 (ja) | 集積回路およびその使用方法 | |
| JPS6051323A (ja) | Ｃｍｏｓ伝送回路 | |
| US4375619A (en) | FET Operational amplifier with increased output swing | |
| US7576594B2 (en) | Method and device for reducing influence of early effect | |
| JPH07162247A (ja) | 差動増幅回路 | |
| JP2000036564A (ja) | 可変抵抗器及び可変利得回路 | |
| US4431971A (en) | Dynamic operational amplifier | |
| JPH0618305B2 (ja) | 演算増幅回路 | |
| US6310515B1 (en) | CMOS track and hold amplifier | |
| JP3043546B2 (ja) | 差動増幅半導体集積回路 | |
| JP3469680B2 (ja) | 半導体スイッチ回路 | |
| JP2642600B2 (ja) | 半導体高周波スイッチ回路 | |
| KR850001972B1 (ko) | 전계효과 트랜지스터로 구성된 선형 저항기 | |
| JPH04250709A (ja) | 演算増幅回路 | |
| JPH06291626A (ja) | パルス幅調整回路 | |
| JPH0269006A (ja) | 差動増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020604 |